(f)(f)
йш. ШИШyr Shish
9д 49d 4
эоeo
СПSP
эс Изобретение отнрситс к радиотех нике и цифровой измерительной технике и может быть использовано в измерител х и преобразовател х частоты с малой погрешностью дискретнести . Цель изобретени - повышение точ ности умножени частоты. На чертеже приведена структурна электрическа схема предлагаемого цифрового умножител частоты следов ни периодических импульсов. Цифровой .умножитель частоты следовани периодических импульсов содержит генератор 1 тактовых импульсов , делитель 2 частоты с переменным коэффициентом делени (ДПКД), запоминанлдий регистр 3, делитель 4 частоты, счетчик 5 импульсов, формирователь 6 импульсов сброса, элемент И 7, формирователь 8 управл ющих импульсов. Цифровой умножитель частоты следовани периодических импульсов работает следующим образом. В исходном состо нии на выходе формировател 8 управл ющих импульс низкий потенциал и элемент И 7 закрыт по первому входу. Импульсы гене ратора 1 тактовых импульсов на вход ДПКД 2 не поступают. На шину входной частоты с частотой Fg поступает периодическа по ледовательность импульсов. По задне му фронту входного импульса на выхо ды формировател 6 импульсов выраба тываетс импульс, который обнул ет делитель 4 частоты и счетчик 5 импульсов , который заполн етс импуль сами, поступаюпщми на его счетный вход с выхода делител 4 частоты. Формирователь В управл нлдих импульсов выполнен таким образом, что с приходом второго и последующих входных импульсов на его выходе по вл етс высокий потенциал, вследствие чего элемент И 7 открываетс по первому входу и через его второй вход импульсы генератора 1 тактовых импульсов поступают на вход ДПКД 2, К приходу следующего входного импульса в счетчике 5 импульсов записьтаетс число N , равное отношению периодов входной и заполн ющей счетчик 5 частот 1/F,., - il где F - частота генератора 1 тактовых импульсов-, п - коэффициент делени делител 4 частоты. По переднему фронту входного импульса число М переписываетс из .счетчика 5 импульсов п запоминающий регистр 3, а по заднему фронту входг ного импульса обнул ютс делитель 4 частоты и счетчик 5 импульсов. При этом ДПК/. 2 делит, частоту F- на вводимое в него по окончании каждого периода с запоминающего регистра 3 число. Данный цикл повтор етс и на шине выходной частоты формир гетс последовательность импульсов с частокотора определ етс - . . Таким образом, частота следовани входных импульсов Fg. увеличиваетс в N раз, причем устран етс ошибка, обусловленна неопределенностью первого периода входной частоты.The invention relates to radio engineering and digital measurement technology and can be used in measuring instruments and frequency converters with a small error in the discreteness. The purpose of the invention is to improve the accuracy of frequency multiplication. The drawing shows a structural electrical circuit of the proposed digital frequency multiplier or periodic pulses. The digital periodic frequency pulse multiplier contains 1 clock pulse generator, 2 variable frequency divider (DFD) divider, memory register 3, 4 frequency divider, pulse counter 5, reset pulse shaper 6, And 7, shaper 8 control pulses . The periodic frequency pulse frequency multiplier operates as follows. In the initial state, at the output of the driver 8, the control of the pulse is low potential and the element And 7 is closed at the first input. The pulses of the generator of the 1 clock pulse do not arrive at the input of the DPCD 2. The input frequency bus with frequency Fg receives a periodic sequence of pulses. A pulse is generated at the back front of the input pulse at the outputs of the pulse generator 6, which zeroes the divider 4 frequencies and the counter 5 pulses, which is filled with the pulses themselves, coming to its counting input from the output of the divider 4 frequencies. Shaper B of the control pulses is designed so that with the arrival of the second and subsequent input pulses, a high potential appears at its output, as a result of which And 7 opens at the first input and, through its second input, the pulses of the 1 clock pulses enter , By the arrival of the next input pulse in the counter 5 pulses, the number N is equal to the ratio of the periods of the input and filling counter 5 frequencies 1 / F,., - where F is the frequency of the oscillator 1 clock pulses, n is the division ratio It has 4 frequencies. On the leading edge of the input pulse, the number M is rewritten from the counter of 5 pulses and the memory register 3, and on the falling edge of the input pulse, the divider 4 frequencies and the counter of 5 pulses are folded. In this case, WPC /. 2 divides the frequency F- by the number 3 entered at the end of each period from the storage register. This cycle repeats and, on the output frequency bus, the pulse sequence from the frequency generator is determined by -. . Thus, the frequency of the input pulses Fg. is increased N times, and the error due to the uncertainty of the first period of the input frequency is eliminated.