SU1596445A1 - Digital multiplier of recurrence rate of periodic pulses - Google Patents

Digital multiplier of recurrence rate of periodic pulses Download PDF

Info

Publication number
SU1596445A1
SU1596445A1 SU884607107A SU4607107A SU1596445A1 SU 1596445 A1 SU1596445 A1 SU 1596445A1 SU 884607107 A SU884607107 A SU 884607107A SU 4607107 A SU4607107 A SU 4607107A SU 1596445 A1 SU1596445 A1 SU 1596445A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
code
converter
codes
Prior art date
Application number
SU884607107A
Other languages
Russian (ru)
Inventor
Сергей Николаевич Грызов
Александр Ильич Одинец
Сергей Геннадьевич Миронов
Original Assignee
Омский политехнический институт
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Омский политехнический институт filed Critical Омский политехнический институт
Priority to SU884607107A priority Critical patent/SU1596445A1/en
Application granted granted Critical
Publication of SU1596445A1 publication Critical patent/SU1596445A1/en

Links

Abstract

Изобретение может использоватьс  в измерител х и преобразовател х низкочастотных сигналов. Цель изобретени  - повышение точности путем уменьшени  шага сетки выходной частоты - достигаетс  введением цифроаналогового преобразовател  6, генератора 12 тактовых импульсов и формировател  13 кодов и организацией новых функциональных св зей. Устройство также содержит генератор 1 тактовых импульсов, элемент И 2, делитель 3 с переменным коэффициентом делени , преобразователь 5 кодов, регистр 8 хранени , формирователь 9 управл ющих импульсов, формирователь 10 коротких импульсов, счетчик 11 импульсов и входную и выходную шины 7 и 4. Приведена схема преобразовател  5 кодов. 1 з.п. ф-лы, 2 ил.The invention can be used in meters and converters of low frequency signals. The purpose of the invention is to increase accuracy by reducing the output frequency step of the grid — by introducing a digital-to-analog converter 6, a 12-clock generator, and a shaper of 13 codes and the organization of new functional connections. The device also contains a clock pulse generator 1, an And 2 element, a divider 3 with a variable division factor, a 5 code converter, a storage register 8, a control pulse driver 9, a short pulse driver 10, a pulse counter 11, and input and output buses 7 and 4. The circuit converter 5 codes. 1 hp f-ly, 2 ill.

Description

сдsd

о о: 4about o: 4

4 СД4 recounted

Фцг.1Fzg.1

Изобретение относитс  к импульсной технике и может быть использовано в устройствах измерени  и преобразовани  низкочастотньк сигналов.The invention relates to a pulse technique and can be used in devices for measuring and converting low-frequency signals.

Цель изобретени  - повышение точности за счет уменьшени  шага сетки выходной частотыоThe purpose of the invention is to improve accuracy by reducing the grid step of the output frequency

На фиг. 1 приведена электрическа  структурна  схема устройства; на фиг. 2 - пример выполнени  преобразовател  кодов оFIG. 1 shows the electrical structural diagram of the device; in fig. 2 - an example of the implementation of the converter codes

Цифровой умножитель частоты следовани  периодических импульсов содержит первый генератор 1 тактовых импульсов , выход которого соединен с первым входом элемента И 2, выход которого соединен с тактовым входом делител  3 с переменным коэффициентом делени  (ДПКД), выход которого соединен с выходной шиной 4, информационные входы соединены с первым кодовым выходом преобразовател  5 кодов, второй кодовый выход которого соединен через цифроаналоговый преобразователь 6 (ЦАП) с входом (управлени ) первого генератора 1 тактовых импульсов. Входна  шина 7 соединена с входом записи регистра 8 хранени , через формирователь 9 управл ющих импульсов - с вторым входом элемента И 2 и через формирователь 10 импульсов - с входом запуска преобразовател  5 кодов и с входом сброса счетчика 11 импульсов, тактовый вход которого соединен с выходом второго генератора 12 тактовь1х импульсов и с тактовым входом преобразовател  5 кодов, первые, вторые, третьи и четвертые информационные входы которого соединены соответственно с первым, вторым, третьим кодовыми выходами формировател  13 кодов и с выходами регистра 8 хранени ,информационные входы которого соединены с выходами счетчика 11 импульсов.The periodic frequency pulse frequency multiplier contains the first clock pulse generator 1, the output of which is connected to the first input of the AND 2 element, the output of which is connected to the clock input of the divider 3 with a variable division factor (DDC), the output of which is connected to the output bus 4, the information inputs are connected with the first code output of the converter 5 codes, the second code output of which is connected via a digital-to-analog converter 6 (DAC) to the input (control) of the first generator 1 of clock pulses. The input bus 7 is connected to the input of the record of the storage register 8, through the driver of the control pulses 9 to the second input of the element 2 and through the driver of the pulses 10 to the trigger input of the converter 5 of the codes and to the reset input of the pulse counter 11, the clock input of which is connected to the output the second generator 12 clock pulses and with the clock input of the converter 5 codes, the first, second, third and fourth information inputs of which are connected respectively with the first, second, third code outputs of the imaging unit 13 codes and the outputs of the register 8 storage, the information inputs of which are connected to the outputs of the counter 11 pulses.

Пр бразователь 5 кодов содержит первый умножитель 14 Кодов, вход запуска которого соединен с входом запуска преобразовател  5 кодов, первые информационные входы которого соединень с входом первого умножител  14 кодов, выходы которого соединены через первый запоминакщий регистр 15 с первым кодовым выходом преобразовател  5 кодов, и с входом первого операнда второго умножител  16 кодов, вход второго операнда которого соединен с вторыми информационными входами преобразовател  5 кодов, выходы соединены с входом первого операнда делител  17 кодов, вход второго операнда которого соединен с входом второго операнда первого умножител  14 кодов и с четвертыми информационными входами преобразовател  5 кодов, третьи информационные входы которого соединены с входом первого операнда вычитател  18 кодов, вход второго операнда которого соединен с вьпсодами делител  17 кодов, выходы - через второй запоминающий регистр 19 - с вторым кодовым выходом преобразовател  5 кодов, тактовый вход которого соединен с тактовыми входами второго умножител  16 кодов, делител  17 кодов и с тактовым входом первого умножител  14 кодов, управл ющий .выход которого соединен с входом записи первого запоминающего регистра 15 и через первый элемент 20 задержки - с входом запуска второго умножител  16 кодов, управл ющий вькод которого соединен с входом запуска делител  17 кодов, управл ющий выход которого через второй элемент 21 задержки соединен с входом записи второго запоминающего регистра 19„The decoder 5 codes contains the first multiplier 14 codes, the start input of which is connected to the converter start input 5 codes, the first information inputs of which are connected to the input of the first multiplier 14 codes, the outputs of which are connected through the first memory register 15 to the first code output of the 5 code converter, and with the input of the first operand of the second multiplier 16 codes, the input of the second operand of which is connected to the second information inputs of the converter 5 codes, the outputs are connected to the input of the first operand of the divider 17 to Dov, the input of the second operand of which is connected to the input of the second operand of the first multiplier 14 and with the fourth information inputs of the 5 code converter, the third information inputs of which are connected to the input of the first operand of the code read 18, the input of the second operand of which is connected to the output of the 17 code divider, outputs - through the second storage register 19 - with the second code output of the converter 5 codes, the clock input of which is connected to the clock inputs of the second multiplier 16 codes, the divider 17 codes and the clock input p The first multiplier 14 codes, the control output of which is connected to the recording input of the first storage register 15 and through the first delay element 20 to the start input of the second multiplier 16 codes, the control code of which is connected to the start input of the code divider 17, the control output of which the second delay element 21 is connected to the recording input of the second storage register 19 „

Цифровой умножитель частоты следовани  периодических импульсов работае следующим образоМоThe periodic frequency pulse frequency multiplier is as follows

В исходном состо нии на выходе формировател  9 низкий уровень, которым элемент 2 закрыт по первому вхоЛУоIn the initial state, at the output of the former 9, the low level, by which element 2 is closed at the first entrance.

На шину 7 с частотой Fg, поступает периодическа  последовательность импульсов По заднему фронту импульса на выходе формировател  10 обнул етс  счетчик 11 и осуществл етс  запуск преобразовател  5 Счетчик 11 заполн етс  импульсами, поступающими на его счетный вход с выхода генератора 12.On the bus 7 with the frequency Fg, a periodic sequence of pulses is received. At the back of the pulse at the output of the former 10, the counter 11 is zeroed and the converter 5 is started. The counter 11 is filled with the pulses coming to its counting input from the generator 12.

Формирователь 3 выполнен таким образом , что с приходом второго и последующих входных импульсов на его выходе по вл етс  высокий уровень, вследствие чего элемент И 2 открьшаетс  по первому входу и через него импульсы с выхода генератора 1 поступают на тактовый вход ДПКЛ 3 К приходу следующего входного и fflyльca на шину 7 в счетчике 11 имеетс  код N, величина которого равна отношению периодов входной и заполн ющей счетчик 11 частот F /F где F. - частота импульсов на выходе генератора 12. По переднему фронту входного импульса код N переписываетс  из счетчика 11 в регистр 8о Код, соответств ющий числу N, поступает с выхода регистра 8 на четвертые информационные входы преобразовател  5о На первые, вторые и третьи информационные входы преобразовател  5 поступают с трех выходов формировател  8 коды,соответ ствукицие коэффициентам а К El . aj -g - ,The shaper 3 is designed in such a way that with the arrival of the second and subsequent input pulses a high level appears at its output, as a result of which element And 2 opens at the first input and through it pulses from the output of the generator 1 arrive at the clock input of the HFMA 3 towards the arrival of the next input and fflyly on bus 7 in counter 11 there is a code N, the value of which is equal to the ratio of the periods of the input and the filling counter 11 of the frequencies F / F where F. is the pulse frequency at the output of the generator 12. On the leading edge of the input pulse, code N is rewritten from counter 11 into the register 8o. The code corresponding to the number N comes from the output of register 8 to the fourth information inputs of the converter 5o. The first, second and third information inputs of the converter 5 are received from the three outputs of the driver 8 codes, corresponding to the coefficients a K El. aj -g -,

FOFo

S S

де S - крутизна регулировочной характеристики генератора 1, Fg - значение частоты на выходе генератора 1 при нулевом входном управл ющем напр жении;de S is the steepness of the regulating characteristic of the generator 1, Fg is the value of the frequency at the output of the generator 1 at a zero input control voltage;

К - коэффициент умножени ; число К-действительного типа и представлено в виде двоичного кода с фиксированной точкой , отдел ющей целую часть числа К от дробной. Выходна  частота устройства равнаK is the multiplication factor; the number is K-real and is represented as a binary code with a fixed point separating the integer part of the number K from the fractional. The output frequency of the device is equal to

BS + FOBS + FO

вЪ1Хvb1x

где А - код, подаваемый на вход ДПКД 3;where A is the code supplied to the input of the PDKD 3;

В - код, подаваемый на вход ЦАП 6, Дл  вычислени  значений А и В преобразователь 5 реализует следующий алгоритм. По окончании процесса измерени  периода входной частоты и запис кода в регистр 6 с выхода формировател  10 на вход запуска преобразовател  5 поступает импульс начала преобразовани , запускакщий умножитель 14„ После выполнени  цикла умножени  на выходах умножител  14 по вл етс  код числа А, который, по сигналу с управл ющего выхода умножител  14 запоминаетс  в регистре 15, задержанный же сигнал (задержка равна времени распространени  сигнала от выходов умножител  14 до выходов регистра 15) поступает на вход запуска згмножнтел  16 После окончани  цикла умножени  1B is the code supplied to the input of the D / A converter 6, To calculate the values of A and B, the converter 5 implements the following algorithm. After the end of the process of measuring the period of the input frequency and writing the code to the register 6 from the output of the imaging unit 10, a transform start pulse arrives at the trigger input of the converter 5 and starts the multiplier 14 After the multiplication cycle is performed, the output of the multiplier 14 is the code of the number A, which, by the signal From the control output of the multiplier 14 is stored in register 15, the delayed signal (the delay is equal to the propagation time of the signal from the outputs of the multiplier 14 to the outputs of register 15) is fed to the start input of the multiplier 16. Multiply cycle 1

Claims (1)

1. Цифровой умножитель частоты следовани  периодических импульсов, содержащий делитель частоты с переменным коэффициентом делени , выход которого соединен с выходной шиной, тактовый вход - с выходом элемента И,первый вход которого соединен с выходом первого генератора тактовых импульсов , второй вход - с выходом формиро0 вател  управл ю г|их импульсов, вход которого соединен 2 входом записи регистра хранени  и через формирователь импульсов - с входом сброса счетчика импульсов, вькоды которого соединены 1. A digital frequency multiplier for following periodic pulses, containing a frequency divider with a variable division factor, the output of which is connected to the output bus, the clock input to the output of the And element, the first input of which is connected to the output of the first clock generator, the second input to the generator output control of their pulses, the input of which is connected by the 2nd input of the record of the storage register and, through a pulse shaper, to the reset input of the pulse counter, whose codes are connected 5 с информационными входами регистра хранени , отличающийс  тем, что, с целью повьппени  точности за счет уменьшени  шага сетки выходной частоты, первый генератор тактовых 5 with information inputs of the storage register, characterized in that, in order to improve accuracy by reducing the output frequency grid step, the first clock generator 0 импульсов вьтолнен управл емым и в устройство введены цифроаналоговый . преобразователь, преобразователь кодов , второй генератор тактовых импульсов и формирователь кодов, первый, 0 pulses are controllable and digital-analog input is entered into the device. converter, code converter, second clock generator and driver of codes, first, 5 второй и третий кодовые выходы которого соединены соответственно с первыми , вторыми и третьими информационными входами преобразовател  кодов, четвертые информационные входы которого 5, the second and third code outputs of which are connected respectively with the first, second and third information inputs of the code converter, the fourth information inputs of which 0 соединены с выходами регистра хранеч . ни , первый кодовый выход - с информационными входами делител  частоты с переменным коэффициентом делени , второй кодовый выход через цифроаналоговый преобразователь - с входом первого генератора тактовых импульсов, вход запуска соединен с входом сброса счетчика импульсов, счетный вход которо5 код числа aj 1 А поступает с выходов умножител  16 на вхоД делител  17, которьй осуществл ет деление чисел по сигналу, поступающему на вход запуска делител  17, По окончании цикла делени В регистр 19 записываетс  код числа В, .равный где А - цела  часть числа а, N, котора  получаетс  путем усечени  дробной части этого числа, Таким образом, преобразователь 5 реализует функцию вычислени  параметров А и В, необходимых дл  управлени  ДПКД 3 и через ЦАП 6 генератором 1,0 connected to the outputs of the register stored. Nor, the first code output - with information inputs of a frequency divider with a variable division factor, the second code output through a digital-to-analog converter - with the input of the first clock generator, the start input is connected to the reset input of the pulse counter, the count input 5 of the code aj 1 A comes from the outputs multiplier 16 at the input of the divider 17, which divides the numbers according to the signal received at the start input of the divider 17. At the end of the division cycle B, register 19 records the code for number B, where is A a number, N, which is obtained by truncating the fractional part thereof, thus the converter 5 has a function for calculating the parameters A and B necessary for controlling DPKD 3 and 6 through the DAC generator 1,
SU884607107A 1988-11-17 1988-11-17 Digital multiplier of recurrence rate of periodic pulses SU1596445A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU884607107A SU1596445A1 (en) 1988-11-17 1988-11-17 Digital multiplier of recurrence rate of periodic pulses

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU884607107A SU1596445A1 (en) 1988-11-17 1988-11-17 Digital multiplier of recurrence rate of periodic pulses

Publications (1)

Publication Number Publication Date
SU1596445A1 true SU1596445A1 (en) 1990-09-30

Family

ID=21410145

Family Applications (1)

Application Number Title Priority Date Filing Date
SU884607107A SU1596445A1 (en) 1988-11-17 1988-11-17 Digital multiplier of recurrence rate of periodic pulses

Country Status (1)

Country Link
SU (1) SU1596445A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 1256182, кл. Н 03 К 5/156, 1984оАвторское свидетельство СССР № 1305822, кло Н 03 В 19/00, 1985.Авторское свидетельство СССР № 1164858, кл. Н 03 В 19/00, Н 03 К 5/136, 1983. *

Similar Documents

Publication Publication Date Title
US3976945A (en) Frequency synthesizer
US4233591A (en) Digital-to-analog converter of the pulse width modulation type
SU1596445A1 (en) Digital multiplier of recurrence rate of periodic pulses
US4638710A (en) Periodic waveform generation by nonrecyclically reading lower frequency audio samples and recyclically reading higher frequency audio samples
SU1309055A1 (en) Device for simulating short-circuit signal
SU1425712A1 (en) Digital interpolator
SU1298831A1 (en) Pulse repetition frequency multiplier
SU1107293A1 (en) Composite function former
SU1115048A1 (en) Frequency multiplier
SU1040432A1 (en) Phase shift meter (its versions)
SU1596446A2 (en) Digital multiplier of recurrence rate of periodic pulses
SU1385228A1 (en) Frequency multiplier
SU1034174A1 (en) Vernier code/time interval converter
SU684561A1 (en) Functional voltage generator
SU1167736A1 (en) Number-to-frequency converter
SU1617430A1 (en) Multichannel measuring device
SU894848A1 (en) Analogue electric signal delay device
SU1164858A2 (en) Digital multiplier of periodic pulse repetition frequency
SU739568A1 (en) Device for approximating functions
SU1647918A1 (en) Frequency-to-code transducer
SU1555677A1 (en) Calibrator of signals normalized by coefficient of harmonics
SU1029403A1 (en) Multichannel pulse generator
SU451989A1 (en) Digital function generator
WO1993000737A1 (en) Arbitrary waveform generator architecture
SU799146A1 (en) Digital frequency multiplier