Изобретение относитс к вычислительной технике, в частности к цифр вой измерительной аппаратуре, и пре назначено дл преобразовани кода . числа с одновременным умножением ук занного числа на заданный коэффициент . Известен преобразователь кода, содержащий двоичный счетчик, входы предварительной установки которого соединены с шинами дл подачи преобра:1уемого числа, а выход двоичного счетчика подключен к входу останова двоично-дес тичного счетчика , вход которого объединен с вхо дом двоичного счетчика и соединен с выходом генератора, а выход двоич но-дес тичного счетчика подключен к выходной шине устройства С12. Недостатком известного устройств вл етс невозможность автоматич-ескогр учета различий весов младших разр дов двоичного и двоично-дес тичного счетчиков. При этом известное устройство работает лишь При равенстве весов младших разр дов двоичного и двоично-дес тичного сче чиков. Наиболее близким к предлагаемому техническим решением вл етс , устройство , содержащее первый залающи генератор импульсов, двоично-дес тичный счетчик, двоичный счетчик, разр дные выходы которого подключены к входу дешифратора нул , выход которого соединен с одним из входов первого элемента И, другой вход которого подключен к выходу первого з дающего генератора импульсов, а выход первого элемента И подключен к входу первого делител частоты, выход которого подключен к входу двои ного счетчика, а входы установки первого и второго делителей и двоич , но-дес тичного счетчиков объединены и подключены к шине установки, исходного состо ни , выход второго де лител частоты подключен к входу двоично-дес тичного счетчика, выходы которого соединены с вь ходными шинами, а входы установки двоичйого счетчика подключены к входным шинам устройства Г23. Однако известное устройство имее невысокую точность преобразовани , обусловленную тем, что из-за целочисленного значени коэффициентов делени первого и второго делителей частоты не удаетс получить отношение указанных коэффициентов равное точно необходимому соотношению весов младших разр дов двоичного и двоично-дес тичного счетчиков. При этом возникает накапливаема погрешность преобразовани . Кроме того, имеетс методическа погрешность устройства. Цель изобретени - повышение точности преобразовани . Указанна цель достигаетс тем, что в преобразователь кода, содержащий первый задающий генератор импульсов , двоично-дес тичный счетчик, двоичный счетчик, разр дные выходы которого подключены к входу дешифратора нул , выход которого соединен с одним из входов первого элемента И, другой вход которого подключен к выходу первого задающего генератора импульсов, а выход первого элемента И подключен к входу первого делител частоты,,выход которого подключен к входу двоичного счетчика, а вход установки первого делител частоты объединен с входами установки двоично-дес тичногосчетчика, второго делител частоты и соединен а шиной установки исходного состо ни , выход второго делител частоты подключен к входу двоично-дес тичного счетчика, выходы которого соединены с выходными шинами преобразовател кода, а входы установки двоичного счетчика подключены к входным шинам преобразовател кода, введены второй задающий генератор импульсов и второй элемент И, выход которЬго соединен с входом второго делител частоты, первый вход второго элемента И подключен к выходу дешифратора нул , а второй вход второго элемента И соединен с выходом второго задающего генератора импульсов . . На чертеже изображена функциональна схема преобразовател , кода. Схема содержит первый задающий генератор 1- импульсов, .первый элемент И 2, двоичный счетчик 3, дешифратор 4 нул ,первый делитель 5 частоты, второй делитель 6 частоты, двоично-дес тичный счетчик 7, шину 8 установки исходного состо ни , входные шины 9 устройства, выходные шины 10 устройства, второй задающий генератор 11 импульсов и второй элемент И 12. Выходы генераторов 1 . и 11 подключены к первым входам элементов И 2 и 12, вторые входы которых подключены к выходу дешифратора 4 нул , входы которого соединены с выходами двоичного счетчика 3 , вход которого через первый делитель 5 частоты соединен с выходом первого элемента И 2, выход элемента И Т2 череэ второй делитель б частоты соединен с входом двоично-дес тичного счетчика 7, выходы которого подключены к выходным шинам 10 устройства. Преобразователь работает следующим образом. В исходном состо нии первый и второй элементы И 2 и 12 закрыты по первым входам сигналом с выхода дешифратора 4 нул . Импульсы с выхо ,дов задающих генераторов 1 и 11 не проход т на входы делителей 5 и 6 частоты. В двоичном счетчике 3 все разр ды наход тс в- нулевом состо т НИИ, делители 5 и б частоты установ лены в исходное состо ние, а двоично-дес тичный счетчик 7 - в нулевое . состо ние, при котором на выходные .шины 10 устройства выдайтс нули во всех .разр дах, При поступлении с входных шин 9 устройства в двоичный счетчик 3 преобразуемого числа дешифратор 4 нул формирует на своем выходе сигнал , разрешающий, прохождение импульсов от задающих генераторов 1 и 11 импульсов на входыделителей 5 и б частоты, выходные импульсы которых поступают на входы соответственно двоичного и двоично-дес тичного 3 и 7 счетчиков. При этом двоичный счетчик 3 работает на вычитание, а двоично-дес тичный счетчик 7 - на сложение. Работа двоичного и двоично-дес тичного счетчиков 3 и 7 продолжаетс до по влени нулевого состо ни во всех разр дах двоичног счетчика 3, которое выдел етс деши ратором 4 нул ив виде сигнала за прета поступает на первые входы эле ментов И 2 и 12. После этого преобразование заканчиваетс . В двоичнодес тичном счетчике 7 в момент окон чани преобразовани зафиксировано число Kjtf где число в двоично-дес тичном счетчике 7; N2 - число, введенное в начале преобразовани в двоичный счетчик 3; К.|К2 - коэффициенты делени соответственно первого и второго делителей 5 и б частоты; Периода сле,довани импульсов на выходах соответственно первого и второго задающих генераторов 1 и 11 импульсов, Отношение весов младших разр дов двоичного и двоично-дес тичного счетчиков 3 и 7 определ етс согласно формулы четырьм величинами К, К, t:, . Дл устранени накапливаемой погрешности, обусловленной целочисленными значени ми К и устройстве величины периодов ix, и 2 соответственно первого и BTdporo задающих генераторов 1 и 11 импульсов выбираютс таким образом, чтобы необходимое соотношение весов младши-х разр дов двоичного и двоично-дес тичного счетчиков 3 и 7 выполн лось .точно. При выбранных параметрах накапливаема погрешность определ етс точностью задани периодов f И 2 задающих генераторов 1 и 11 ;импуль7 сов, котора может быть достаточно высока (например, за счеФ применени кварцевой стабилизации указанных задающих генераторов). Кроме того, в устройстве нет необходимости производить дл каждого преобразуемого числа установку новых исходных значений в делител х 5 и б частоты. Применение преобразовател кода позвол ет повысить точность преобразовани и обеспечивает выполнение преобразовани при любых соотношени х весов младших разр дов двоичного и двоично-дес тичного счетчиков. Кроме того, устран етс необходимость в подборе новых исходных установок делителей при изменении преобразуемого числа. Преобразователь кода может быть использован в качестве прецизионного умножител на постр нное число, определенное соотношением параметров схемы.The invention relates to computing, in particular digital measuring equipment, and is intended to convert code. numbers with simultaneous multiplication of a given number by a given coefficient. A code converter is known that contains a binary counter, the pre-set inputs of which are connected to buses for supplying a convertible number, and the output of a binary counter is connected to the stop input of a binary-decimal counter, the input of which is combined with the input of a binary counter and connected to the output of the generator, and the output of a binary to decimal counter is connected to the output bus of the C12 device. A disadvantage of the known devices is the impossibility of automatically accounting for differences in the weights of the lower bits of the binary and binary-decimal counters. In this case, the known device works only when the weights of the lower bits of the binary and binary-decimal counters are equal. Closest to the proposed technical solution is a device containing a first pulse generator, a binary-decimal counter, a binary counter, the bit outputs of which are connected to the input of the decoder zero, the output of which is connected to one of the inputs of the first element I, the other input connected to the output of the first generator of the pulse generator, and the output of the first element I is connected to the input of the first frequency divider, the output of which is connected to the input of the double counter, and the installation inputs of the first and second dividers The binary and digital switches are combined and connected to the installation bus, the initial state, the output of the second frequency divider is connected to the input of the binary-ten counter, the outputs of which are connected to the input buses, and the inputs of the binary counter are connected to the input tires device G23. However, the known device has a low conversion accuracy due to the fact that, due to the integer value of the division factors of the first and second frequency dividers, it is not possible to obtain a ratio of these coefficients equal to exactly the necessary ratio of the weights of the lower bits of the binary and binary-decimal counters. In this case, an accumulated conversion error occurs. In addition, there is a methodological error of the device. The purpose of the invention is to improve the accuracy of the conversion. This goal is achieved by the fact that in a code converter containing the first master pulse generator, a binary-decimal counter, a binary counter, the bit outputs of which are connected to the input of the decoder zero, the output of which is connected to one of the inputs of the first element I, the other input is connected to the output of the first master pulse generator, and the output of the first element I is connected to the input of the first frequency divider, the output of which is connected to the input of a binary counter, and the installation input of the first frequency divider is combined with the installation inputs of the binary-decimal meter, the second frequency divider and is connected to the initial state installation bus, the output of the second frequency divider is connected to the input of the binary-ten counter, the outputs of which are connected to the output buses of the code converter, and the inputs of the binary counter installation are connected to the input buses the code converter, the second master pulse generator and the second element AND, whose output is connected to the input of the second frequency divider, are entered, the first input of the second element AND is connected to the output of the decoder ora zero, and the second input of the second element And is connected to the output of the second master pulse generator. . The drawing shows a functional diagram of the Converter code. The circuit contains the first master oscillator of 1-pulses, the first element AND 2, the binary counter 3, the decoder 4 zero, the first frequency divider 5, the second frequency divider 6, the binary-decimal counter 7, the initial state bus 8, the input buses 9 device output device bus 10, the second master oscillator 11 pulses and the second element And 12. The outputs of the generators 1. and 11 are connected to the first inputs of the elements 2 and 12, the second inputs of which are connected to the output of the decoder 4 zero, the inputs of which are connected to the outputs of the binary counter 3, the input of which through the first frequency divider 5 is connected to the output of the first element 2, the output of the element T2 The second frequency divider b is connected to the input of a binary-decimal counter 7, the outputs of which are connected to the output buses 10 of the device. The Converter operates as follows. In the initial state, the first and second elements of And 2 and 12 are closed at the first inputs by a signal from the output of the decoder 4 zero. The pulses from the output and output of the master oscillators 1 and 11 do not pass to the inputs of the dividers 5 and 6 of the frequency. In binary counter 3, all bits are in the zero state of the scientific research institutes, dividers 5 and b are set to the initial state, and binary decade counter 7 is in the zero state. the state in which zero outputs in all bit sizes are output to the output bus 10 of the device When the input number 9 bus enters the binary counter 3 of the convertible number, the decoder 4 zero forms at its output a signal that permits the passage of pulses from the master oscillators 1 and 11 pulses to the inputs of the separators 5 and b of the frequency, the output pulses of which are fed to the inputs of the binary and binary-decimal 3 and 7 counters, respectively. In this case, the binary counter 3 works on subtraction, and the binary-decimal counter 7 - on addition. The operation of binary and binary-decimal counters 3 and 7 continues until the zero state appears in all bits of binary counter 3, which is allocated by the air blower 4 to zero, in the form of a preta signal, it goes to the first inputs of the elements 2 and 12. After this conversion ends. In binary binary counter 7, at the time of the end of the conversion, the number Kjtf is fixed, where the number is in binary-decimal counter 7; N2 is the number entered at the beginning of the conversion to binary counter 3; K. | K2 - the division factors, respectively, of the first and second dividers of 5 and b frequencies; The periods after the pulses at the outputs of the first and second master generators 1 and 11 pulses, respectively. The ratio of the weights of the lower bits of the binary and binary-decimal counters 3 and 7 is determined according to the formula by four values K, K, t :,. To eliminate the accumulated error due to integer values of K and the device, the values of periods ix and 2, respectively, of the first and BTdporo master oscillators 1 and 11 of the pulses are chosen so that the necessary ratio of the weights of the younger bits of the binary and binary-decimal counters 3 and 7 performed elk. Exactly. With the selected parameters, the accumulated error is determined by the accuracy of specifying the periods f and 2 of the master oscillators 1 and 11; pulses, which can be quite high (for example, for using quartz stabilization of the master oscillators mentioned). In addition, there is no need for the device to set new initial values in dividers 5 and b for each converted number. The use of a code converter allows an increase in the accuracy of the conversion and ensures that the conversion is performed at any ratios of the weights of the lower bits of the binary and binary-decimal counters. In addition, it eliminates the need for selecting new initial settings for dividers when changing the converted number. The code converter can be used as a precision multiplier for a constant number determined by the ratio of the circuit parameters.