гистр 3 и делитель 8 частоты устанавливаютс в исходное состо ние.the horn 3 and the frequency divider 8 are reset.
При подаче сигнала на вход элемента 6 совладени с формировател 7 входных сигналов импульсы генератора 2 на вход первого счетчика 4 и через делитель 8 на вход регистра 3. Поделенна счетчиками 4 и 5 частота поступает через элемент И 11 на вход вычитающего счетчика 1. Триггер 12 в этот момент находитс в единичном состо нии . Выходные импульсы счетчиков 4 и 5 осуществл ют перенос хода регистра 3 в эти счетчики, измен тем самым их коэффициент делени . Этим обеспечиваетс требуемое изменение во времени частоты, поступающей на вход счетчика 1. Однако за счет времени квантовани кодов регистра 3 в счетчике 1 вычитаетс большее число, чем это требзетс . Это приводит к возникновению в процессе цикла преобразовани пакапливающейс погрешности , котора тем больше, чем больше врем квантовани . Компенсаци возникающей погрешности осуществл етс следующим образом . При определенном значении кода в счетчик в 1 на выходе дешифратора 15 по вл етс сигнал, который при отсзтствии импульса на выходе счетчика 5 через элемент И 13 устанавливает триггер 12 в нулевое состо ние. При этом элемент И И запираетс . С по влением следующего импульса на выходе счетчика 5 он не проходит на вход вычитающего счетчика 1. При последующем отсутствии импульса на выходе счетчика 5 триггер 12 устанавливаетс в единичное состо ние, так как на входах элемента И 13 в этом случае присутствуют единичные сигналы. Элемент И 11When a signal is sent to the input of the element 6 of the co-operation with the imaging unit 7 of the input signals, the pulses of the generator 2 to the input of the first counter 4 and through the divider 8 to the input of the register 3. The frequency divided by the counters 4 and 5 is fed through the element 11 to the input of the deducting counter 1. Trigger 12 this moment is in a single state. The output pulses of counters 4 and 5 carry out the transfer of the course of register 3 to these counters, thereby changing their division factor. This ensures the required time variation of the frequency arriving at the input of the counter 1. However, due to the quantization time of the register 3 codes, the counter 1 subtracts a larger number than is required. This leads to an error during the conversion cycle, which is greater, the longer the quantization time. The compensation of the resulting error is as follows. At a certain value of the code, a signal appears at the output of the decoder 15, which, when the pulse at the output of the counter 5 passes through the element 13, sets the trigger 12 to the zero state. At the same time the element And And is locked. With the appearance of the next pulse at the output of the counter 5, it does not pass to the input of the subtracting counter 1. With the subsequent absence of the pulse at the output of the counter 5, the trigger 12 is set to one, since the inputs of the element And 13 in this case contain single signals. Element 11
открываетс , и последующий импульс с выхода счетчика 5 проходит на вход счетчика 1, код счетчика измен етс , и снимаетс сигнал на выходе дешифратора. Таким образом, одинopens, and the next pulse from the output of counter 5 passes to the input of counter 1, the counter code changes, and the signal at the output of the decoder is taken. So one
из очередных импульсов с выхода счетчика 5 не пропускаетс на вычитание кода в счетчик 1. Следующий пропуск импульса происходит при достижении кодом счетчика 1 значени , при котором погрешность достигает заданного предельного значени . Этим обеспечиваетс уменьшение погрешности преобразовател .from successive pulses from the output of counter 5 is not passed to the subtraction of the code in counter 1. The next pulse skip occurs when the counter 1 code reaches a value at which the error reaches the specified limit value. This provides a reduction in the error of the converter.