SU615496A1 - Pulse-frequency signal integrator - Google Patents

Pulse-frequency signal integrator

Info

Publication number
SU615496A1
SU615496A1 SU742086050A SU2086050A SU615496A1 SU 615496 A1 SU615496 A1 SU 615496A1 SU 742086050 A SU742086050 A SU 742086050A SU 2086050 A SU2086050 A SU 2086050A SU 615496 A1 SU615496 A1 SU 615496A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
input
frequency
signals
counter
Prior art date
Application number
SU742086050A
Other languages
Russian (ru)
Inventor
Борис Викторович Чистяков
Original Assignee
Предприятие П/Я А-1923
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-1923 filed Critical Предприятие П/Я А-1923
Priority to SU742086050A priority Critical patent/SU615496A1/en
Application granted granted Critical
Publication of SU615496A1 publication Critical patent/SU615496A1/en

Links

Description

соединен с первыми входами третьего, четвертого и п того триггеров и через второй и третий элементы задержки подключен соответственно ко входу обнулени  основного счетчика и ко вторым входам элементов И основной группы, выхо; которых через регистр соединены с первыми входами элементов И дополнительной группы, вторые входы которых подключены к третьему входу множительно-делительного блока и к вь1ходу дополнительного счетчика, разр дные вхйды которого соединены с выходами элементов И дополнительной группы, а счетный вход подключен к выходу п того элемента И, соединенного первым входом с выходом третьего триггера, а вторым входом с входом запуска устройства и с первыми входами шестого и седьмого элементов И, вторые входы которых сов динены с входом устройства и со вторым входом третьего элемента И, подключенного выходом к вторым входам четвертого и п того триггеров, первые выходы которых соединены соответственно с вторым входом первого и третьим входом шестого элементов И, причем выход шестого элемента И через четвертый элемент задержки подключен к входу второго триггера, а второй выход п того триггера соедине с третьим входом .первого элемента И, а выход седьмого элемента И, подключенного третьим входом к выходу шестого триггера, соединен с первым входом основного элемента ИЛИ, второй вход которого подключен к выходу множительно-делительного блока и входу шестого триггера.connected to the first inputs of the third, fourth and fifth triggers and through the second and third delay elements connected respectively to the zeroing input of the main counter and to the second inputs of the AND elements of the main group, output; which through the register are connected to the first inputs of the elements AND of the additional group, the second inputs of which are connected to the third input of the multiplying-dividing block and to the input of the additional counter, the bit inputs of which are connected to the outputs of the elements I of the additional group, and the counting input is connected to the output of the fifth element And connected by the first input to the output of the third trigger, and the second input to the device start input and to the first inputs of the sixth and seventh elements AND, the second inputs of which are connected to the device input va and with the second input of the third element And connected by the output to the second inputs of the fourth and fifth triggers, the first outputs of which are connected respectively to the second input of the first and third inputs of the sixth element And, with the output of the sixth element And through the fourth delay element connected to the input of the second trigger and the second output of the fifth trigger is connected to the third input of the first AND element, and the output of the seventh AND element connected by the third input to the output of the sixth trigger is connected to the first input of the main OR element, the second whose input is connected to the output of the multiplying-dividing block and the input of the sixth trigger.

На чертеже представлена функциональна  схема устройства дл  интегрировани  частотно-импульсных сигналовThe drawing shows a functional diagram of the device for integrating pulse frequency signals.

Устройство содержит миожительноделительный блок 1, основной счетчик 2, дополнительный счетчик 3, регистр 4, частотно-импульсный запоминакиций блок 5,. триггеры 6jl 1, элементы И 12-г18, группы элементов И 19 20 элементы ИЛИ 21,22, элементы задержки 23т-26, клемму 27 подачи входных сигналов клемму 28. подачи сигнала запуска, клеммы 29,30 подачи сигналов опорных частот, выходную клемму 31 .The device contains miozhitelnoe blocking unit 1, the main counter 2, the additional counter 3, register 4, the frequency-pulse memory unit 5 ,. triggers 6jl 1, elements AND 12-g18, groups of elements AND 19 20 elements OR 21.22, elements of delay 23t-26, terminal 27 for supplying input signals to terminal 28. applying a trigger signal, terminals 29.30 for applying reference frequency signals, output terminal 31.

Устройство работает следующим образом. Входные сигналы с частотойР подаютс  на клему1у 27. Сигналы опор ных частот оп иРод2Подаготс  соответственно на клеммы 29 и 30. В исходном состо нии счетчики, регистры и триггеры устройства обнулены. В момент t на 28 подаетс  сигнал запуска. При этом первый после момента t, импульс, подаваемый на клемму 27, проходит через элемент И1 и через элемент задержки 23 на счетный вход триггера 6, перевод  его лз нулевого в единичное состо ние.,. Очевидно, что при этом сигнал не про ходит на выход элемента И 13, так как отпирающий сигнал с триггера 6 подаетс  на его вход с задержкой за счет элемента задержки 23. С переводом триггера б в единичное состо ние отпирающий сигнал с его выхода подаетс  на вход элемента И 13 и через элемент ИЛИ 21 - на вход элемента И 16. При этом через элемент И 16 на вход счетчика 2 начинают подааатьг с  сигналы опорной частоты Р,,которые выполн ют функцию заполнени  периода частоты . При этом заполнение периода входной частоты осуществл етс  до момента поступлени  следующего сигнала на 27. При поступлений следующего сигнала на клемму 27 этот сигнал проходит на выход элемента И 13, перевод  триггер 7 в и через врем , определ емое элементом задержки 23, переводит триггер 6 в нулевое состо  ие. В результате прекращени  подачи отпирак цего напр жени  на вход элемента И 16 прекргицаетс  подача сигналов опорной частотыРОП| на вход счетчика 2, и в нем фиксируетс  информаци , соответствующа  периоду частотыР«.Одновременно в результате перевода триггера 7 в. единичное состо ние открываетс  элемент И 14 дл  сигналов с выхода интегратора, конкретно с выхода элемента ИЛИ 22, и запираетс  эле1мент И 12 дл  входных сигналов с . частотой Pjj.Первые сигналы на выход интегратора проход т с клеммы 27 через элемент И 18 и элемент ИЛИ 22. Первый после момента отпирани  элемента И 14 сигнал из выходной после- довательности проходит через элемент И 14 и элемент;задержки 24 на счетный вход триггера 8, перевод  его из нулевого е единичное состо ние.The device works as follows. Input signals with a frequency of R are fed to the terminal 1. The signals of the reference frequencies of the op and Rod2Support signals to the terminals 29 and 30, respectively. In the initial state, the counters, registers and triggers of the device are reset. At time t, 28 is given a start signal. In this case, the first pulse after the moment t, applied to the terminal 27, passes through the element I1 and through the delay element 23 to the counting input of the trigger 6, transferring it to the zero state in the unit state,. Obviously, in this case, the signal does not pass to the output of the AND element 13, since the unlocking signal from the trigger 6 is applied to its input with a delay due to the delay element 23. With the transfer of the trigger b to one, the unlocking signal from its output is fed to the input And 13 and through the element OR 21 - to the input of the element And 16. At the same time, through the element 16 and to the input of the counter 2, the signals of the reference frequency P ,, begin to be provided with the function of filling the frequency period. At the same time, the input frequency period is filled until the next signal arrives at 27. When the next signal arrives at terminal 27, this signal passes to the output of the And 13 element, the trigger 7 is switched to and the time determined by the delay element 23 translates the trigger 6 into zero state As a result of the interruption of the supply of the unlocking voltage to the input of the element And 16, the supply of the signals of the reference frequency | to the input of counter 2, and it records information corresponding to the period of the frequency counter. At the same time, as a result of the translation of the 7 trigger. a single state opens element AND 14 for signals from the output of the integrator, specifically from the output of element OR 22, and locks element AND 12 for input signals c. frequency Pjj. The first signals to the integrator output pass from terminal 27 through element 18 and element 22. The first signal from the output sequence after unlocking the element 14 passes through element 14 and element 14; delay 24 to the counting input of the trigger 8 , transfer it from zero to single state.

В результате отпирающий сигнал с выхода триггера 8 подаетс  на вход элемента И 15 и через элемент ИДИ 21- на вход элемента И 16. При этом через элемент И 16 на вход счетчика 2 As a result, the unlocking signal from the output of the trigger 8 is fed to the input of the element 15 and through the element ID 19 to the input of the element 16. At the same time through the element 16 to the input of the counter 2

начинают подаватьс  сигналы опорной частотыРдд,которые су Фтруютс  с ранее .накопленной s счетчике 2 информацией о периоде входного сигнала Заполнение периода сигналов выходнойthe signals of the reference frequency rdd begin to be fed, which are su ftruyut with the information about the period of the input signal accumulated on the accumulated counter

последовательности осуществл етс  . до момента поступлени  следующего сигнала с выхода, устройства на вход; элемента И 14.: При поступлений этого сигнала он проходит на выхрА элемента И 15, перевод  триггеры 9 и 10sequences are carried out. until the next signal from the output, the device to the input; element E14 .: When this signal arrives, it passes to the output of element I 15, translation triggers 9 and 10

в единичное состо ние, а триггер 7 - в нулевое. Через врем , определ емое элементом задержки 24, осуществл етс  хакжё перевод триггера 8 в нулевое состо ние, ь результате, открывгиотс in one state, and trigger 7 - in zero. After a time determined by the delay element 24, the trigger 8 is turned into a zero state, and as a result,

Claims (1)

элементы И 12 и 17 и запираютс  эле менты И 14 и 16. Таким образом в счетчике 2 фиксируетс  информаци  о сумме двух периодов sV 4Т B)f г период сигналов входной последовательности с час ToaV j период сигналов выходной последовательности. Число импульсов, зафиксированное счетчике 2, определ етс  как Т +Т . гдеТ,- период сигналов опорной частоты Информаци , накопленна  в счетчи накопленна  в ке 2, переписываетс  в регистр пам  ти 4 ив счетчик 3 под действием сигналов с выхода элементами 15, а счетчик 2 обнул етс . Далее описанный BiAiie процесс получени  информации о сумме двух периодов в счет.чике 2 повтор етс . Сигналы опорной частоты Гон2 начинают подаватьс  на вход счетчика 3 после отпирани  эле мента И 17. При подаче сигналов на вход счетчика 3 они пересчитываютс  в нем и с его выхода подаютс  на тре тий вход множительно-делитёльного бл ка и на управл ющие входы группы элементов И 20. В результате подачи сигналов с выхода счетчика. 3 на вхо ды элементов И 20 информаци , запомненна  в регистре пйм ти 4, периоди чески передаетс  через элементы И 2 в счетчик 3, образу  его исходную ус тавку. Таким образом, в зависимос ти от величины исходной уставки на выходе счетчика 3 устанавливаетс  частота ВЫХХЧЭ Получение окончательного результата осуществл етс  с помощью множи тельно-делитёльного блока 1. При этом на ,jero первый вход (вход умножени ) подаютс  входные сигналы с частотойР- на второй вход (также вход умножени ) подаютс  выходные сигналы устройства, частота которых предварительно запоминаетс  с помощ частотно-импульсного запоминающего блока 5, в котором также реализуетс операци  умножени  на п запомненной частоты. . И, наконец, на третий вход мно-. жительно-делительного блока (вход делени ) подаютс  сигналы с выхода счетчика 3. В множительно-делительн блоке 1 осуществл етс  множительноделительна  операци  - входна  частотаРд и частота M-Pgy перемножа ютс  и полученный результат делитс  на частоту следовани  импуЛьсов с выхода счетчика 3. .. . Множительно-делительный блок реализуетс  аналогично описанному устройству на счетчиках 2,3 и регистре пам ти 4. Поэтому на его выходе результирующие сигналы имеют равномерное распределение. Сигналы с выхода множительно-делитёльного блока 1 подаютс  на вход триггера 11 и через элемент ИЛИ 22 - на выходную клемму 31, образу  последовательность импульсов , характеризующую окончательном результат. В результате подачи сигналов на вход триггера 11 первый же из упом нутых сигналов переводит указанньой триггер в единичное состо ние, что приводит к запиранию элемента и 18 . дл  сигналов входной последовательности , которые проходили на выход устройства до момента по влени  сигналов на .выходе множительно-делительного блока. В общем случае период последовательности импульсов на выходе множительно-делитёльного блока 1 определ етс  выражением ощ , :в)с вых.тек ъы. - &х вых-тек V 1 определ емый период гык.опр. выходной частоты (на выходе блока 1), текущее значение периода выходной частоты в данный момент в частотном представлении вх вьилек)7 BbOf.ORp f. - определ ема  выходна  БЫх.рпр частота; - текущее значение выВых .тек ходной частоты в данный момент времени.. Таким образом, в. предложенном устройстве осуществл етс  операци  интегрировани  входной величины, представленной в виде частоты следовани  импульсов, так как:имеет место непрерывное суммирование текущего зиачени  выходной частоты следовани  импульсов с входной частотой. Повышение точности в устройстве обусловлено тем, что обеспечиваетс  равномерность выходной последовательности , а повышение быстродействи  - существенным сокращением числа преобразований входных сигналов Формула изобретени  Устройство дл  интегрировани  частотно-ймпульсных сигналов, содержатцее множительно-дёлительный блок, соединенный п.ервым входом с : входом устройства, счетчик, выходы которого подключены к первым входам элементов И основной группы, и элемент ИЛИ,the elements 12 and 17 and the elements 14 and 16 are locked. Thus, counter 2 records information on the sum of two periods sV 4T B) f g the period of the input sequence signals from the hour ToaV j the period of the signals of the output sequence. The number of pulses recorded by counter 2 is defined as T + T. whereT, is the period of the reference signals. The information accumulated in the counter is accumulated in ke 2, is rewritten into memory register 4 and in counter 3 by the signals from the output elements 15, and counter 2 is zeroed. Next, the process described by BiAiie for obtaining information on the sum of the two periods in the score. Rule 2 is repeated. The signals of the Gon2 reference frequency begin to be fed to the input of counter 3 after unlocking the element I 17. When signals are applied to the input of counter 3, they are recalculated in it and from its output are fed to the third input of the multiplying-divider block and to the control inputs of the group of elements And 20. As a result of signals from the counter output. 3 to the inputs of the elements AND 20 information stored in the register 4, periodically transmitted through the elements AND 2 to the counter 3, to form its initial setting. Thus, depending on the value of the initial setpoint, the output of the counter 3 is set to the frequency EXIT The obtaining of the final result is carried out with the help of the multiplier-division unit 1. At the same time, the first input (multiplication input) is given to the second input the input (also the multiplication input) is provided by the output signals of the device, the frequency of which is pre-memorized with the help of the frequency-pulse memory unit 5, in which the multiplication operation is also performed by n the memorized frequency. . And finally, on the third entrance is many. the divider unit (division input) signals are output from the counter 3. In multiplier-divider unit 1, the multiplier operation is performed — the input frequencyRd and the frequency of the M-Pgy are multiplied and the result is divided by the frequency of impulses following the output of the counter 3. .. . The multiplier-dividing block is implemented similarly to the described device on counters 2.3 and memory register 4. Therefore, at its output, the resulting signals have a uniform distribution. The signals from the output of the multiplying-splitter unit 1 are fed to the input of the trigger 11 and, via the OR element 22, to the output terminal 31, forming a sequence of pulses characterizing the final result. As a result of the signal input to the trigger input 11, the first of the signals mentioned translates the indicated trigger into a single state, which causes the element to be locked and 18. for signals of the input sequence that passed to the output of the device until the appearance of the signals at the output of the multiplying-dividing block. In the general case, the period of the pulse sequence at the output of the multiplying-dividing block 1 is determined by the expression chi,: c) from the output loop. - & x output-flow V 1 a definable period hyk.opr. output frequency (at the output of block 1), the current value of the period of the output frequency at the moment in the frequency representation of the input) 7 BbOf.ORp f. - detectable output frequency BF. frequency; - the current value of the output current frequency at a given time .. Thus, c. The proposed device performs an integration of the input quantity, presented in the form of a pulse frequency, since: there is a continuous summation of the current increase in the output pulse frequency with the input frequency. Improving the accuracy of the device is due to the fact that the output sequence is uniform, and the increase in speed is a significant reduction in the number of conversions of input signals. The invention The device for integrating frequency-pulse signals contains a multiplying-durable unit connected to the first input with: device input, counter , the outputs of which are connected to the first inputs of the elements AND of the main group, and the element OR,
SU742086050A 1974-12-19 1974-12-19 Pulse-frequency signal integrator SU615496A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU742086050A SU615496A1 (en) 1974-12-19 1974-12-19 Pulse-frequency signal integrator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU742086050A SU615496A1 (en) 1974-12-19 1974-12-19 Pulse-frequency signal integrator

Publications (1)

Publication Number Publication Date
SU615496A1 true SU615496A1 (en) 1978-07-15

Family

ID=20604116

Family Applications (1)

Application Number Title Priority Date Filing Date
SU742086050A SU615496A1 (en) 1974-12-19 1974-12-19 Pulse-frequency signal integrator

Country Status (1)

Country Link
SU (1) SU615496A1 (en)

Similar Documents

Publication Publication Date Title
SU615496A1 (en) Pulse-frequency signal integrator
SU512468A1 (en) Dividing device
SU881620A1 (en) Slip meter
SU758473A1 (en) Frequency multiplier
SU473121A1 (en) Digital Phase Phase Meter
SU381038A1 (en) DIGITAL PHASOMETER FOR MEASURING THE AVERAGE VALUE OF SHIFT PHASES
SU542338A1 (en) Periodic pulse frequency multiplier
SU518768A1 (en) Device for summing pulse sequences
SU708361A1 (en) Arrangement for adding pulse-frequency signals
SU1205050A1 (en) Apparatus for measuring absolute frequency deviation
SU1347184A1 (en) Frequecy divider with fractional division factor
SU498624A1 (en) Periodic pulse frequency multiplier
SU411632A1 (en)
SU983577A1 (en) Digital phase shifting device
SU813419A1 (en) Multiplier-divider
SU600467A1 (en) Frequency synthesis arrangement
SU968896A1 (en) Percentage pulse-time converter
SU920628A1 (en) Device for measuring time intervals
SU471665A1 (en) Signal demodulator with pulse-phase modulation
SU469099A1 (en) Digital phase meter
SU445161A1 (en) Pulse Divider
SU372708A1 (en) ALL-UNION PAT-NTSH -. ^ XIII! ^^ G1A ^
SU1084982A1 (en) Versions of code-to-pulse repetition frequency converter
SU497727A1 (en) Device for converting constant voltage into code
SU372681A1 (en) G "" CHSSESIOZNAIAI