SU615496A1 - Pulse-frequency signal integrator - Google Patents
Pulse-frequency signal integratorInfo
- Publication number
- SU615496A1 SU615496A1 SU742086050A SU2086050A SU615496A1 SU 615496 A1 SU615496 A1 SU 615496A1 SU 742086050 A SU742086050 A SU 742086050A SU 2086050 A SU2086050 A SU 2086050A SU 615496 A1 SU615496 A1 SU 615496A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- frequency
- signals
- counter
- Prior art date
Links
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
соединен с первыми входами третьего, четвертого и п того триггеров и через второй и третий элементы задержки подключен соответственно ко входу обнулени основного счетчика и ко вторым входам элементов И основной группы, выхо; которых через регистр соединены с первыми входами элементов И дополнительной группы, вторые входы которых подключены к третьему входу множительно-делительного блока и к вь1ходу дополнительного счетчика, разр дные вхйды которого соединены с выходами элементов И дополнительной группы, а счетный вход подключен к выходу п того элемента И, соединенного первым входом с выходом третьего триггера, а вторым входом с входом запуска устройства и с первыми входами шестого и седьмого элементов И, вторые входы которых сов динены с входом устройства и со вторым входом третьего элемента И, подключенного выходом к вторым входам четвертого и п того триггеров, первые выходы которых соединены соответственно с вторым входом первого и третьим входом шестого элементов И, причем выход шестого элемента И через четвертый элемент задержки подключен к входу второго триггера, а второй выход п того триггера соедине с третьим входом .первого элемента И, а выход седьмого элемента И, подключенного третьим входом к выходу шестого триггера, соединен с первым входом основного элемента ИЛИ, второй вход которого подключен к выходу множительно-делительного блока и входу шестого триггера.connected to the first inputs of the third, fourth and fifth triggers and through the second and third delay elements connected respectively to the zeroing input of the main counter and to the second inputs of the AND elements of the main group, output; which through the register are connected to the first inputs of the elements AND of the additional group, the second inputs of which are connected to the third input of the multiplying-dividing block and to the input of the additional counter, the bit inputs of which are connected to the outputs of the elements I of the additional group, and the counting input is connected to the output of the fifth element And connected by the first input to the output of the third trigger, and the second input to the device start input and to the first inputs of the sixth and seventh elements AND, the second inputs of which are connected to the device input va and with the second input of the third element And connected by the output to the second inputs of the fourth and fifth triggers, the first outputs of which are connected respectively to the second input of the first and third inputs of the sixth element And, with the output of the sixth element And through the fourth delay element connected to the input of the second trigger and the second output of the fifth trigger is connected to the third input of the first AND element, and the output of the seventh AND element connected by the third input to the output of the sixth trigger is connected to the first input of the main OR element, the second whose input is connected to the output of the multiplying-dividing block and the input of the sixth trigger.
На чертеже представлена функциональна схема устройства дл интегрировани частотно-импульсных сигналовThe drawing shows a functional diagram of the device for integrating pulse frequency signals.
Устройство содержит миожительноделительный блок 1, основной счетчик 2, дополнительный счетчик 3, регистр 4, частотно-импульсный запоминакиций блок 5,. триггеры 6jl 1, элементы И 12-г18, группы элементов И 19 20 элементы ИЛИ 21,22, элементы задержки 23т-26, клемму 27 подачи входных сигналов клемму 28. подачи сигнала запуска, клеммы 29,30 подачи сигналов опорных частот, выходную клемму 31 .The device contains miozhitelnoe blocking unit 1, the main counter 2, the additional counter 3, register 4, the frequency-pulse memory unit 5 ,. triggers 6jl 1, elements AND 12-g18, groups of elements AND 19 20 elements OR 21.22, elements of delay 23t-26, terminal 27 for supplying input signals to terminal 28. applying a trigger signal, terminals 29.30 for applying reference frequency signals, output terminal 31.
Устройство работает следующим образом. Входные сигналы с частотойР подаютс на клему1у 27. Сигналы опор ных частот оп иРод2Подаготс соответственно на клеммы 29 и 30. В исходном состо нии счетчики, регистры и триггеры устройства обнулены. В момент t на 28 подаетс сигнал запуска. При этом первый после момента t, импульс, подаваемый на клемму 27, проходит через элемент И1 и через элемент задержки 23 на счетный вход триггера 6, перевод его лз нулевого в единичное состо ние.,. Очевидно, что при этом сигнал не про ходит на выход элемента И 13, так как отпирающий сигнал с триггера 6 подаетс на его вход с задержкой за счет элемента задержки 23. С переводом триггера б в единичное состо ние отпирающий сигнал с его выхода подаетс на вход элемента И 13 и через элемент ИЛИ 21 - на вход элемента И 16. При этом через элемент И 16 на вход счетчика 2 начинают подааатьг с сигналы опорной частоты Р,,которые выполн ют функцию заполнени периода частоты . При этом заполнение периода входной частоты осуществл етс до момента поступлени следующего сигнала на 27. При поступлений следующего сигнала на клемму 27 этот сигнал проходит на выход элемента И 13, перевод триггер 7 в и через врем , определ емое элементом задержки 23, переводит триггер 6 в нулевое состо ие. В результате прекращени подачи отпирак цего напр жени на вход элемента И 16 прекргицаетс подача сигналов опорной частотыРОП| на вход счетчика 2, и в нем фиксируетс информаци , соответствующа периоду частотыР«.Одновременно в результате перевода триггера 7 в. единичное состо ние открываетс элемент И 14 дл сигналов с выхода интегратора, конкретно с выхода элемента ИЛИ 22, и запираетс эле1мент И 12 дл входных сигналов с . частотой Pjj.Первые сигналы на выход интегратора проход т с клеммы 27 через элемент И 18 и элемент ИЛИ 22. Первый после момента отпирани элемента И 14 сигнал из выходной после- довательности проходит через элемент И 14 и элемент;задержки 24 на счетный вход триггера 8, перевод его из нулевого е единичное состо ние.The device works as follows. Input signals with a frequency of R are fed to the terminal 1. The signals of the reference frequencies of the op and Rod2Support signals to the terminals 29 and 30, respectively. In the initial state, the counters, registers and triggers of the device are reset. At time t, 28 is given a start signal. In this case, the first pulse after the moment t, applied to the terminal 27, passes through the element I1 and through the delay element 23 to the counting input of the trigger 6, transferring it to the zero state in the unit state,. Obviously, in this case, the signal does not pass to the output of the AND element 13, since the unlocking signal from the trigger 6 is applied to its input with a delay due to the delay element 23. With the transfer of the trigger b to one, the unlocking signal from its output is fed to the input And 13 and through the element OR 21 - to the input of the element And 16. At the same time, through the element 16 and to the input of the counter 2, the signals of the reference frequency P ,, begin to be provided with the function of filling the frequency period. At the same time, the input frequency period is filled until the next signal arrives at 27. When the next signal arrives at terminal 27, this signal passes to the output of the And 13 element, the trigger 7 is switched to and the time determined by the delay element 23 translates the trigger 6 into zero state As a result of the interruption of the supply of the unlocking voltage to the input of the element And 16, the supply of the signals of the reference frequency | to the input of counter 2, and it records information corresponding to the period of the frequency counter. At the same time, as a result of the translation of the 7 trigger. a single state opens element AND 14 for signals from the output of the integrator, specifically from the output of element OR 22, and locks element AND 12 for input signals c. frequency Pjj. The first signals to the integrator output pass from terminal 27 through element 18 and element 22. The first signal from the output sequence after unlocking the element 14 passes through element 14 and element 14; delay 24 to the counting input of the trigger 8 , transfer it from zero to single state.
В результате отпирающий сигнал с выхода триггера 8 подаетс на вход элемента И 15 и через элемент ИДИ 21- на вход элемента И 16. При этом через элемент И 16 на вход счетчика 2 As a result, the unlocking signal from the output of the trigger 8 is fed to the input of the element 15 and through the element ID 19 to the input of the element 16. At the same time through the element 16 to the input of the counter 2
начинают подаватьс сигналы опорной частотыРдд,которые су Фтруютс с ранее .накопленной s счетчике 2 информацией о периоде входного сигнала Заполнение периода сигналов выходнойthe signals of the reference frequency rdd begin to be fed, which are su ftruyut with the information about the period of the input signal accumulated on the accumulated counter
последовательности осуществл етс . до момента поступлени следующего сигнала с выхода, устройства на вход; элемента И 14.: При поступлений этого сигнала он проходит на выхрА элемента И 15, перевод триггеры 9 и 10sequences are carried out. until the next signal from the output, the device to the input; element E14 .: When this signal arrives, it passes to the output of element I 15, translation triggers 9 and 10
в единичное состо ние, а триггер 7 - в нулевое. Через врем , определ емое элементом задержки 24, осуществл етс хакжё перевод триггера 8 в нулевое состо ние, ь результате, открывгиотс in one state, and trigger 7 - in zero. After a time determined by the delay element 24, the trigger 8 is turned into a zero state, and as a result,
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742086050A SU615496A1 (en) | 1974-12-19 | 1974-12-19 | Pulse-frequency signal integrator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU742086050A SU615496A1 (en) | 1974-12-19 | 1974-12-19 | Pulse-frequency signal integrator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU615496A1 true SU615496A1 (en) | 1978-07-15 |
Family
ID=20604116
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU742086050A SU615496A1 (en) | 1974-12-19 | 1974-12-19 | Pulse-frequency signal integrator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU615496A1 (en) |
-
1974
- 1974-12-19 SU SU742086050A patent/SU615496A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU615496A1 (en) | Pulse-frequency signal integrator | |
SU512468A1 (en) | Dividing device | |
SU881620A1 (en) | Slip meter | |
SU758473A1 (en) | Frequency multiplier | |
SU473121A1 (en) | Digital Phase Phase Meter | |
SU381038A1 (en) | DIGITAL PHASOMETER FOR MEASURING THE AVERAGE VALUE OF SHIFT PHASES | |
SU518768A1 (en) | Device for summing pulse sequences | |
SU708361A1 (en) | Arrangement for adding pulse-frequency signals | |
SU1205050A1 (en) | Apparatus for measuring absolute frequency deviation | |
SU1347184A1 (en) | Frequecy divider with fractional division factor | |
SU498624A1 (en) | Periodic pulse frequency multiplier | |
SU938187A1 (en) | Digital frequency meter | |
SU411632A1 (en) | ||
SU983577A1 (en) | Digital phase shifting device | |
SU813419A1 (en) | Multiplier-divider | |
SU600467A1 (en) | Frequency synthesis arrangement | |
SU968896A1 (en) | Percentage pulse-time converter | |
SU471665A1 (en) | Signal demodulator with pulse-phase modulation | |
SU469099A1 (en) | Digital phase meter | |
SU445161A1 (en) | Pulse Divider | |
SU372708A1 (en) | ALL-UNION PAT-NTSH -. ^ XIII! ^^ G1A ^ | |
SU1084982A1 (en) | Versions of code-to-pulse repetition frequency converter | |
SU497727A1 (en) | Device for converting constant voltage into code | |
SU532097A1 (en) | Device for calculating a fractional function | |
SU372681A1 (en) | G "" CHSSESIOZNAIAI |