SU708361A1 - Arrangement for adding pulse-frequency signals - Google Patents

Arrangement for adding pulse-frequency signals Download PDF

Info

Publication number
SU708361A1
SU708361A1 SU772517414A SU2517414A SU708361A1 SU 708361 A1 SU708361 A1 SU 708361A1 SU 772517414 A SU772517414 A SU 772517414A SU 2517414 A SU2517414 A SU 2517414A SU 708361 A1 SU708361 A1 SU 708361A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
counter
pulse
frequency
Prior art date
Application number
SU772517414A
Other languages
Russian (ru)
Inventor
Юрий Владимирович Каллиников
Original Assignee
Kallinikov Yurij V
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kallinikov Yurij V filed Critical Kallinikov Yurij V
Priority to SU772517414A priority Critical patent/SU708361A1/en
Application granted granted Critical
Publication of SU708361A1 publication Critical patent/SU708361A1/en

Links

Description

Изобретение относитс  к автоматике и вычислительной технике, в частности , к устройствам усуммировани  частот в информационно-измерительных и управл юспих системах с частотноимпульсной входной информацией. Известно устройство дл  алгебраи ческого суммировани  частотно-импуль ных сигналов, содержащее генераторы опорных частот, блоки выделени  пери дов, блок формировани  кода суммы, счетчики, управл емые делители частот и управл емый умножитель частоты 1 . Недостатком устроГства, обладающего высокой точностью при простоте конструктивной реализации,  вл етс  наличие флуктуации мгновенных значений выходной частоты,, обусловленных неравномерным характером следовани  импульсов на выходе умножени  частоты. Известно также устройство дл  сум мировани  импульсных сигналов, содержащее логический блок, блок упра лени , счетчики импульсов, генератор опорных частот, управл емые делители частоты и умножитель частоты на посто нный коэффициент 2. Недостатком этого устройства  вл етс  сложность конструктивной реализации-умножител  частоты на посто нный коэффициент при высоких требовани х к точности формировани  суммарной выходной частоты устройства . Наиболее близким по технической сущности к: предложенному изобретению  вл етс  устройство дл  суммировани  частотно-импульсных сигналов, содержащее логический блок, соединенный входами с входами устройства, первым выходом - с первым входом первого распределител  импульсов, а вторьпи выходом - с первым входом второго распределител  импульсов и первым входом блока управлени , второй вход которого подключен к счетному входу первого счетчика и выходу делител  частоты, а третий вход соединен с выходом кода делител  первого управл емого делител  частоты, подключенного счетным входом к второму входу второго распределител  импульсов и выходу второго управл емого делител  частоты, установочным входом - к выходу первого блока элементов И, соединенного ин(Тюрмационным входом с выходом первого счетчика, а выходом - к второму входу первого распределител  импульсов, соединенного выходами соответственно управл ющими входами первого управл емого делител  частоты и первого блока элементов И и входом обнулени  первого счетчика, -а выходы второго оас пределител  импульсов подключены соо ветственно к входу обнулени  второго счетчика и к управл ющим входам второго управл емого делител  частоты и второго блока элементов И, инфо мационный вход которого соединен с выходом второго счетчика, а выход второго блока элементов И подключен к установочному входу второго управл емого делител  частоты, соединенного счетным входом с выходом генератора опорной частоты и входом дели тел  частоты, причем первый выход блока управлени  подключен к первому входу элемента И, соединенного выходом со счетным входом третьего счетчика (3). Недостатком прототипа  вл етс  наличие флуктуации мгновенных значений частоты выходного частотноимпульсного сигнала преобразовател  дсод-частотн ((выполненного на умножителе частоты), включаемого на выходе устроПства дл  преобразовател  выходного сигнала в частонно-импульс ную форму. Цель изобретени  - уменьшение флуктуации мгновенных значений час тоты выходного частотно-импульсного сигнала. Поставленна  цель достигаетс  тем что в устройство дополнительно введены блок элементов И, распределител импульсов и управл емый делитель частоты, подключенный выходом к счет ному входу второго счетчика импульсо и первому входу дополнительного распределител .импульсов, счетным входом - к выходу генератора опорной частоты, а установочным входом - к выходу дополнительного блока элементов И, соединенного информационным входом с выходом третьего счетчика, причем управл ющие входы дополнител ных блока элементов И и управл емого делител  частоты и вход обнулени  третьего счетчика подключены к соответствующим выходам дополнительного распределител  импульсов, соединенного вторым входом с вторым выходом блока управлени , а второй вход элемента И подключен к выходу делител  частоты. Существо изобретени  по сн етс  чертежами, где на фиг. 1 изображена блок-схема устройства, на фиг. 2 - принципиальна  схема ус±рой ства. Устройство дл  суммировани  частотно-импульсных сигналов (фиг. 1) содержит логический блок 1, блок управлени  2., первый, второй и третий счетчики 3, 4,-5, генератор опорной частоты б-, делитель частоты 7, первый , второй и дополнительный расп- . ределители импульсов 8, 9, 10, первый , второй и дополнительный управл емые делители частоты 11, 12, 13, элемент И 14 и первый, второй и дополнительный блоки элементов И 15, 16, 17. Логический блок 1 (фиг. 2) состоит из узла вычитани  импульсов 18, элементов И 19 т 22 li элементов ИЛИ 23, 24. Блок управлени  содержит элемент задержки 25, триггеры 26, 27 вычитающий счетчик 28, блок элементов И 29, узел управлени  счетчиком 30, элементы И 31, 32 и элемент ИЛИ 33. Каждый из управл емых делителей частоты 11, 12, 13 содержит вычитающий счетчик 34, регистр пам ти 35 и блок элементов И 36. Входы устройства соединены с входами логического блока 1. Первый выход блока 1 подключен к первому входураспределител  импульсов 8, второй выход блока 1 соединен с первым входом распределител  импульсов 9 и первым входом блока управлени  2, второй вход которого подключен к выходу делител  7, второму входу элемента И 14 и счетному входу счетчика 3. Третий вход блока управлени  2 соединен с выходом кода делител  (выходом регистра пам ти 35) управл емого делител  частоты 11. Первый и второй выходы блока управлени  2 подключены соответственно к первому входу элемента И и второму входу распределител  импульсов 10. Выход генератора 6 соединен с входом делител  частоты 7 и со счетными входами управл емых делителей частоты 12, 13. Выход управл емого делител  частоты 12 подключен к второму входу распределител  импульсов 9 и счетному входу управл емого делител  частоты 11. Выход управл емого делител  частоты 11 соединен с вторым входом распределител  импульсов 8 и выходом устройства. Выход управл емого делител  частоты 13 подключен к счетному входу счетчика 4 и первому входу распределител  импульсов 10. Выходы распределител  импульсов 1Л соединены с управл ющими входами делител  13, блока элементов И 17 и входом обнулени  счетчика 5, подключенного счетным входом к выходу элемента И 14. Выход счетчика 5 соединен с информационным входом блока элементов И 17, подключенного выходом к установочному входу делител  13. Выходы распределител  8 соединены с управл ющими входами делител  1.1, блока элементов И 15 и входом обнулени  счетчика 3, подключенного выходом к инАормационному входу блока элементов И 15, соединенного выходом с установочным вх дом делител  11. Выходы распределител  9 подключены к управл ющим вхо делител  12, блока элементов И 16 и к входу обнулени  счетчика 4 выход которого соединен с информаци онным входом блока элементов И 16, подключенного выходом к установочно му входу делител  12. Работает устройство следующим образом. Входные импульсные.последователь ности с частотами f и f поступают на входы логического блока 1, который независимо от соотношени  часто всегда формирует на первом выходе fj частотную последовательность, имеющую меньший перид следовани импульсов, а на втором выходе f, частотную , последовательность, имеюболычий период следовани  импульсов. Логический блок 1 работа ет следуюрим образом. Импульсы вход ных частот f и f.2 поступают на вхо ды узла вычитани  18, выполненного, например, по обвтеизвестной схеме из двух триггеров и двух вентилей. Наличие сигнала на одном из выходов схемы указывает на превышение по величине частоты, поступающей на соответствующий вход. Если f то выходом узла 18 открываютс  эле .менты И 19 и 22.. При этом импульсы f через элемент И 19 и элемент ИЛИ поступают на выход fff - больша  частота , а импульсы fa - через элемент И 22 и элемент ИЛИ 24 - на выход f ил, - меньша  частота . Ксли .TO узел 18 открывает элементы И 2 и 21. При этом импульсы f 2. через элемент И 20 и элемент ИЛИ 23 поступают на выход ff, а импульсы f через элемент И 21 и элемент ИЛИ 2 поступают на выход f. С выхода генератора 6 импульсы высокой опорь/ой частоты fo поступают на вхо делител  частоты 7, имеюшего посто нный коэЛЛигиент делени  К, и счет ные входр-т уппавл емых делителей час тоты 12 и 13 с.переменными коэффици ентами делени , формируемыми соответственно в счетчиках 4 и 5..Импул сы с выхода делител  частоты 7 поступают на счетный вход счетчика 3, через элемент И 14 на счетный вход счетчика 5 и через элемент И 3 на счетный вход счетчика 28. Работой счетчика 3 распределител 8 управл ет таким образом, что в не суммируютс  импульсы на временном промежутке, равном меньшему перио ду Тм входных частот. Это осуьчест л етс  подачей импульсов с первого выхода логического блока 1 через распределитель 8 на вход обнулени  счетчика 3. После окончани  временного Промежутка Тм в счетчике 3 образуетс  код числа, пропорционального периоду большей из входных частот ... f о у TW 1 Этот код перед очередным обнулением счетчика 3 через блок элементов И 15 записываетс  в предварительно обнуленный регистр пам ти 35 делител  11. Рассмотрим работу блока управлени  2. Первый импульс меньшей частоты со второго выхода блока 1 поступает на вход триггера 26, который своим выходным сигналом через первый выход блока 2 открывает элемент И 14. Триггер 27, установленный сигналом или сигнаитом окончани  такта измерени  через элемент ИЛИ 33 в Нулевое положение, снимает открываюьий сигнал с элемента И 31. Поэтому первый импульс f через элемент И 31 не проходит, но пройд  через элемент задержки 25, устанавливает триггер 27 в положение при котором открываетс  элемент И 31, и второй импульс f,поступающийчерез врем , равное периоду меньшей из входных частот, проходит через него и запускает узел управлени  30, который последовательно закрывает элемент И 32, обнул ет счетчик 28, переписывает через блок элементов И 29 из регистра пам ти 35 через третий вход блока 2 Обратный код числа, пропорционального менычему периоду Тм, и, наконец, открывает элемент И 32, через который со второго входа блока 2 на счетный вход вычитающего счетчика 28 начинают поступать импульсы с выхода делител  7. После поступлени  в счетчик 28 числа импульсов , равного записанному в него числу, через врем  равное.периоду большей из входных частот, на выходе счетчика 28 по вл етс  импульс, перевод щий триггер 26 в положение, закрывающее элемент И 14. Этим же импульсом, поступаюй им на вход узла 30, закрываетс  элемент И 32 и обнул етс  счетчик 28, а также через элемент ИЛИ 33 триггер 27 устанавливаетс  в нулевое положение. Блок 2 после этого подготовлен к новому такту измерени , который начинаетс  с приходом на его первый вход очередного импульса fм с второго выхода блока 1. Врем , на которое открываетс  элемент И 14, равно сумме периодов входных частот, т.е. Т-Т ч-Т. Работой счетчика 5 управл ет распределитель 10, запускаемый сигналом со второго выхода блока 2 (с выхода счетчика 28)и в момент окончани  такта измерени .По этому сигналу пре- дыдущий код числа в счетчике 5 переписываетс  через блок элементов И 17 в предварительно обнуленный регистр пам ти делител  13, после чего счетчик 5 обнул етс . За врем  , на которое открываетс  элемент И 14 в счетчике будет накоплен кодThe invention relates to automation and computing, in particular, to devices for frequency reduction in information-measuring and control systems with frequency-impulse input information. A device for algebraic summing of frequency-pulse signals is known, comprising frequency generators, period allocation units, a sum code generation unit, counters, controlled frequency dividers, and a controlled frequency multiplier 1. The disadvantage of the device, which has high accuracy with the simplicity of its design, is the presence of fluctuations in the instantaneous values of the output frequency, due to the uneven nature of the pulse following the output of the frequency multiplication. It is also known a device for summing pulse signals comprising a logic unit, a control unit, pulse counters, a reference frequency generator, controlled frequency dividers, and a frequency multiplier by a constant factor of 2. The disadvantage of this device is the complexity of the constructive frequency multiplier by This coefficient at high demands on the accuracy of forming the total output frequency of the device. The closest in technical essence to: the proposed invention is a device for summing pulse frequency signals, comprising a logic unit connected by inputs to the device inputs, the first output to the first input of the first pulse distributor, and the second output to the first input of the second pulse distributor and the first input of the control unit, the second input of which is connected to the counting input of the first counter and the output of the frequency divider, and the third input is connected to the output of the divider code of the first controlled the frequency divider connected by a counting input to the second input of the second pulse distributor and the output of the second controlled frequency divider, the installation input to the output of the first block of elements And connected by (Turism input to the output of the first counter, and output to the second input of the first pulse distributor, connected by the outputs, respectively, of the control inputs of the first controlled frequency divider and the first block of the AND elements and the zeroing input of the first counter, and the outputs of the second oas pulse limiter Connected, respectively, to the zeroing input of the second counter and to the control inputs of the second controlled frequency divider and the second block of And elements, whose information input is connected to the output of the second counter, and the output of the second block of And elements connected to the installation input of the second controlled frequency divider, connected by a counting input to the output of the reference frequency generator and the input of the frequency body, the first output of the control unit is connected to the first input of the And element connected to the counting input of the third Meters withstand (3). The disadvantage of the prototype is the presence of fluctuations in the instantaneous frequency of the output frequency-pulse signal of a dsod-frequency converter ((performed on a frequency multiplier) that is turned on at the output of the device for the output pulse-frequency converter. -impulse signal. The goal is achieved by the fact that the block of AND elements, pulse distributor and controlled divider are additionally entered into the device. frequency, connected by the output to the counting input of the second counter pulse and the first input of the additional distributor pulses, the counting input to the output of the reference frequency generator, and the adjusting input to the output of the additional block of elements And connected by the information input to the output of the third counter, and the control the inputs of the additional block of the AND elements and the controlled frequency divider and the zeroing input of the third counter are connected to the corresponding outputs of the additional pulse distributor connected the second input with the second output of the control unit, and the second input of the And element is connected to the output of the frequency divider. The invention is illustrated in the drawings, where in FIG. 1 is a block diagram of the device; FIG. 2 - schematic diagram of the device ± device. A device for summing pulse-frequency signals (FIG. 1) contains logic unit 1, control unit 2., first, second and third counters 3, 4, -5, frequency generator b-, frequency divider 7, first, second and additional comp. pulse limiters 8, 9, 10, first, second and additional controlled frequency dividers 11, 12, 13, element And 14 and the first, second and additional blocks of elements 15, 16, 17. Logic unit 1 (Fig. 2) consists from the node for subtracting pulses 18, elements AND 19 t 22 li elements OR 23, 24. The control unit contains a delay element 25, triggers 26, 27, a subtract counter 28, a block of elements AND 29, a node controlling the counter 30, elements 31, 32 and element OR 33. Each of the controlled frequency dividers 11, 12, 13 contains a subtracting counter 34, a memory register 35 and a block of AND 36 elements. In device moves are connected to the inputs of logic unit 1. The first output of block 1 is connected to the first input of the pulse distributor 8, the second output of block 1 is connected to the first input of the pulse distributor 9 and the first input of the control unit 2, the second input of which is connected to the output of the divider 7, the second input of the element Both 14 and the counting input of the counter 3. The third input of the control unit 2 is connected to the output of the divider code (output of the memory register 35) of the controlled frequency divider 11. The first and second outputs of the control unit 2 are connected respectively to the first O input element And the second input of the pulse distributor 10. The output of the generator 6 is connected to the input of frequency divider 7 and the counting inputs of the controlled frequency dividers 12, 13. The output of the controlled frequency divider 12 is connected to the second input of the pulse distributor 9 and the counting input of the controlled frequency divider 11. The output of the controlled frequency divider 11 is connected to the second input of the pulse distributor 8 and the output of the device. The output of the controlled frequency divider 13 is connected to the counting input of the counter 4 and the first input of the pulse distributor 10. The outputs of the pulse distributor 1Л are connected to the control inputs of the divider 13, the block of elements 17 and the zero input of the counter 5 connected by the counting input to the output of element 14. The output of the counter 5 is connected to the information input of the block of elements AND 17 connected by the output to the installation input of the divider 13. The outputs of the distributor 8 are connected to the control inputs of the divider 1.1, the block of elements 15 and the zero reset input A sensor 3 connected by an output to an injection terminal of an I 15 element block connected by an output to an installation input of divider 11. Distributor 9 outputs are connected to control input of divider 12, And 16 block of elements and to the zero input of a counter 4 whose output is connected to information input block of elements And 16, connected by an output to the installation input of the divider 12. The device works as follows. Input pulse sequences with frequencies f and f are fed to the inputs of logic unit 1, which, regardless of the ratio, often always forms at the first output fj a frequency sequence having a smaller pulse repetition period, and at the second output f, the frequency sequence has a larger tracking period pulses. Logic block 1 operation is as follows. The pulses of the input frequencies f and f.2 arrive at the inputs of subtraction node 18, performed, for example, according to a familiar circuit of two triggers and two gates. The presence of a signal at one of the outputs of the circuit indicates an excess of the frequency received at the corresponding input. If f is the output of node 18, the elements AND 19 and 22 are opened. In this case, the pulses f through the element AND 19 and the element OR arrive at the output fff - the higher frequency, and the pulses fa through the element And 22 and the element OR 24 - at the output f silt, lower frequency. If the .TO node 18 opens the elements And 2 and 21. In this case, the pulses f 2. through the element AND 20 and the element OR 23 arrive at the output ff, and the pulses f through the element 21 and the element OR 2 arrive at the output f. From the output of the generator 6, the pulses of the high frequency reference / fo are fed to the frequency divider 7, which has a constant division factor K, and the countable inputs of the two frequency dividers 12 and 13 s. Variable division factors, respectively, generated in the counters 4 and 5.. The impulse from the output of frequency divider 7 goes to the counting input of counter 3, through element I 14 to the counting input of counter 5, and through element I 3 to the counting input of counter 28. The operation of counter 3 of the distributor 8 is controlled in such a way that no impulses on time base The interval is equal to the smaller period Tm of input frequencies. This is done by pulsing from the first output of logic unit 1 through distributor 8 to the zero reset input 3. After the time Gap Tm ends, counter 3 forms a code of a number proportional to the period of the larger of the input frequencies ... f о у TW 1 This code is before next resetting the counter 3 through the block of elements And 15 is recorded in the previously zeroed memory register 35 of the divider 11. Consider the operation of the control unit 2. The first pulse of lower frequency from the second output of block 1 is fed to the input of the trigger 26, which Our output signal through the first output of block 2 opens element AND 14. A trigger 27 set by a signal or signal of the end of a measurement cycle through element OR 33 to the Zero position removes the opening signal from element 31. Therefore, the first pulse f through element 31 does not pass, but having passed through delay element 25, sets trigger 27 to the position at which element 31 opens, and the second pulse f, arriving through a time equal to the period of the lower input frequency, passes through it and starts control node 30, which ovally closes AND 32, zeroes counter 28, rewrites AND 29 from memory register 35 through the third input of block 2 through the block of elements. The reverse code is a number proportional to the 10m period, and finally opens And 32, through which from the second input unit 2, pulses from the output of divider 7 begin to arrive at the counting input of the deduction counter 28. After the number of pulses in the counter 28 is equal to the number recorded in it, after a time equal to the period of the larger input frequency, the output of the counter 28 appears giver the trigger 26 to the position that closes the element AND 14. With the same pulse, arriving at the input of the node 30, the element AND 32 is closed and the counter 28 is zeroed, and also through the OR 33 element the trigger 27 is set to the zero position. Block 2 is then prepared for a new measurement cycle, which begins when the next pulse fm arrives at its first input from the second output of block 1. The time for which AND 14 opens is equal to the sum of the periods of input frequencies, i.e. Tt ht The operation of counter 5 controls the distributor 10 triggered by a signal from the second output of block 2 (from the output of counter 28) and at the time of the end of the measurement cycle. With this signal, the previous code of the number in counter 5 is written through the block of elements 17 to the previously reset memory register. TI divider 13, after which counter 5 is zeroed. During the time for which the element opens And 14 in the counter will be accumulated code

Нпропорциональный сумме периодов вхо ных частот. Этот-код  вл етс  коэфЛициентом делени  управл емого де лител  13 и периодически обновл етс после очередного такта измерени . Н выходе делител  13 образуютс  импул сы, следующие с частотой Эти импульсы поступаиют на счетный 1ВХОД счетчика 4, Работой счетчика 4 управл ет распределитель 9, срабаты ваю1ций от сигнала со второго выхода блока 1, По этому сигналу распредел тел  9 формируютс  сигналы управлени  последовательно переписывающие через блок элементов И 16 предыдуще значение кода из счетчика 4 в предварительно очищенный регистр памйти делител  12 и затем обнул юшие счет чик 4, В интервале времени между двум  импульсами f g равном периоду Tjj меньшей частоты , счетчик заполн етс  импульсами с частотой выхода делител  13. К концу временного интервала Т в счетчике 4 буде зафиксирован код Этот ко   вл етс  коэффициентом дел ни  управл емого делител  12, на счетный вход которого поступают им111у . с .выхода генератора 6, На вы ходе делител  12 образуютс  импульс следука ие с частотой „(Т,) Эти иишульсы поступают на вход упра л емого делител  11, коэффициентом делени  которого  вл етс  код N Числа в регистре пам ти 35, пропорциональный , периоду большей из входных частот. На выходе делител  12 по вл ютс  выходные импульсы устрой ства, следующие с частотой численно равной сумме входных частот . Как видно.из принципа дейст ВИЯ устройства, оно позвол ет по- лучать выходную частоту без (луктусщий мгновенного значени  при широком диапазоне изменени  величин входных сигналов. Функциональные возможности устро ства увеличить, если установить между выходом делител  13 и входном счетчика 4 делитель частоты с коэффициентом делени  А, а между выходом генератора б и входом делител  11 делитель с коэффициентоProportional to the sum of input periods. This code is the division ratio of the controlled delimiter 13 and is periodically updated after the next measurement cycle. The output of the divider 13 produces impulses that follow with a frequency. These pulses arrive at the counting 1 INPUT of the counter 4, the operation of the counter 4 controls the distributor 9, working from the signal from the second output of the block 1, the control signals are sequentially rewritten through this signal the block of elements AND 16 is the previous code value from counter 4 to the pre-cleared register memory divider 12 and then wrapped the last counter 4, In the time interval between two pulses fg equal to the period Tjj of the lower frequency, count The IR is filled with pulses with the output frequency of divider 13. By the end of the time interval T, a code is fixed in counter 4. This is the division ratio of the controlled divider 12, the counting input of which is received by it. the generator 6 output. At the time of the divider 12, a pulse is generated with a frequency of (T,) These pulses are fed to the input of the controlled divider 11, the division factor of which is the N code in the memory register 35, proportional to, the period most of the input frequencies. At the output of divider 12, device output pulses appear, which follow with a frequency that is numerically equal to the sum of the input frequencies. As can be seen from the principle of the device VIY operation, it allows receiving the output frequency without (instant instantaneous value with a wide range of input signal variations. The functionality of the device is increased if 4 splitter with output factor 4 is installed between the output of divider 13 and input counter) dividing A, and between the output of the generator b and the input of the divider 11 is a divisor with

делени  В, тогда выходна  частота устройства будет равнаB, then the output frequency of the device will be

Claims (1)

Bbix--r W Формула изобртени  Устройство дл  суммировани  частотно-импульсных сигналов, содержаmee логический блок, соединенный входами с входами устройства, первым выходом - с первым входом первого распределител  импульсов, а вторым выходом - с первым входом второго распределител  импульсов с первым входом блока управлени , второй вход которого подключен к счетному входу первого счетчика и выходу делител  частоты, а третий вход соединен с выходом кода делител  первого управл емого делител  частоты, подключенного счетным входом, к второму входу второго распределител  импульсов и выходу второго управл емого делител  частоты, установочным входом - к выходу первого блока элементов И, соединенного информационным входом с выходом первого счетчика , а выходом к второму входу первого 1распределител  импульсов, соединенного выходами соответственно с управл ю1чими входами. первого управл емого делител  частоты и первого блока элементов И и входом обнулени  первого счетчика, а выходы второго распределител  импульсов подключены соответственно к входу обнулени  второго счетчика и к управл ющим входам второго управл емого делител  частоты и второго блока элементов И, информационный вход которого соединен с выходом второго счетчика, а выход второго блока элементов И подключен к установочному входу второго управл емого делител  частоты, соединенного счетным входом с выходом генератора опорной частоты и входом делител  частоты, причем первый выход блока управлени  подключен к первому входу элемента И, соединенного выходом с осчетным входом третьего счетчика, отличаю iiieeс   тем, что, с целью уменычени  флуктуации мгновенных значений частот выходного частотно-импульсного сигнала, в устройство дополнительно введены блок элементов И, распеределитель импульсов и управл емый делитель частоты, подключенный выходом к счетному входу второго счетчика импульсов, И первому входу дополнительного распределител  импульсов, счетным входом - к выходу генератора опорной частоты, а установочным входом - к выходу, дополнительного блока элементов И, соединенного информационным входом с выходом третьего счетчика, причем управл ющие вхоBbix - r W Image formula A device for summing pulse frequency signals containing a logical unit connected by inputs to the device inputs, a first output to the first input of the first pulse distributor, and a second output to the first input of the second pulse distributor to the first input of the control unit whose second input is connected to the counting input of the first counter and the output of the frequency divider, and the third input is connected to the output of the divider code of the first controlled frequency divider connected by the counting input to the second the input of the second pulse distributor and the output of the second controlled frequency divider, the setup input to the output of the first block of elements And connected by the information input to the output of the first counter, and the output to the second input of the first 1 distributor of pulses connected to the outputs respectively with control inputs. the first controlled frequency divider and the first block of the And elements and the zeroing input of the first counter, and the outputs of the second pulse distributor are connected respectively to the zeroing input of the second counter and to the control inputs of the second controlled frequency divider and the second block of And elements whose information input is connected to the output the second counter, and the output of the second block of elements And is connected to the installation input of the second controlled frequency divider connected by a counting input to the output of the reference frequency generator and the frequency divider, the first output of the control unit is connected to the first input of the element I, connected by an output to the measurement input of the third counter, I differ by the fact that, in order to reduce the fluctuations of the instantaneous frequencies of the output frequency-pulse signal, , pulse distributor and controlled frequency divider connected by output to the counting input of the second pulse counter, And to the first input of the additional pulse distributor, counting input to you the reference frequency generator and the installation input to the output of an additional block of elements I, connected by an information input to the output of the third counter, and the control inputs
SU772517414A 1977-08-17 1977-08-17 Arrangement for adding pulse-frequency signals SU708361A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU772517414A SU708361A1 (en) 1977-08-17 1977-08-17 Arrangement for adding pulse-frequency signals

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU772517414A SU708361A1 (en) 1977-08-17 1977-08-17 Arrangement for adding pulse-frequency signals

Publications (1)

Publication Number Publication Date
SU708361A1 true SU708361A1 (en) 1980-01-05

Family

ID=20722064

Family Applications (1)

Application Number Title Priority Date Filing Date
SU772517414A SU708361A1 (en) 1977-08-17 1977-08-17 Arrangement for adding pulse-frequency signals

Country Status (1)

Country Link
SU (1) SU708361A1 (en)

Similar Documents

Publication Publication Date Title
SU708361A1 (en) Arrangement for adding pulse-frequency signals
US3947673A (en) Apparatus for comparing two binary signals
SU657441A1 (en) Arrangement for converting the sum of pulse-frequency signals into code
GB1189756A (en) Digital-to-Analog Converter
SU512468A1 (en) Dividing device
SU915239A1 (en) Doubler of pulse repetition frequency
SU615496A1 (en) Pulse-frequency signal integrator
SU498624A1 (en) Periodic pulse frequency multiplier
SU440608A1 (en) Frequency meter
SU439808A1 (en) Multiplier
SU428548A1 (en) FREQUENCY CONVERTER CODE
SU1300510A2 (en) Device for determining stochastic characteristics of random process phase
SU417896A1 (en)
SU1008667A1 (en) Device for measuring frequency ratio of two pulse trains
SU798831A1 (en) Frequency multiplier
SU415669A1 (en)
SU568170A2 (en) Communication channel condition monitoring device
SU372681A1 (en) G "" CHSSESIOZNAIAI
SU1372245A1 (en) Digital frequency meter
SU443327A1 (en) Device for measuring the average frequency of a burst
SU542338A1 (en) Periodic pulse frequency multiplier
SU456366A1 (en) Controlled frequency divider
SU658496A1 (en) Digital frequency-phase meter
SU714303A1 (en) Digital follow-up meter of period and period deviations
SU849092A1 (en) Digital frequency meter