SU1084982A1 - Versions of code-to-pulse repetition frequency converter - Google Patents

Versions of code-to-pulse repetition frequency converter Download PDF

Info

Publication number
SU1084982A1
SU1084982A1 SU823450554A SU3450554A SU1084982A1 SU 1084982 A1 SU1084982 A1 SU 1084982A1 SU 823450554 A SU823450554 A SU 823450554A SU 3450554 A SU3450554 A SU 3450554A SU 1084982 A1 SU1084982 A1 SU 1084982A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
inputs
code
frequency divider
Prior art date
Application number
SU823450554A
Other languages
Russian (ru)
Inventor
Валерий Эмануилович Штейнберг
Original Assignee
Предприятие П/Я Р-6378
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я Р-6378 filed Critical Предприятие П/Я Р-6378
Priority to SU823450554A priority Critical patent/SU1084982A1/en
Application granted granted Critical
Publication of SU1084982A1 publication Critical patent/SU1084982A1/en

Links

Abstract

1. Преобразователь кода в частоту повторени  импульсов, содержащий счетчик импульсов, выходы которого подключены к соответствующим первым входам блока совпадени  кодов, выход которого соединен с выходной шиной, отличающийс  тем, что, с целью повьшени  быстродействи  преобразовател , в него введены элемент задержки, реверсивный счетчик импульсов , регистр хранени , первый и второй управл емые делители частоты, делитель частоты, выход которого соединен с управл ющим входом регистра хранени  и через элемент задержки с суммирующим входом реверсивного счетчика импульсов, установочный вход которого подключен к входу разрешени  записи счетчика импульсов, входам установки нул  делител  частоты и первого и второго управл емых делителей частоты, выходной шине и входу установки единицы регистра хранени , установочные входы которого соединены с соответствующими выходами реверсивного счетчика импульсов и управл ющими входами второго управл емого делител  частоты, а выходы подключены к соответствующим управл ющим входам первого управл емого делител  частоты, счетный вход которого соединен с шиной опорной частоты и счетньм входом делител  частоты, а выход подключен к счетному входу второго управл емого делител  часто ты, выход которого соединен с вычитающим входом счетчика импульсов, установочные входы которого соответственно подключены к шинам кода посто нного числа, при этом шины входного кода соответственно соединены с вторыми входами блока совпадени  (Л Кодов. 2. Преобразователь кода в частоту повторени  импульсов, содержащий счетчик импульсов, выходы которого подключены к соответствующим первым выходам блока совпадени  кодов,выход которого соединен с выходной шиной, отличающийс  тем, что, с целью повьш1ени  быстродействи  преобразовател , в него введены элемент задержки, реверсивный счетчик импульсов, регистр хранени , первый и второй управл емые делители частоты и делитель частоты, выход которого соединен с управл ющим входом регистра хранени  и через элемент задержки с вычитакщим входом реверсивного счетчика импульсов, установочный вход которого подключен к входу разрешени  записи счетчика импульсов, входом установки нул  делител  частоты и первого и второго управл емых делителей частоты, выходной шине и входу установки единицы регистра хра1. Code converter to pulse repetition rate, containing a pulse counter, the outputs of which are connected to the corresponding first inputs of the code matching unit, the output of which is connected to the output bus, characterized in that, in order to increase the speed of the converter, a delay element is inserted into it, a reversible counter pulses, the storage register, the first and second controlled frequency dividers, the frequency divider, the output of which is connected to the control input of the storage register and through a delay element with summing A reverse pulse counter, whose setup input is connected to a pulse counter recording enable input, a frequency divider zero setting inputs, and first and second controlled frequency dividers, an output bus and a storage register unit setting input, the installation inputs of which are connected to the corresponding outputs of a reverse pulse counter and the control inputs of the second controllable frequency divider, and the outputs are connected to the corresponding control inputs of the first controllable frequency divider, the even input is connected to the reference frequency bus and the counting input of the frequency divider, and the output is connected to the counting input of the second controlled frequency divider, the output of which is connected to the subtracting input of the pulse counter, the setup inputs of which are respectively connected to the constant number code buses, the input code buses are respectively connected to the second inputs of the match block (L Codes. 2. Code converter to pulse repetition rate, containing a pulse counter, the outputs of which are connected to the corresponding first outputs of the code matching unit, the output of which is connected to the output bus, characterized in that, in order to increase the speed of the converter, a delay element is inserted into it, a reversible counter pulses, the storage register, the first and second controlled frequency dividers and the frequency divider, the output of which is connected to the control input of the storage register and through the delay element with the subtractor the input of the reversible pulse counter, the setup input of which is connected to the resolution enable input of the pulse counter, the installation input of the zero frequency divider and the first and second controlled frequency dividers, the output bus and the installation input of the storage register unit

Description

неки , установочные входы которого соединены с соответствующими выходами реверсивного счетчика импульсов и управл ющими входами второго управл емого делител  частоты, а выходы подключены к соответствующим управл ющим входам первого управл емого делител  частоты, счетный вход которого соединен с выходом второго управл емого делител  частоты, счетный вход которого подключен к шинеThe set inputs of which are connected to the corresponding outputs of the reversible pulse counter and the control inputs of the second controlled frequency divider, and the outputs are connected to the corresponding control inputs of the first controlled frequency divider, the counting input of which is connected to the output of the second controlled frequency divider, the counting input which is connected to the bus

опорной частоты, при этом выход первого управл емого делител  частоты соединен со счетным входом делител  частоты и вычитающим входом счетчика импульсов, установочные входы которого соответственно подключены к шинам кода посто нного числа, а шины входного кода соответственно соединены с вторыми входаьш блока совпадени  кодов .the reference frequency, wherein the output of the first controlled frequency divider is connected to the counting input of the frequency divider and the subtractive input of the pulse counter, the setup inputs of which are respectively connected to the buses of the constant number code, and the buses of the input code are respectively connected to the second inputs of the code matching block.

Изобретение относитс  к автоматике и может быть использовано в устройствах дл  формировани  частотно-импульсных сигналов.The invention relates to automation and can be used in devices for generating pulse frequency signals.

Известен преобразователь кода в частоту повторени  импульсов, содержащий генератор импульсов, выход которого соединен с входом счетчика импульсов, установочные входы которого соответственно подключены к выходам регистра, входы которого подключены к соответствующим выходам пересчетного устройства ц }Недостатком устройства  вл етс  низкое быстродействие из-за необходимости подготовительных операций и невозможности непосредственного ввода кода частоты.A known converter of a code into a pulse repetition rate, comprising a pulse generator, the output of which is connected to the input of a pulse counter, the setup inputs of which are respectively connected to the outputs of the register, the inputs of which are connected to the corresponding outputs of the counting device c} The disadvantage of the device is low speed operations and the inability to directly enter the frequency code.

Наиболее близким к изобретению по технической сущности  вл етс  преобразователь кода в частоту повторени  импульсов, содержащий счетчик импульсов, выходы которого подключены к соответствующим первым входам блока совпадени  кодов, выхо которого соединен с выходной щиной, вторые входы соединены с соответствующими выходами цифрового функционального преобразовател  кода, а выход подключен к выходной шине и входу сброса счетчика импульсов, счетный вход которого соединен с щиной опорной частоты СЗ.The closest to the invention to the technical essence is a code converter into a pulse repetition rate, comprising a pulse counter, the outputs of which are connected to the corresponding first inputs of a code matching unit, the output of which is connected to an output width, the second inputs are connected to the corresponding outputs of a digital function code converter, and the output is connected to the output bus and the reset input of the pulse counter, the counting input of which is connected to the width of the reference frequency NW.

Недостатком известного преобразовател   вл етс  низкое быстродействие из-за необходимости предварительного преобразовани  цифрового кода по заданному закону.A disadvantage of the known converter is the low speed due to the need to pre-convert a digital code according to a given law.

Цель изобретени  - повьшение бысродействи  преобразовател .The purpose of the invention is to increase the speed of the converter.

Поставленна  цель достигаетс  тем, что в преобразователь кода в чтоту повторени  импульсов по первом варианту, содержащий счетчик импульсов , выходы которого подключены к соответствующим первым входам блока совпадени  кодов, выход которого содинен с выходной шиной, дополнительно введены элемент задержки, реверсивный счетчик импульсов, регистр хранени , первый и второй управл емые делители частоты, делитель частоты , выход которого соединен с управл ющим входом регистра хранени  и через элемент задержки с суммирующим входом реверсивного счетчика импульсов, установочный вход которого подключен к входу разрешени  записи счетчика импульсов, входам установки нул  делител  частоты и первого и второго управл емых делителей частоты, выходной шине и вход установки единицы регистра хранени  установочные входы которого соединены с соответствующими выходами реверсивного счетчика импульсов и управл ющими входами второго управл емого делител  частоты, а выходы подключены к соответствующим Управл ющим входам первого управл емого делител  частоты, счетный вход которого соединен с шиной опорной частоты и счетным входом делител  частоты, а выход подключен к счетному входу второго управл емого делител  частоты, выход которого соединен с вычитающим входом счетчика импульсов, установочные входы которого соответственно подключены к шинам кода посто нного числа, приThe goal is achieved by the fact that a pulse counter with outputs connected to the corresponding first inputs of the code match block whose output is connected to the output bus is added to the code converter in order to repeat the pulses, the output of which is connected to the output bus, a delay element is added, a reversing pulse counter, a storage register , the first and second controlled frequency dividers, a frequency divider, the output of which is connected to the control input of the storage register and through a delay element with a summing input reverse pulse counter, the setup input of which is connected to the enable input of the pulse counter recording, the inputs of the zero frequency divider installation and the first and second controlled frequency dividers, the output bus and the installation input of the storage register unit, the setup inputs of which are connected to the corresponding outputs of the reversing pulse counter and controlling the inputs of the second controlled frequency divider, and the outputs are connected to the corresponding Control inputs of the first controlled frequency divider, the counting input It is connected to the reference frequency bus and the counting input of the frequency divider, and the output is connected to the counting input of the second controlled frequency divider, the output of which is connected to the subtractive input of a pulse counter, the setup inputs of which are respectively connected to the constant number code buses

этом шины входного кода соответственно соединены с вторыми входами блока совпадени  кодов.In this way, the input code buses are respectively connected to the second inputs of the code matching block.

В преобразователь кода в частоту повторени  импульсов по второму варианту, содержащий счетчик импульсов , выходы которого подключены к соответствующим первым входам блока совпадени  кодов, выход которого соединен с выходной шиной, дополнителько введены элемент задержки, реверсивный счетчик импулйсов, регистр хранени ,первый и второй управл емые делители частоты и делитель частоты , выход которого соединен с управл ющим входом регистра хранени  и через элемент задержки с вычитающим входом реверсивного счетчика импульсов, установочный вход которого подключен к входу разрешени  записи счетчика импульсов, входом установки нул  делител  частоты и первого и второго управл емых делителей частоты, выходной шине и входу установки единицы регистра хранени , установочные входы кот.орого соединены с соответствующими выходами реверсивного счетчика, импульсов и управл ющими входами второго управл емого делител  частоты,, а вьтходы подключены к соответствующим управл ющим входам первого управл емого делител  частоты, счетный вход которого соединен с выходом первого управл емого делител  частоты, счетный вход которого подключен к шине опорной частоты, при этом выход первого управл емого делител  частоты соединен со счетным входом делител  частоты и вычитающим входом счетчика импульсов, установочные входы которого соответственно подключены к щинам кода посто нного числа, а щины входного кода соответственно соединены с вторыми входами блока совпадени  кодов.In the code converter to the pulse repetition frequency according to the second variant, containing a pulse counter, the outputs of which are connected to the corresponding first inputs of the code matching unit, the output of which is connected to the output bus, a delay element is additionally inserted, a reversible pulse counter, a storage register, and the first and second controlled frequency dividers and a frequency divider whose output is connected to the control input of the storage register and through a delay element with the subtractive input of a reversible pulse counter, The input of which is connected to the enable input of the pulse counter recording, the installation input of the zero frequency divider and the first and second controlled frequency dividers, the output bus and the setup input of the storage register unit, the installation inputs of which are connected to the corresponding outputs of the reversing counter, pulses and control the inputs of the second controlled frequency divider, and the inputs are connected to the corresponding control inputs of the first controlled frequency divider, the counting input of which is connected to the output of the first controlled frequency divider, the counting input of which is connected to the reference frequency bus, while the output of the first controlled frequency splitter is connected to the counting input of the frequency splitter and the subtracting input of the pulse counter, the setup inputs of which are respectively connected to the fixed-code code and the input code respectively connected to the second inputs of the code matching block.

На фиг. 1 приведена структурна  электрическа  схема преобразовател  по первому варианту; на фиг. 2 - то же, по второму варианту.FIG. 1 shows the structural electrical circuit of the converter according to the first embodiment; in fig. 2 - the same, according to the second option.

Преобразователь по обоим варианта содержит делитель 1 частоты, элемент 2 задержки, реверсивный счетчик 3 импульсов, регистр 4 хранени , управ л емые делители 5 и 6 частоты, счетчик 7 импульсов, блок 8 совпадени  кодов, шину 9 опорной частоты, выходную шину 10, шину 11 выходного кода, шины 12 кода посто нного числThe converter in both variants contains frequency divider 1, delay element 2, reversible pulse counter 3, storage register 4, controlled frequency dividers 5 and 6, pulse counter 7, code matching unit 8, reference frequency bus 9, output bus 10, bus 11 output codes, 12 constant code codes

Элементы устройства по первому варианту св заны следующим образом.The elements of the device in the first embodiment are connected as follows.

Счетные входы делителей 1 и 5 подключены к шине 9, выход делител  1 частоты - к входам элемента 2 задержки и регистра 4 хранени , выход элемента 2 задержки - к суммирующему входу реверсивного счетчика 3 импульсов, выходы которого св заны с соответствующими входами управл емого делител  6 частоты и с входами регистра 4 хранени , выходы которого св заны с управл ющими входа управл емого делител  5 частоты, счетный выход которого подключен к счетному входу делител  6 частоты, выход которого соединен с вычитающим входом счетчика 7 импульсов, выходы которого св заны с первыми . входами блока 8 совпадени  кодов, на вторые входы которого подаетс  код преобразуемой частоты по шинам 1 а выход соединен с выходной шиной 10, с входом разрещени  записи вычитающего счетчика 7 импульсов, с входами установки нул  делителей 1, 5, и 6 частоты, а также с входами записи единицы реверсивного счетчик 3 импульсов и регистра 4 хранени . Шины 12 кода посто нного числа подключены к соответствующим установочным входам вычитающего счетчика 7 импульсов.The counting inputs of dividers 1 and 5 are connected to bus 9, the output of frequency divider 1 to the inputs of delay element 2 and storage register 4, the output of delay element 2 to summing input of a reversible counter 3 pulses, the outputs of which are connected to the corresponding inputs of controlled divider 6 frequency and with the inputs of the storage register 4, the outputs of which are connected to the control inputs of the controlled frequency divider 5, the counting output of which is connected to the counting input of the frequency divider 6, the output of which is connected to the subtracting input of the pulse counter 7, the output You are associated with the first. the inputs of the block 8 matches the codes to the second inputs of which the converted frequency code is fed over bus 1 and the output is connected to the output bus 10, to the recording resolution input of the subtracting counter 7 pulses, to the inputs of setting zero dividers 1, 5, and 6 frequencies, as well as the inputs of the recording unit of the reversing counter of 3 pulses and the storage register 4. Tires 12 of a constant number code are connected to the corresponding setup inputs of the subtracting counter 7 pulses.

Элементы устройства по второму варианту св заны следующим образом.The elements of the device according to the second embodiment are connected as follows.

Шина 9 опорной частоты подключен к счетному входу управл емого делител  5 частоты, выход которого соединен с вычитающим входом счетчика импульсов и счетным входом делител  1. Выход делител  1 соединен с управл ющим входом регистра 4 хранени  и с входом элемента 2 задержки, выход которого св зан с вычитающим реверсивным входом счетчика 3 импульсов , выходы которого соединены с соответствующими входами регистра 4 хранени  и делител  6 частоты. Входы делител  частоты 5 подключены к выходам регистра 4 хранени . Выходы вычитающего счетчика 7 импульсов подключены к первым входам блока 8 совпадени  кодов, на вторые входы которого подаетс  код выходной частоты по шине 11, а выход блока 8 соединен с входом разрешени  записи счетчика 7 импульсов, с выходнойReference frequency bus 9 is connected to the counting input of controlled frequency divider 5, the output of which is connected to the subtractive input of a pulse counter and counting input of divider 1. The output of divider 1 is connected to the control input of the storage register 4 and to the input of delay element 2 whose output is connected with the subtracting reversing input of the pulse counter 3, the outputs of which are connected to the corresponding inputs of the storage register 4 and the frequency divider 6. The inputs of the frequency divider 5 are connected to the outputs of the register 4 storage. The outputs of the subtracting counter 7 pulses are connected to the first inputs of block 8, the codes, to the second inputs of which the output frequency code is fed through bus 11, and the output of block 8 is connected to the recording enable input of the pulse counter 7, from the output

шиной с входами установки нул  делителей частоты 1, 5 и 6, со входом записи числа 10 реверсивного счетчика 3 импульсов и входом записи единицы регистра 4 хранени . Шины 12 кода посто нного числа подключены к соответствующим установочным входам вычитающего счетчика 7 импульсов .bus with the inputs of the installation of zero frequency dividers 1, 5 and 6, with the entry for recording the number 10 of the reversing counter of 3 pulses and the input for writing the unit of the register 4. Tires 12 of a constant number code are connected to the corresponding setup inputs of the subtracting counter 7 pulses.

Преобразователь по первому варианту работает следующим образом.The Converter in the first embodiment works as follows.

В момент поступлени  очередного импульса на шину 10 выходной частоты делители1, 5 и 6 частоты устанавливаютс  в ноль, в с.четчик по шинам 12 записываетс  начальное число , например 2000, в регистр 4 и счетчик 3 записываетс  код единицы. Длительность указанных операций, выполн емых одновременно, не превьппает периода опорной частоты, после чего начинаетс  очередной цикл формировани  периода выходной частоты: на первом шаге ut суммарный коэффициент делителей 5 и 6 частоты равен единице и код в вычитающем счетчике 7 импульсов понижаетс  с 2000 до 1000. На втором шаге ut с выхода делител  1 частоты поступает импульс, переписывающий код еди ницы из реверсивного счетчика 3 импульсов в регистр 4 и добавл ющий в счетчик 3 единицу, в результате чего суммарный коэффициент делени  делителей 5 и 6 становитс  равным (п-1) , где п - номер шага, и код в счетчике 7 уменьшаетс  на втором шаге до 5000. Процесс уменьшени  кода в счетчике 7 продолжаетс  до тех пор, пока он не станет равным коду частоты, установленному на вторых входах блока 8 совпадени  кодов. В этот момент времени на выход блока 8 поступает импульс, которым завершаетс  формирование очередного периода выходной частоты и узлы устройства устанавливаютс , как описано, в исходное положение. Изменение кода в счетчике 7 св зано с изменением параметров узлов устройства и текущим временем, отсчитываемым от начала очередного периода следующим образом:At the moment the next pulse arrives at the output frequency bus 10, the dividers 1, 5 and 6 frequencies are set to zero, the starting number, for example 2000, the register 4 and the counter 3 is written to the unit code, is written to the bus meter 12. The duration of these operations performed simultaneously does not exceed the reference frequency period, after which the next cycle begins to form the output frequency period: at the first step ut, the total divisor ratio of the 5 and 6 frequencies is equal to one and the code in the subtracting counter 7 pulses decreases from 2000 to 1000. At the second step, ut, a pulse is sent from the output of the 1 frequency divider, rewriting the unit code from the reversible counter of 3 pulses to the register 4 and adding 3 units to the counter, as a result of which the total division factor divides 5 and 6 becomes equal to (p-1), where n is the step number, and the code in counter 7 decreases in the second step to 5000. The process of decreasing the code in counter 7 continues until it becomes equal to the frequency code set on the second inputs of block 8, match codes. At this point in time, the output of block 8 receives a pulse, which completes the formation of the next period of the output frequency and the nodes of the device are set, as described, to their original position. The code change in counter 7 is related to the change in the parameters of the device nodes and the current time, measured from the beginning of the next period as follows:

2 1662 166

% UN% UN

126126

1000 5001000 500

250250

52-552-5

где NJ - число в where NJ is the number in

счетчике 3; ДН-, счетчике 7; N-. - теизменение кода в counter 3; DN-, counter 7; N-. - change the code in

числа в счетчике 7; кущее значение - суммарный коэффициент делени  делителей 5 и 6; - текущее врем  от начала очередного периода. Из примера видно, что в момент равенства числа в счетчике 7 заданному на шинах 11 коду частоты на шину 10 выходной частоты поступает импульс с периодом, соответствующим заданной частоте,numbers in the counter 7; tiller value is the total division ratio of dividers 5 and 6; - current time from the beginning of the next period. It is clear from the example that at the moment of equality of the number in the counter 7, the frequency code specified on the buses 11 on the bus 10 of the output frequency receives a pulse with a period corresponding to the given frequency,

При изменении кода преобразуемой частоты изменение формируемого период происходит немедленно,т.е. устройство обладает хорошими динамическими свойствами, что позвол ет выполнить его в виде законченного функционального модул  (например, в стандарте КАМАК или ГСП), сопр гаемого с любым устройством цифровой автоматики.When the code of the frequency being changed is changed, the change in the generated period occurs immediately, i.e. The device has good dynamic properties, which allows it to be implemented as a complete functional module (for example, in the CAMAC or GPS standard), which is interfacing with any digital automation device.

В первом варианте погрешность преобразовател  меньше в области малых значений частоты. При необходимости формировани  высоких значений частоты предпочтительно использовать преобразователь по второму варианту , так как в первом случае узлы ломаной, реализуемой устройством располагаютс  с равным по величине шагом по времени, а во втором варианте - с равным по величине шагом по частоте.In the first variant, the error of the converter is less in the region of small values of frequency. If it is necessary to form high values of frequency, it is preferable to use the converter according to the second variant, since in the first case the nodes of the polyline realized by the device are arranged with an equal step in time, and in the second variant - with an equal step in frequency.

Преобразователь по второму варианту работает следующим образом.The Converter according to the second variant operates as follows.

В момент поступлени  очередного импульса на выходную шину 10 делители 1, 5 и 6 устанавливаютс  в ноль, в счетчик 7 по шинам 12 записываетс  начальное число, например, 1100 Гц, в регистр 4 - единица, в счетчик 3 - также число 10. Длительность одновременно.выполн емых операций не превышает периода опорной частоты, после чего начинаетс  формирование очередного периода выходной частоты, на первом шаге коэффицТГент делени  делителей 5 и 6 равен дес ти и за врем  1000 мкс (при опорной частоте 10° Гц) код в счетчике 7 уменьшаетс  до 1000 Гц, а на выход делител  1 поступает одинAt the moment the next pulse arrives at the output bus 10, the dividers 1, 5 and 6 are set to zero, the initial number, for example, 1100 Hz, is written to the counter 7 via bus 12, the number 10 to the register 4, and the duration simultaneously The operations performed do not exceed the reference frequency period, after which the formation of the next output frequency period begins; in the first step, the division ratio of dividers 5 and 6 is equal to ten and during 1000 μs (at reference frequency 10 ° Hz) the code in counter 7 is reduced to 1000 Hz, and the output divider 1 p steps one

77

импульс, по которому в регистр 4 записываетс  число 10 из счетчика 3, после это.го содержимое счетчика 3 уменьшаетс  на единицу. На втором шаге коэффициент передачи делителей 5 и 6 равенthe pulse, which registers the number 10 from counter 3 into register 4, after this, the contents of counter 3 are decremented by one. In the second step, the transfer ratio of dividers 5 and 6 is equal to

9090

, в результате чего код, resulting in a code

100100

г-ьg-s

Теперь допустим, что задан код выходной частоты 500 Гц. Результат интегрировани  сравниваетс  с заданным кодом в момент времени, отсто щий от начала формируемого периода на 2000 мкс, а благодар  расположению изломов с шагом 4F погрешность в области малых значений периода мала.Now let's say that the code for the output frequency is 500 Hz. The result of the integration is compared with a given code at a point in time, which is 2000 µs behind the beginning of the generated period, and due to the location of kinks with a step of 4F, the error in the region of small period values is small.

Технико-экономический эффект предлагаемого преобразовател  кодаTechnical and economic effect of the proposed code converter

8eight

счетчике 7 уменьшитс  на 100 Гц за врем  111 мкс, т.е. дл  текущего значени  времени 1111 мкс соответствует код 900 Гц в счетчике 7. Изменение кода в счетчике 7 св зано с параметрами узлов и текущим временем , отсчитывающим от начала очередного периода, следующим образом:counter 7 decreases by 100 Hz in 111 µs, i.e. for the current time value of 1111 µs, the 900 Hz code in counter 7 corresponds. The code change in counter 7 is associated with the parameters of the nodes and the current time, counting from the beginning of the next period, as follows:

в частоту повторени  импульсов по обоим вариантам заключаетс  в повышении быстродействи  и улучщении динамических характеристик по сравнению с известными устройствами, что делает предпочтительным его использование в устройствах цифровой автоматики и измерительной техники, в частности в программно-управл емом генераторе тестовых сигналов дл  автоматизации контрол  специализированной АСУТП. The pulse repetition frequency in both variants is to increase the speed and improve the dynamic characteristics in comparison with the known devices, which makes it preferable to use it in digital automation devices and measuring equipment, in particular, in a software-controlled test signal generator for automating the control of a specialized process control system.

ц)1т.гv) 1t.g

Claims (2)

1. Преобразователь кода в частоту повторения импульсов, содержащий счетчик импульсов, выходы которого подключены к соответствующим первым входам блока совпадения кодов, выход которого соединен с выходной шиной, отличающийся тем, что, с целью повышения быстродействия преобразователя, в него введены элемент задержки, реверсивный счетчик импульсов, регистр хранения, первый и второй управляемые делители частоты, делитель частоты, выход которого соединен с управляющим входом регистра хранения и через элемент задержки с суммирующим входом реверсивного счетчика импульсов, установочный вход которого подключен к входу разрешения записи счетчика импульсов, входам установки нуля делителя частоты и первого и второго управляемых делителей частоты, выходной шине и входу установки единицы регистра хранения, установочные входы которого соединены с соответствующими выходами реверсив ного счетчика импульсов и управляющими входами второго управляемого делителя частоты, а выходы подключены к соответствующим управляющим входам первого управляемого делителя частоты, счетный вход которого соединен с шиной опорной частоты и счетным входом делителя частоты, а выход подключен к счетному входу второго управляемого делителя часто1ты, выход которого соединен с вычитающим входом счетчика импульсов, установочные входы которого соответственно подключены к шинам кода постоянного числа, при этом шины входного кода соответственно соединены с вторыми входами блока совпадения Кодов.1. A code to pulse repetition rate converter, comprising a pulse counter, the outputs of which are connected to the corresponding first inputs of the code matching block, the output of which is connected to the output bus, characterized in that, in order to increase the speed of the converter, a delay element is introduced into it, a reverse counter pulses, storage register, first and second controlled frequency dividers, frequency divider, the output of which is connected to the control input of the storage register and through the delay element with a summing input p a versatile pulse counter, the installation input of which is connected to the enable input of the pulse counter recording, the zero-frequency divider and the first and second controlled frequency dividers, the output bus and the installation input of the storage register unit, the installation inputs of which are connected to the corresponding outputs of the reversible pulse counter and control the inputs of the second controlled frequency divider, and the outputs are connected to the corresponding control inputs of the first controlled frequency divider, the counting input to torogo coupled to bus reference frequency and counting input of the frequency divider, and an output connected to the counting input of the second managed divider often 1 you whose output is connected to the subtraction input of the pulse counter, adjusting the inputs of which are respectively connected to buses code constant number, wherein the input code bus respectively connected to the second inputs of the block matching codes. 2. Преобразователь кода в частоту повторения импульсов, содержащий счетчик импульсов, выходы которого подключены к соответствующим первым выходам блока совпадения кодов,выход которого соединен с выходной шиной, отличающийся тем, что, с целью повышения быстродействия преобразователя, в него введены элемент задержки, реверсивный счетчик импульсов, регистр хранения, первый и второй управляемые делители частоты и делитель частоты, выход которого соединен с управляющим входом регистра хранения и через элемент задержки с вычитающим входом реверсивного счетчика импульсов, установоч-'' ный вход которого подключен к входу разрешения записи счетчика импульсов, входом установки нуля делителя частоты и первого и второго управляемых делителей частоты, выходной шине й входу установки единицы регистра хра1084982 нения, установочные вхсщы которого соединены с соответствующими выходами реверсивного счетчика импульсов и управляющими входами второго управляемого делителя частоты, а выходы подключены к соответствующим управляющим входам первого управляемого делителя частоты, счетный вход которого соединен с выходом второго управляемого делителя частоты, счетный вход которого подключен к шине опорной частоты, при этом выход первого управляемого делителя частоты соединен со счетным входом делителя частоты и вычитающим входом счетчика импульсов, установочные входы которого соответственно подключены к шинам кода постоянного числа, а шины входного кода соответственно соединены с вторыми входами блока совпадения кодов.2. A code to pulse repetitive frequency converter, comprising a pulse counter, the outputs of which are connected to the corresponding first outputs of the code matching unit, the output of which is connected to the output bus, characterized in that, in order to increase the speed of the converter, a delay element is introduced into it, a reverse counter pulses, storage register, first and second controlled frequency dividers and a frequency divider, the output of which is connected to the control input of the storage register and through a delay element with a subtracting input p an eversive pulse counter, the installation input of which is connected to the enable input of the pulse counter recording, the input of zero setting of the frequency divider and the first and second controlled frequency dividers, the output bus and input of the installation of the register register unit 1084982, the installation inputs of which are connected to the corresponding outputs of the reverse the pulse counter and the control inputs of the second controlled frequency divider, and the outputs are connected to the corresponding control inputs of the first controlled frequency divider the input of which is connected to the output of the second controlled frequency divider, the counting input of which is connected to the reference frequency bus, while the output of the first controlled frequency divider is connected to the counting input of the frequency divider and the subtracting input of the pulse counter, the installation inputs of which are respectively connected to the buses of the constant code code, and input code buses are respectively connected to the second inputs of the code matching block.
SU823450554A 1982-06-03 1982-06-03 Versions of code-to-pulse repetition frequency converter SU1084982A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU823450554A SU1084982A1 (en) 1982-06-03 1982-06-03 Versions of code-to-pulse repetition frequency converter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU823450554A SU1084982A1 (en) 1982-06-03 1982-06-03 Versions of code-to-pulse repetition frequency converter

Publications (1)

Publication Number Publication Date
SU1084982A1 true SU1084982A1 (en) 1984-04-07

Family

ID=21015849

Family Applications (1)

Application Number Title Priority Date Filing Date
SU823450554A SU1084982A1 (en) 1982-06-03 1982-06-03 Versions of code-to-pulse repetition frequency converter

Country Status (1)

Country Link
SU (1) SU1084982A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
1. Круг Б.К., Диличенский С.Н. Принципы построени цифровых регул торов. М., 1969, с. 123, рис. 3. 14. 2. Авторское свидетельство СССР № 364089, кл. Н 03 К 13/02, 23.12.70 (прототип). *

Similar Documents

Publication Publication Date Title
SU1084982A1 (en) Versions of code-to-pulse repetition frequency converter
SU1354386A2 (en) Digital frequency multiplier with variable multiplication ratio
SU907457A1 (en) Device for comparing frequencies
SU779905A1 (en) Arrangement for monitoring phasing of transmitting station system
SU1193658A1 (en) Device for comparing binary numbers
SU483792A1 (en) Pulse distributor
SU488163A1 (en) Digital phase meter
SU588649A1 (en) Device for retuning pulse repetition frequency
SU868594A1 (en) Device for measuring and registering unipolar single signals
SU954879A1 (en) Periodic electric signal stroboscopic converter
SU1693713A1 (en) Digital phase discriminator
SU687589A1 (en) Device for converting slowly-varying frequency to code
SU1176445A1 (en) Device for multiplying frequency
SU1018043A1 (en) Digital radio pulse phase meter
SU649147A2 (en) Arrangement for shaping tuning signals of synchronization of pulsing boundaries in multichannel communication system with orthogonal sinusoidal signals
SU383218A1 (en) DEVICE FOR DETERMINING THE DURATION OF THE ELEMENTARY DELIVERY OF TELEGRAPHIC MESSAGES WITH DIFFERENT TELEGRAPHIC SPEEDS
SU786009A2 (en) Controlled frequency divider
SU1442930A1 (en) Digital phase-meter
SU966919A1 (en) Frequency divider with variable condition ration
SU421132A1 (en) DIVIDER WITH VARIABLE COEFFICIENT DIVISION
SU1105827A1 (en) Digital phase-meter having constant measuring time
SU473121A1 (en) Digital Phase Phase Meter
SU438993A1 (en) Device for logarithm frequency signals
SU505992A1 (en) Time shift to code converter
SU489210A1 (en) A device for converting voltage to pulse sequences