SU938187A1 - Digital frequency meter - Google Patents

Digital frequency meter Download PDF

Info

Publication number
SU938187A1
SU938187A1 SU802947903A SU2947903A SU938187A1 SU 938187 A1 SU938187 A1 SU 938187A1 SU 802947903 A SU802947903 A SU 802947903A SU 2947903 A SU2947903 A SU 2947903A SU 938187 A1 SU938187 A1 SU 938187A1
Authority
SU
USSR - Soviet Union
Prior art keywords
counter
input
output
decade
inputs
Prior art date
Application number
SU802947903A
Other languages
Russian (ru)
Inventor
Михаил Дмитриевич Дегтярев
Леонид Максимович Кенин
Борис Тихонович Медведев
Original Assignee
Войсковая Часть 33872
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая Часть 33872 filed Critical Войсковая Часть 33872
Priority to SU802947903A priority Critical patent/SU938187A1/en
Application granted granted Critical
Publication of SU938187A1 publication Critical patent/SU938187A1/en

Links

Description

(5) ЦИФРОВОЙ ИЗМЕРИТЕЛЬ ЧАСТОТЫ(5) DIGITAL FREQUENCY METER

1one

Изобретение относитс  к радиоизмерени м ,This invention relates to radio measurements,

Известен цифровой измеритель частоты , содержащий ограничитель, генератор счетных импульсов, выход которого соединен с первым входом вентил , который- через счетный блок соединен с пересчетной схемой, формирователь , генератор импульсов, блок сравнени  и интегратор, выход которого соединен с входом генератора импульсов, выход которого подключен к второму входу вентил , выход .ограничител  соединен с входом формировател  и входом блока сравнени  l Heдocтafком данного устройства  вл етс  низка  точность и недостаточный частотный диапазон.A digital frequency meter is known that contains a limiter, a counting pulse generator, the output of which is connected to the first input of a valve, which is connected to a scaling circuit through a counting unit, a driver, a pulse generator, a comparison unit and an integrator whose output is connected to the input of a pulse generator, connected to the second input of the valve, the output of the limiter is connected to the input of the former and the input of the comparator unit l The signal of this device is low accuracy and insufficient frequency range n

Наиболее близким по технической сущности  вл етс  цифровой измеритель частоты, содержащий (т+п)-декадный счетчик, блок управлени , первый выход которого подключен кThe closest in technical essence is a digital frequency meter containing (m + n) -decade counter, a control unit, the first output of which is connected to

входу т-декадного счетчика, а второй - к входу счетчика результата, второй вход т-декадного счетчика подключен к выходу генератора тактовых импульсов, управл емый делитель частоты, выход которого соединен с входом блока управлени , последовательно соединенные элементы И, злемент задержки, делитель частоты и блок управл емых ключей, входы которых соединены с входами счетчика, а выходы - с выходами элемента задержки , входы т-декадного счетчика соединены с остальными входами блока управл емых ключей, выход (m+n)-декадного счетчика соединен с вторым входом блока управлени , третий вход которого подключен к входу элемента И, второй вход которого соединен с выходом генератора, а выход делител  - с входом счетчика результата U.the input of the t-decade counter, and the second to the input of the result counter, the second input of the t-decade counter is connected to the output of the clock generator, controlled by a frequency divider, the output of which is connected to the input of the control unit, serially connected elements And, delay element, frequency divider and a block of controllable keys, the inputs of which are connected to the counter inputs, and the outputs are connected to the outputs of the delay element, the inputs of the t-decade counter are connected to the remaining inputs of the block of controllable keys, the output of the (m + n) -decade counter with the second input of the control unit, the third input of which is connected to the input of the AND, the second input of which is connected to the generator output and the divider output - to the input of counter results U.

Claims (2)

Недостатком данного устройства i  вл етс  невысока  точность. 3 9 Цель изобретени  - повышение точности . Поставленна  цель достигаетс  тем, что в цифровой измеритель частоты , содержащий управл емый делител частоты, вход которого соединен с входной шиной, а выход - с первым входом блока управлени , первый выход которого подключен к входу т-декадного счетчика, а второй выход соединен с первым входом элемента И, второй вход которого подключен к выходу генератора тактовых импульсов и второму входу т-декадного счетчика , выходы разр дов которого подключены к первым входам ключей блока управл емых ключей, вторые входы которых соединены с выводами многоотводного элемента задержки, вход кото рого подключен к выходу элемента И, а выход многоотводного элемента задержки соединен через декадный делитель частоты с третьими входами ключей блока управл емых ключей, выход каждого из которых подключен к первому входу каждого разр да (т+п)декадного счетчика, и счетчик резуль тата, введены три дополнительных элемента И, триггер управлени  и второй счетчик, вход которого соединен с выходом первого дополнительного элемента И, первый вход которого соединен с вторыми входами разр дов (т+п)-декадного счетчика, выходом декадного делител  частоты и первым входом второго дополнительного элемента И, выход которого соединен с входом счетчика результата, вторые входы первого и второго дополнительных элементов И соединены соответственно с четвертыми и п тыми входами каждого ключа блока управл емых ключей и соответствующими выходами триггера управлени , входы которого подключены к выходам соответствующих разр дов (т+п)декадного счетчика, причем второй вход блока упрайпени  подключен к выходу треть го дополнительного элемента И, один вход которого подключен к одному из выходов триггера управлени , а второй соединен с выходом последнего из ш разр дов (m+n)-декадного счетчика . Каждый из m разр дов (т+п)-декад ного счетчика содержит триггерную счетную декаду и блок пам ти, входы и выходы которого соединены соответственно с входами и выходами триг герной счетной декады. На чертеже приведена структурна  электрическа  схема измерител . Измеритель содержит управл емый делитель 1 частоты, блок 2 управлени , т-декадный счетчик 3, генератор тактовых импульсов, элемент И 5, многоотводный элемент 6 задержки , декадный делитель 7 частоты, |блок 8 управл емых ключей 9-1...9-т, счетчик 10 результата, (m+n)-декадный счетчик 11, элементы И IZ-I, триггер 15 управлени , счетчик 16. Кажда  из декад 17 счетчика 3 состоит из элемента И 18, элемента ИЛИ 19 и триггерной счетной декады 20. Каждый каскад (кроме последнего) блока 8 содержит триггер 21, управл емые ключи 22-2 и элемент ИЛИ 25. В последнем -каскаде отсутствуют ключ 2k и элемент 25. Счетчик 11 состоит из тл-каскадов 26, п-каскадов 27 и элемента ИЛИ 28. В состав каждого каскада 26 вход т блок 29 пам ти и триггерна  счетна  декада 30. Входной сигнал подан на входную шину 31. Измеритель частоты работает следующим образом. При отсутствии входного сигнала триггеры всех счетчиков, триггеры блока управл емых ключей и триггер управлени  наход тс  в нулевом состо нии , ключи 23 открыты по первым входам высоким потенциалом, элементы 18 и 19 закрыты низкими потенциалами с блока 2. Элементы 12 и 14 закрыты а элемент 13 открыт потенциалами, снимаемыми соответственно с выходом триггера 15При поступлении на шину сигнала неизвестной частоты блок 2 формирует старт-стопный импульс, длительность которого равна периоду входного си1- нала или больше периода сигнала в 10, 100, 1000 и т.д. раз в зависимости от значени  коэффициента делени  делител  1 частоты. Этот импульс с блока 2 поступает на первые входы всех элементов 18, открыва  тем самым межкаскадные св зи счетчика 3. В результате счетчик 3 последовательно заполн етс  импульсами генератора 4 в течение периода входного сигнала. По окончании старт-стопного импульса элементы 18 закрываютс , разъедин   св зи между декадами счетчика 3. Одновременно с блока 2 на первый вход элемента 5 поступает разрешающии потенциал и него на вход элемента 6 начинают поступать тактовые импульсы с генератора импульсов k. С соответствующих отводов элемента 6 тактовые импульсы подаютс  на входы ключей и входы элементов счетчика 3. С выхода элемента 6 тактовые импульсы подаютс  на вход делител  7 с коэффициентом делени  10. Момент открыти  элемента 5 дл  прохожЮ. дени  импульсов тактового генератора : вл етс  началом многократной переписи (суммировани ) в счетчик 11 числа, записанного в счетчик 3. Период одного цикла переписи равен дес ти пе- 15 риодам тактовой частоты. За врем , равное 10 Т (Т - период тактовой частоты ), из счетчика 3 в счетчик 11 переписываетс  в цифровом коде значение временного интервала Т. Через от-20 крытый элемент 13 выходные импульсы делител  7 поступают в счетчик 10. Перепись дес тичного числа, запи санного в декадах счетчика 3 в дека ды счетчик а 11 осуществл етс  с помощью триггеров 21 и ключей 22. Триг геры 21 устанавливаютс  в единичное состо ние импульсами переполнени  декад счетчика 3 и возвращаютс  в нулевое состо ние выxoдны {1 импульсами делител  7. Так как при установке в единичное состо ние триггеры 21 открыва ют по одному из входов соответствующие ключи 22, то через каждый из эти ключей за период одного цикла перепи си пройдет столько импульсов, сколько было записано в соответствующей декаде до начала процесса переписи. Например, если в первой декаде счетчика 3 перед началом переписи записано три импульса, то при поступлении на ее вход семь импульсов, декада переполнитс  и ее выходной импульс установит триггер 21 в единичное состо ние и откроет ключ 22. Через ключи 22 и 23 и элемент 25 на вход 1-ой декады счетчика 11 начинают проходить тактовые импульсы. Через дес ть тактовых импульсов посл открыти  элемента 5 на выходе делител  7 по витс  импульс и возвратит в единичное состо ние триггер, который в свою очередь закроет ключ 22. При этом через, ключ 22.пройдут три тактовых импульса, т.е. как раз стол ко, сколько было записано в первой декаде. Таким образом, все ключи блока 8 закрываютс  одновременно, а открываютс  каждый в свое врем . 93 7 , 6 Это зависит от то,-о, какое число хранитс  в соответствующей декаде счетчика 3. При этом в счетчике 3 информаци  после переписи сохран етс . Процесс переписи значени  цифрово|го кода из счетчика 3 в счетчик 11 происходит до тех пор, пока счетчик 1 не переполнитс . Одновременно выходные импульсы с делител  7 посту:пают параллельно на входы предварительной установки кода блоков 29, которые представл ют из себ  счетные декады, аналогичные счетным декадам счетчика 11. При этом с каждым вход- ным импульсом в блоки 29 переписываетс  код, хран щийс  в счетчике 11. Так как выходные импульсы делител  7 определ ют конец одного цикла пеРеписи , то в блоках 29 всегда хранитс  код, который устанавливаетс  в счетчике 11 во врем  предыдущего цикла переписи. Выходной импульс счетчика 11 опрокидывает триггер 15 в единичное состо ние. В результате изменени  потенциалов на выходах триггера 15 элемент 13 закрываетс , а элементы 12, 14 и ключ 2k открываютс . Одновременно выходной импульс счетчика 11 поступает на входы предварительной установки кода счетных декад этого счетчика и в счетчик переписываетс  код, хран щийс  в блоках 29, т.е. код, который находилс  в нем во врем  предыдущего цикла переписи . Процесс переписи продолжаетс , но теперь счет количества импульсов делител  частоты 7 осуществл етс  счетчиком 16, причем из счетчика 3 в счетчик 11 переписываетс  уже не число Т,, а , где k - число кратное 10 (на чертеже ).npH переполнении т-декад счетчика 11 выходной импульс т-ой декады проходит через элемент Ik на вход блока 2, в результате чего высокий потенциал с элемента 5 снимаетс  и процесс пересчета прекращаетс . При этом в счетчике 10 оказываетс  зафиксированным количество циклов пересчета, пропорциональное грубому значению измер емой частоты, а в счетчике 16 - количество дополнительнь1х циклов пересчета, пропорциональное значению остатка в счетчике 11, т.е. дополнительному уточненному значению измер емой частоты. Предлагаемый измеритель частоты позвол ет значительно повысить точность измерений частоты, так как пересчет содержимого, непрерывное суммирование из т-разр дного в (m+n) разр дный счетчик производитс  большим количеством импульсов, пропорцио нальным периоду измер емой частоты и в общем случае счетчик 11 переполн етс  до окончани  последнего цикла пересчета. Так как в счетчике резуль тата зафиксировано число импульсов декадного делител , прошедших за вре м  до предпоследнего цикла включительно , то измерение незаконченного последнего цикла осуществл етс  с повышенной точностью. Это достигаетс  тем, что в первые т-декйд счетчика 11 вновь вводитс  код, который был в нем по окончанию предыдущего цикла и продолжаетс  заполнение счет чика 11 в 10, 100, 1000 и т.д. раз меньшим числом импульсов, чем записано в счетчике 3. Количество циклов пересчета этого числа импульсов до полного переполнени  первых щ-декад счетчика 11 подсчитываетс  счетчиком 16 и оказываетс  пропорциональ ным тому дополнительному, уточненному значению измер емой частоты, ко торое не может показать счетчик 10. Показани  счетчика 16 представл ют таким образом доли единицы младшего разр да счетчика результата. Чем на большее число пор дков уменьшаетс  переписываемое из счетчика 3 в счетчик 11 число импульсов, пропорционал . ное периоду Ту, т.е. , Ту/100, TX/IOOO (k«10,100,1000) и т.д./тем с.большей точностью можно произвести измерение частоты. При этом некотора  потер  информации-, если учесть, что при втором, точном подсчете исключаютс  младшие разр ды, несущественна и может практически не приниматьс  во внимание. Формула изобретени  1. Цифровой измеритель частоты, содержащий управл емый делитель част тоты, вход KOTloporo соединен с входной шиной, а выход - с первым входом блока управлени , первый выход которого подключен к входу т-декадного счетчика, а второй выход соединен с первым входом элемента И, второй вход которого подключен к выходу ге9 8 нератора тактовых импульсов и второму входу т-декадного счетчика, выходы разр дов которого подключены к первым входам-ключей блока управл емых ключей, вторые входы которых соединены с выводами многоотводного элемента задержки, вход которого подключен к выходу элемента И, а выход многоотводного элемента задержки соединен через декадный делитель частоты с третьими входами ключей блока управл емых ключей, выход каждого из которых подключен к первому входу каждого разр да (m+n)-декадного счетчика , и счетчик результата, о т л ич а га щ и .ис   тем, что, с целью повышени  точности, в него введены три дополнительных элемента И, триггер управлени  и второй счетчик, вход которого соединен с выходом первого дополнительного элемента И, первый вход которого- соединен с вторыми входами разр дов (т+п)-декадного счетчика , выходом декадного делител  частоты и первым входом второго дополнительного элемента И, выход которого соединен с входом счетчика результата, вторые входы первого и второго дополнительных элементов И соединены соответственно с четвертыми и п тыми входами каждого ключа блока управл емых ключей и соответствующими выходами триггера управлени  , входы которого подключены к выходам соответствующих разр дов (m-fn) декадного, счетчика, причем второй вход блока управлени  подключен к выходу третьего дополнительного элемента -И, один вход которого подключен к одному из выходов триггера управлени , а второй соединен с вы;§одом последнего из m разр дов (m-4-n)декадного счетчика. 2. Измеритель частоты по п.1,о тличающийс  тем, что каждый из т разр дов (m-fn)-декадного счетчика содержит триггерную счетную декаду и блок пам ти, входы и выходы которого соединены соответственно с входами и выходами триггерной счетной декады. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 731390, кл. G 01 R 23/00, 10.10.77. The disadvantage of this device i is low accuracy. 3 9 The purpose of the invention is to increase accuracy. The goal is achieved by the fact that a digital frequency meter containing a controlled frequency divider, whose input is connected to the input bus and the output to the first input of the control unit, the first output of which is connected to the input of the t-decade counter, and the second output is connected to the first the input of the element I, the second input of which is connected to the output of the clock pulse generator and the second input of the t-decade counter, the outputs of the bits of which are connected to the first inputs of the keys of the controlled key block, the second inputs of which are connected to the output A multi-tap delay element whose input is connected to the output of an And element, and the output of a multi-tap delay element is connected through a ten-day frequency divider to third inputs of keys of a controllable key block, the output of each of which is connected to the first input of each digit (m + n) decade the counter, and the counter of the result, three additional elements AND are introduced, the control trigger and the second counter whose input is connected to the output of the first additional element AND whose first input is connected to the second inputs of bits (m + n) -dead counter, the output of the ten-day frequency divider and the first input of the second additional element And whose output is connected to the input of the result counter, the second inputs of the first and second additional elements And are connected respectively to the fourth and fifth inputs of each key of the controlled key block and the corresponding trigger outputs control, the inputs of which are connected to the outputs of the corresponding bits (m + n) of the ten-day counter, the second input of the control unit connected to the output of the third additional element coagulant And, one input of which is connected to an output of the control latch, and the second connected to the output of the last m bits (m + n) -dekadnogo counter. Each of the m bits (m + n) -decade counter contains a trigger counting decade and a memory block, the inputs and outputs of which are connected respectively to the inputs and outputs of the trigger counting decade. The drawing shows a structural electrical circuit meter. The meter contains a controlled frequency divider 1, a control block 2, a t-decade counter 3, a clock pulse generator, an AND 5 element, a delay multi-tap element 6, a decade frequency divider 7, | a block of 8 controlled keys 9-1 ... 9- t, result counter 10, (m + n) -decade counter 11, AND IZ-I elements, control trigger 15, counter 16. Each of the decades 17 of counter 3 consists of an AND 18 element, an OR 19 element, and a counting trigger decade 20. Each cascade (except the last) of block 8 contains a trigger 21, controllable keys 22-2 and an element OR 25. The last cascade is missing The comfort key is 2k and element 25. Counter 11 consists of T-cascades 26, p-cascades 27, and element OR 28. Each cascade 26 includes a memory block 29 and a trigger decade decade 30. The input signal is fed to the input bus 31. The frequency meter works as follows. In the absence of an input signal, the triggers of all the counters, the triggers of the controllable key block and the control trigger are in the zero state, the keys 23 are open at the first inputs with high potential, elements 18 and 19 are closed with low potentials from block 2. Elements 12 and 14 are closed as element 13 is open by potentials taken respectively by trigger output 15 When an unknown frequency signal arrives on the bus, block 2 generates a start-stop pulse whose duration is equal to the input signal period or more than the signal period of 10, 100, 1000, etc. times depending on the value of the division ratio of the 1 frequency divider. This impulse from block 2 arrives at the first inputs of all elements 18, thereby opening the interstage links of counter 3. As a result, counter 3 is successively filled with pulses of generator 4 during the period of the input signal. At the end of the start-stop impulse, the elements 18 are closed, the connection is disconnected between the decades of counter 3. Simultaneously from block 2, the first input of the element 5 receives the resolving potential and the clock pulses from the generator of pulses start to come to the input of element 6. From the corresponding taps of the element 6, the clock pulses are fed to the inputs of the keys and the inputs of the elements of the counter 3. From the output of the element 6, the clock pulses are fed to the input of the divider 7 with a division factor of 10. Moment of the opening of the element 5 for passing. The clock pulse generator: is the beginning of a multiple census (summation) in the counter of the 11th number recorded in counter 3. The period of one census cycle is equal to ten cycles of the clock frequency. In a time equal to 10 T (T is the period of the clock frequency), from counter 3 to counter 11, the value of time interval T is rewritten in digital code. Through -20 indoor element 13, the output pulses of divider 7 enter counter 10. Rewrite the decimal number the decade 3 recorded in the decades 3, the counter a 11 is carried out using the triggers 21 and the keys 22. The triggers 21 are set to one state by the overflow pulses of the decades of counter 3 and return to the zero state of the output {1 pulses of the divisor 7. Since when installed in a unit with of the trigger 21 by exposing one of the inputs of the corresponding keys 22, that through each of these keys in the period of one cycle will be held in B rewritten many pulses as was recorded in corresponding ten days before the census process. For example, if three pulses are recorded in the first decade of counter 3 before the start of the census, when seven pulses arrive at its input, the decade will overflow and its output pulse will set trigger 21 to one and open key 22. Through keys 22 and 23 and element 25 the input of the 1st decade of the counter 11 begin to pass the clock pulses. After ten clock pulses after opening element 5 at the output of divider 7, a pulse is opened and the trigger will return to one state, which in turn closes key 22. At the same time, key 22 will pass through three clock pulses, i.e. just ko table, how much was recorded in the first decade. Thus, all the keys of the block 8 are closed at the same time, and each is opened in due time. 93 7, 6 It depends on, oo, what number is stored in the corresponding decade of counter 3. At the same time, in counter 3, the information after the census is stored. The process of rewriting the value of the digital code from counter 3 to counter 11 takes place until counter 1 overflows. At the same time, the output pulses from the divider 7 post: parallel to the pre-set inputs of the code of blocks 29, which are counting decades similar to the counting decades of counter 11. At the same time, with each input pulse, the code stored in the counter 11. Since the output pulses of divider 7 determine the end of one replication cycle, in blocks 29, the code that is set in counter 11 during the previous census cycle is always stored. The output pulse of the counter 11 overturns the trigger 15 into one state. By changing the potentials at the outputs of the trigger 15, the element 13 is closed, and the elements 12, 14 and the key 2k are opened. At the same time, the output impulse of counter 11 is fed to the inputs of presetting the code of the counting decades of this counter, and the code stored in blocks 29, i.e. the code that was in it during the previous census cycle. The census process continues, but now the count of the number of pulses of frequency divider 7 is performed by counter 16, and from counter 3 to counter 11 is not the number T, but where k is a multiple of 10 (in the drawing) .npH overflow of counter 11, the output pulse of the tth decade passes through the element Ik to the input of block 2, as a result of which the high potential from element 5 is removed and the conversion process is terminated. In this case, in the counter 10, the number of cycles of recalculation is fixed, proportional to the gross value of the measured frequency, and in the counter 16, the number of additional cycles of counting, proportional to the value of the remainder in the counter 11, i.e. additional specified value of the measured frequency. The proposed frequency meter significantly improves the accuracy of frequency measurements, since recalculation of the contents, continuous summation from a t-bit to (m + n) bit counter is produced by a large number of pulses proportional to the period of the measured frequency and, in general, counter 11 overflow until the end of the last recalculation cycle. Since the result counter records the number of pulses of a decade divider that passed past the inclusive penultimate cycle, the measurement of the unfinished last cycle is performed with increased accuracy. This is achieved by the fact that in the first t-deck of counter 11, a code is again entered that was in it at the end of the previous cycle and the counting of the counter 11 in 10, 100, 1000, etc., continues. fewer pulses than those recorded in counter 3. The number of cycles for recalculating this number of pulses until the first u-decades of counter 11 are completely filled is counted by counter 16 and turns out to be proportional to that additional, refined value of the measured frequency, which counter 10 cannot show. The counter 16 indications thus represent the fractional parts of the lower order bit of the result counter. The more the number of pulses rewritten from counter 3 to counter 11 is reduced, the number of pulses is proportional. period, i.e. , Tu / 100, TX / IOOO (k "10,100,1000), etc. /, with a higher accuracy, frequency measurement can be made. At the same time, some loss of information, if one considers that in the second, exact calculation, the lower-order bits are excluded, insignificant and can be practically neglected. Claim 1. A digital frequency meter containing a controlled frequency divider, the KOTloporo input is connected to the input bus, and the output is connected to the first input of the control unit, the first output of which is connected to the input of the t-decade counter, and the second output is connected to the first input of the element And, the second input of which is connected to the output of ge9 8 of the clock pulse pulser and the second input of the t-decade counter, the outputs of the bits of which are connected to the first inputs-keys of the block of controlled keys, the second inputs of which are connected to the terminals of multi-tap About the delay element whose input is connected to the output of the I element, and the output of the multi-tap delay element is connected via a ten-day frequency divider to the third inputs of the keys of the controllable key block, the output of each of which is connected to the first input of each bit , and the result counter, about the t he l and ha y and. With the fact that, in order to improve accuracy, three additional elements I were entered into it, a control trigger and a second counter, the input of which is connected to the output of the first additional element I, the first input which is connected to the second inputs of bits (m + n) -decade counter, the output of the decade frequency divider and the first input of the second additional element I, the output of which is connected to the input of the result counter, the second inputs of the first and second additional elements And are connected respectively to the fourth and the fifth inputs of each key of the controllable key block and the corresponding outputs of the control trigger, the inputs of which are connected to the outputs of the corresponding bits (m-fn) of the ten-day counter, and the second input of the control block is for prison to the output of the third supplementary element -u, one input of which is connected to one of the outputs of the control latch, and the second is connected to you; §odom last of m bits (m-4-n) decadic counter. 2. The frequency meter according to claim 1, differing in that each of the t bits of the (m-fn) -decade counter contains a trigger counting decade and a memory block, the inputs and outputs of which are connected respectively to the inputs and outputs of the trigger counting decade. Sources of information taken into account during the examination 1. USSR author's certificate No. 731390, cl. G 01 R 23/00, 10.10.77. 2.Авторское свидетельство СССР № 659976, кл. G 01 R 23/02, 22.12.75.2. USSR author's certificate number 659976, cl. G 01 R 23/02, 12.22.75.
SU802947903A 1980-06-30 1980-06-30 Digital frequency meter SU938187A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU802947903A SU938187A1 (en) 1980-06-30 1980-06-30 Digital frequency meter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU802947903A SU938187A1 (en) 1980-06-30 1980-06-30 Digital frequency meter

Publications (1)

Publication Number Publication Date
SU938187A1 true SU938187A1 (en) 1982-06-23

Family

ID=20904959

Family Applications (1)

Application Number Title Priority Date Filing Date
SU802947903A SU938187A1 (en) 1980-06-30 1980-06-30 Digital frequency meter

Country Status (1)

Country Link
SU (1) SU938187A1 (en)

Similar Documents

Publication Publication Date Title
EP1593202B1 (en) Period-to-digital converter
US3947673A (en) Apparatus for comparing two binary signals
SU938187A1 (en) Digital frequency meter
US3237171A (en) Timing device
RU2722410C1 (en) Method for measuring time interval and device for implementation thereof
SU512468A1 (en) Dividing device
SU920628A1 (en) Device for measuring time intervals
SU1205050A1 (en) Apparatus for measuring absolute frequency deviation
SU983644A1 (en) Time interval ratio digital meter
SU451962A2 (en) Digital meter
SU1742783A1 (en) Digital meter of time interval ratio
SU382932A1 (en) DEVICE FOR MEASURING FUEL CONSUMPTION
SU1322169A1 (en) Digital instantaneous frequency meter
SU1725152A1 (en) Digital meter of on-off time ratio of rectangular pulses
SU693372A1 (en) Divider
SU570053A1 (en) Divider
SU326727A1 (en)
SU955049A1 (en) Multiplication device
SU516960A1 (en) Active Power to Code Converter
SU1200188A1 (en) Digital meter of measured frequency deviation from nominal rating
SU725238A1 (en) Pulse repetition frequency divider with fractional division coefficient
SU615496A1 (en) Pulse-frequency signal integrator
SU1016845A1 (en) Device for measuring coefficient of grouping errows in discrete communication channel
SU740735A1 (en) Device for computing arithmetic mean
SU788016A1 (en) Digital frequency meter