SU1005293A1 - Pulse repetition frequency multiplier - Google Patents

Pulse repetition frequency multiplier Download PDF

Info

Publication number
SU1005293A1
SU1005293A1 SU813326892A SU3326892A SU1005293A1 SU 1005293 A1 SU1005293 A1 SU 1005293A1 SU 813326892 A SU813326892 A SU 813326892A SU 3326892 A SU3326892 A SU 3326892A SU 1005293 A1 SU1005293 A1 SU 1005293A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
pulse
trigger
divider
Prior art date
Application number
SU813326892A
Other languages
Russian (ru)
Inventor
Леонид Моисеевич Фельдман
Евгений Константинович Иосипов
Original Assignee
Предприятие П/Я А-7133
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я А-7133 filed Critical Предприятие П/Я А-7133
Priority to SU813326892A priority Critical patent/SU1005293A1/en
Application granted granted Critical
Publication of SU1005293A1 publication Critical patent/SU1005293A1/en

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Description

1one

Изобретение относитс  к импульсной технике и прецнаэначено дл  использова ни  в устройствах обработки цифровой информации, в измерительных устройствах и вычислительных устройствах.The invention relates to a pulse technique and is intended to be used in digital information processing devices, measurement devices and computing devices.

Известен усилитель частоты следовани  импульсов, содержащий генератор тактовых импульсов, блок синхронизации, элемент И, триггер управлени  и делитель числа импульсов IJ.ю Неоостачтси данного устройства - , ность и низка  надежность.A pulse frequency amplifier is known, comprising a clock pulse generator, a synchronization unit, an AND element, a control trigger and a pulse number divider IJ. Neooscale of this device, is robust and has low reliability.

Наиболее близким по технической сущности к предлагаемому  вл етс  умножитель частоты следовани  импульсов, со- ,5 держащий блок синхронизации, первый и второй элементы И, триггер управлени , делитель частоты импульсов и генератор тактовых импульсов, вькоа которого соединен со входом блока синхронизации, вы-20 ход которого подключен к первому входу первого элемента И, второй вход которого подключен к выходу целител  частоты импульсов, а выход - ко входу триггераThe closest in technical essence to the present invention is a pulse multiplying frequency multiplier, co-holding a synchronization unit, the first and second elements AND, a control trigger, a pulse frequency divider and a clock generator, which is connected to the input of the synchronization unit, you-20 the stroke of which is connected to the first input of the first element I, the second input of which is connected to the output of the pulse frequency target, and the output to the trigger input

управлени , выход которого подключен к первому входу второго элемента И, второй вход которого подключен к выходу генератора тактовых импульсое, а выходка входу делител  частоты импульссмв 23control, the output of which is connected to the first input of the second element I, the second input of which is connected to the output of the clock pulse generator, and the output to the input of the frequency divider pulse 23

Недостатками известного умножител  частоты следовани  импульсов  вл ютс  сложность и недостаточна  надезкность, обусловленные сложностью блока синхрр -. низахши, а также необходимостью установки на выходе делител  числа импульсов дешифратора-формировател , формирующего короткие импульсы дл  сброса триггера управлени .The disadvantages of the known multiplier of the pulse frequency are the complexity and lack of reliability, due to the complexity of the syncr - block. as well as the need to set the output divider of the number of pulses of the decoder-generator, which forms short pulses to reset the control trigger.

11ель изобретени  - упрощение и повы шение надежности устройства.The purpose of the invention is to simplify and increase the reliability of the device.

Поставленна  цель достигаетс  тем, что в умножитель частоты следовани  импульсов , содержащий делитель частоты импульсов , D -триггер, элемент И и генератор импульсов, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом 1 -триггера, а выход - с счетным входом делител  310 частоты импульсов, ввеаен RS-триггер, первый вход которого соединен со входом устройства, второй вход соединен с инверсным выходом последнего разр да делител  частоты импульсов, а выход с Т) и Р-входами D-триггера, вход синхроннзац ИИ которого соединен с выходом генератора импульсов, а выход со входом установки в нуль делител  частоты импульсов. На чертелсе представлена функциональна  схема умножител  частоты следовани  импульсов. Умножитель частоты следовани  импульсов содержит генератор 1 импульсов, элемент 2 И, делитель 3 частоты импульсов , D-триггер 4, RS-триггер 5. Устройство работает следующим образом . В исходном состо нии на выходе генератора 1 импульсов вырабатываетс  пери одическа  последовательность импульсов, на выходе элемента 2 И, выходе тригге ров 4, 5 присутствуют низкий уровень напр жени , а на выходе делител  3 высокий .. При поступлении на вход устройства первого входного импульса низкого уровн  напр жени  с выхода К&-триггера 5 вырабатываетс  вьюокнй уровень напр жени , поступающий на t) и 1 -входы триггера 4. По переднему фрсдату импуль са с генератора 1 тактовых импульсов, .D -триггер 4 срабатывает и на его выходе- вырабатьюаетс  высокий уровень напр жени , разрешающий прохождение импульсов от генератора 1 через элемент 2 И на выход умножител  и работу делител  3, Выходные импульсы поступают на вход делител  3, коэффициент делени  которого выбираетс  равным коэффициенту умно жени  устройства. Делитель 3 срабатывает по задним фронтам импульсов с генератора 1, прошедших через элемент 2 И. После того как на инверсном выходе последнего разр да делител  3 по вл етс  низкий уровень напр жени , устанавливающий К5-триггер 5 в нулевое (ис ходное) состо ние, низкий уровень напр жени  с выхода Р -триггера 5 поступает на R-вход TJ-триггера 4 и устанавпивает его также в нулевое состо ние. 934 Низкий уровень напр хюни  с выхода Dтриггера 4 поступает на второй вход ёпемента 2 И и на вход установки в нуль делител  3, тем самым запреща  прохождение тактовых импульсов через элемент 2 И и устанавлива  дели Аль 3 в исходное состо ние, при котором с инверсного выхода последнего разр да делител  3 вырабатываетс  высокий уровень напр жени . Таким образом, устройство вернулось в исходное состо ние. При поступлении следукмдего входного импульса цикл работы повтор етс . Частрта импульсов генератора 1 импульсов должна быть больше частоты входных импульсов в число раз, соответствукидеё коэффициенту умножени  устройства. Построение умножител  частоть еледовани  импульсов по предлагаемой схеме по сравнению с прототипом позволит упростить и повысить надежность устройства за счёт замены блока синхронизации и одного элемента И 1 триггером. Формула и 3 о б р е т е н и   Умножитель частоты следовани  импульсов , содержащий .делитель частотьГ импульсов, Q -триггер, элемент И И генератор импульсов, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом D-трипгера , а выход - со счетным входом делител  частоты импульсов, о т л и ч а ю щ и и с   там, что, с целью упрощени  и повышени  надежности устройства, . в него введен I -TpHrrep, первый вход которого соединен с входом устройстве. второй вход соединен с инверсным выходом последнего разр да делител  частоты импульсов, а выход - с D и R-«xoоамй э-триггера, вход синхронизации которого соединен с выходом генератора импульсов, а выход - с входом установки в нуль делител  частоты импульсов, Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство № 498624, кл. G Об G ,7/16, 1974. i 2. Авторское свидетельство СССР № 634454, кл. Н 03 К 5/156, 1978.The goal is achieved by the fact that a pulse multiplying frequency multiplier containing a pulse frequency divider, D is a trigger, an element And and a pulse generator, the output of which is connected to the first input of the element And, the second input of which is connected to the output of the 1-trigger, and the output from the counting input of the pulse frequency divider 310 is inputted to the RS flip-flop, the first input of which is connected to the device input, the second input is connected to the inverse output of the last bit of the pulse frequency divider, and the output from T) and P-inputs of the D flip-flop, the input of the synchronous AI co This is connected to the output of the pulse generator, and the output to the input to the zero setting of the pulse frequency divider. The circuit presents a functional multiplier circuit for the pulse frequency. The pulse frequency multiplier contains a pulse generator 1, element 2 AND, a pulse frequency divider 3, D-flip-flop 4, RS-flip-flop 5. The device works as follows. In the initial state, the output of the pulse generator 1 produces a periodic pulse sequence, the output of element 2 I, the output of the triggers 4, 5 present a low voltage level, and the output of the divider 3 is high .. When the first input pulse arrives low The voltage level from the output of the K & trigger 5 produces a voltage level of the voltage input to t) and 1 to the inputs of the trigger 4. By the front of the pulse from the clock generator 1, the .D trigger of 4 triggers and outputs to its output high voltage level, permitting the passage of pulses from the generator 1 through the element 2 and the output multiplier 3 and divider operation, output pulses are input to the divider 3, which division ratio is selected equal to the coefficient multiplication unit voltage. Divider 3 is triggered by the back edges of the pulses from generator 1 that have passed through element 2 I. After the inverse output of the last digit of divider 3 appears a low voltage level, which sets the K5 flip-flop 5 to zero (initial) state, the low voltage level from the output of the P-trigger 5 enters the R input of the TJ trigger 4 and sets it also to the zero state. 934 A low level of voltage from the output of Dtrigger 4 is fed to the second input of reference 2 I and to the input of the set to zero of the divider 3, thereby prohibiting the passage of clock pulses through the element 2 I and setting the Al 3 to its initial state The last bit of divider 3 produces a high level of voltage. Thus, the device returned to its original state. When the next input pulse arrives, the operation cycle is repeated. The frequency of the pulses of the pulse generator 1 must be greater than the frequency of the input pulses by a number of times, corresponding to the multiplication factor of the device. The construction of the multiplier frequency pulsing pulses according to the proposed scheme in comparison with the prototype will simplify and increase the reliability of the device by replacing the synchronization unit and one element And 1 trigger. Formula and 3 about the line and the multiplier pulse frequency, containing .dividing frequencyG pulses, Q-trigger, the element And And the pulse generator, the output of which is connected to the first input of the element And, the second input is connected to the output of D-tripper , and the output is with a counting input of the pulse frequency divider, which is used for the purpose of simplifying and increasing the reliability of the device,. I -TpHrrep is entered into it, the first input of which is connected to the input of the device. the second input is connected to the inverse output of the last bit of the pulse frequency divider, and the output is connected to the D and R- “xoamy of the e-trigger, the synchronization input of which is connected to the output of the pulse generator, and the output to the input of setting the zero frequency divider of the pulses, Sources of information taken into account during the examination 1. Copyright certificate № 498624, cl. G About G, 7/16, 1974. i 2. USSR Copyright Certificate No. 634454, cl. H 03 K 5/156, 1978.

BxofBxof

Claims (1)

Формула изобретенияClaim Умножитель частоты следования импульсов, содержащий .делитель частоты импульсов, D -триггер, элемент И и генератор импульсов, выход которого подключен к первому входу элемента И, второй вход которого соединен с выходом D-триггера, а выход - со счетным входом делителя частоты импульсов, о т л и ч а ю щ и й с я тем, что, с целью упрощения и повышения надежности устройства, . в него введен RS-триггер, первый вход которого соединен с входом устройства, второй вход соединен с инверсным выходом последнего разряда делителя частоты импульсов, а выход - с D и R-входами D-триггера, вход синхронизации которого соединен с выходом генератора импульсов, а выход - с входом установки в нуль делителя частоты импульсов.A pulse repetition frequency multiplier comprising a pulse frequency splitter, a D-flip-flop, an I element and a pulse generator, the output of which is connected to the first input of the And element, the second input of which is connected to the output of the D-flip-flop, and the output - with the counting input of the pulse frequency divider, due to the fact that, in order to simplify and improve the reliability of the device,. an RS-trigger is inserted into it, the first input of which is connected to the input of the device, the second input is connected to the inverse output of the last discharge of the pulse frequency divider, and the output is connected to the D and R inputs of the D-trigger, the synchronization input of which is connected to the output of the pulse generator, and output - with the input to the zero setting of the pulse frequency divider.
SU813326892A 1981-07-28 1981-07-28 Pulse repetition frequency multiplier SU1005293A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU813326892A SU1005293A1 (en) 1981-07-28 1981-07-28 Pulse repetition frequency multiplier

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU813326892A SU1005293A1 (en) 1981-07-28 1981-07-28 Pulse repetition frequency multiplier

Publications (1)

Publication Number Publication Date
SU1005293A1 true SU1005293A1 (en) 1983-03-15

Family

ID=20972695

Family Applications (1)

Application Number Title Priority Date Filing Date
SU813326892A SU1005293A1 (en) 1981-07-28 1981-07-28 Pulse repetition frequency multiplier

Country Status (1)

Country Link
SU (1) SU1005293A1 (en)

Similar Documents

Publication Publication Date Title
US3609326A (en) Counting apparatus and method using separate counters for reference and unknown signal
US3947673A (en) Apparatus for comparing two binary signals
SU1005293A1 (en) Pulse repetition frequency multiplier
SU826343A1 (en) Multiplier of periodic pulse repetition frequency
RU2246133C2 (en) Correlation time delay discriminator
SU993460A1 (en) Scaling device
SU815888A1 (en) Method of discriminating pulse signal
SU542338A1 (en) Periodic pulse frequency multiplier
SU1622926A2 (en) Shaper of time intervals
SU760420A1 (en) Pulse repetition frequency multiplier
SU756617A1 (en) Pulse frequency repatition frequency multiplier
SU928610A1 (en) Frequency multiplier
SU580647A1 (en) Frequensy divider with fractional division factor
SU682904A1 (en) Correlometer
SU708295A1 (en) Time interval meter
SU777824A1 (en) Retunable pulse repetition frequency divider
SU1538239A1 (en) Pulse repetition frequency multiplier
SU525089A1 (en) Multiplying device
SU1083330A1 (en) Frequency multiplier
SU738101A1 (en) Pulse repetition frequency multiplier
SU1531107A1 (en) Device for determining function of probability distribution
SU886191A1 (en) Frequency multiplier
SU386398A1 (en) DEVICE FOR MEASUREMENT OF CORRELATION
SU859941A1 (en) Device for measuring frequency change rate
SU512468A1 (en) Dividing device