Claims (3)
Наиболее близким к предлагаемому вл етс цифровой умножитель частоты , содержащий два делител частоты, генератор опорной частоты, два счетчика, регистр, дешифратор нул . два элемента И., причем выход генера тора опорной частоты соединен с информационным входом первого делител частоты, выход которого соединен с счетным входом первого счетчика, выходы разр дов которого соединены входами разр дов регистра, выходы разр дов которого соединены с управ л ющими входами второго делител частоты, выходы разр дов первого делител частоты соединены с входами разр дов второго счетчика, выхо|ДЫ разр дов которого соединены с входами дешифратора нул , пр мой и инверсный выходы которого соединены с первыми выходами первого и вто рого элементов И соответственно, вход цифрового умножител частоты соединен с входом записи регистра, установочными входами первого и вто рого счетчиков и входом выдачи разр дных , значений первого делител частоты, при этом второй делитель частоты содержит счетчик, схему сра нени и буферный формирователь импульсов , первый выход которого вл етс выходом второго делител частоты и соединен с выходом цифрового умнЬжител частоты, а второй выход соединен с вторыми входами первого и второго элементов И, выхо генератора опорной частоты соединен с счетным входом счетчика второго делител частоты, который вл етс информационным входом второг делител частоты, выходы разр дов счетчика второго делител частоты с динены с входами первой группы схем сравнени , входы второй группы кото рой соединены с управл ющими входами второго делител частоты, выжбд схемы сравнени подключен к входу буферного формировател импульсов, выходы первого и второго,элементов соединены с входами установки счетч ка второго делител частоты в состо ние О и -1 соответственно 31. Недостатком этого цифрового умно жител частоты вл етс его сложнос св занна со сложностью использовани в нем довольно специфичного второго делител частоты. Цель изобретени - упрощение цифрового умножител частоты. Пос авленна цель достигаетс тем, что цифровой умножитель частот содержащий два делител частоты, .ге нератор опорной частоты, два счетчи ка, регистр, дешифратор нул , два элемента И, причем выход генератора опорной частоты соединен с информационным входом первого делител частоты , выход которого соединен с счетным входом, первого счетчика, выходы разр дов которого соединены с входами разр дов регистра, выходы разр дов которого соединены с управл ющими входами второго делител частоты, выходы разр дов первого делител частоты соединены с входами разр дов второго счетчика, выходы разр дов которого соединены с входами дешифратора нул , выход которого -соединен с первым входом первого элемента И, вход цифрового умножител частоты соединен с входом записи регистра , установочными входами первого и второго счетчиков и входом выдачи разр дных значений первого делител частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого вл етс выходом второго делител частоты и соединен с выходом цифрового умножител частоты, дополнительно содержит .О-триггер, элемент ИЛИ, а второй делитель частоты содержит дешифратор нул и группу элементов И, первые входы которых соединены с управл кщими входами второго делител частоты, вторые .входы - с вторым выходом буферного формировател импульсов второго делител частоты, выходы разр дов которого соединены с входами дешифратора нул второго делител частоты, выход которого соединен с входом буферного формировател импульсов второго делител частоты, информационный вход которого соединен со счетчиком второго делител частоты , выход дешифратора нул соединен с информационным входом D-триггера, выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом О-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами Элемента ИЛИ, выход которого соединен с информационным входом второго делител частоты, выход которого соединен с нулевым установочным входом D-rpni- гера. На фиг.1 показана структурна схема цифрового умножител частоты на фиг.2 - диаграмма его работы. Цифровой умножитель частоты содержит делитель 1 частоты, выполненный на основе цифрового счетчика импульсов с переполнением, счет чик 2, регистр 3, D-триггер Ц, счетчик 5, дешифратор 6 нул , элемент И 7, элемент ИЛИ 8, элемент И 9, генератор 10 опорной Частоты и делитель 11 частоты, содержащий счетчик 12, дешифратор 13 нул , бу ферный формирователь 1 импульсов и группу элементов И 15. Вход 1б цифрового умножител ма тоты соединен с входом записи регистра 3, установочными входами счетчиков 2 и 5 и .входом выдачи разр дных значений делител 1 чассчетному входу счетчика 2, выходы разр дных значений которого подключены к входам разр дов регистра 3, выходы разр дов которого подклю чены ко входам элементов И 15, вл ющихс управл ющими входами делител 11 частоты. Другие входы эл ментов И 15 соединень с выходом ф мировател 1, другой выход которо вл етс выходом делител частоты соединен с выходом 17 цифрового ум жител частоты и с нулевым установ ным входом D-триггера Ц, тактовый вход которого подключен к выходу генератора 10 и входам элементов И 7 и 9. Другой вход элемента И 7 соединен с выходом дешифратора 6 и информационным входом D триггера k, выход которого подключен к другому входу элемента И 9 и счетном входу счетчика 5 входы разр дов которого соединены с выходами разр дов делител 1 частоты, счетный вход которого соединен с выходом генератора 10. Выходы элементов И 7 и 9 подключены к входам элемента ИЛИ 8, выход которого соединен со входом счетчика, выходы разр дов которого подключены к входам дешиф ратора 13, выход которого подключе КО входу формировател k, Цифровой умножитель частоты работает следующим образом. .На ВХОД умножител поступают сиг- 55 налы в виде узких импульсов (фиг.2,а). При этом обнул етс счетчик 2, а также происходит перенос кода, сфор36 мировавшегос в счетчике 2 ранее, в регистр 3, а кода, образующегос в делителе 1, в счетчик 5. В счетчике 2 формируетс код, пропорциональный периоду входного сигнала, при этом опорным сигналом дл счетчика 2 служат импульсы, проход щие с генератора 10 через делитель 1 (фиг.2). Счетчик 12 работает на вычитание по сигналу, поступаюи1ему «а его счетный вход с выхода элемента ИЛИ 8. При образовании в сметчике 12 нулевой кодовой комбинации дешифратор 13 вырабатывает сигнал, который через формирователь I поступает на входы элементов И разреша запись кода из регистра 3 в счетчик 12. При наличии в счетчике 5 ненулевого кода, пропорционального ошибке измерени периода входного сигнала счетчиком 2, с выхода дешифратора 6 на вход элемента И 7 и информационный вход О-триггера ( поступает сигнал запрета (фиг.2,в), прохождени импульсов генератора 10 на счетный вход счетчика 12. Первый импульс, поступающий с Q 3 синхронизации D-триггера , устанавливает его в такое состо ние,что его выходной сигнал (фиг.2,г), поступающий на вход д разрешает прохождение импульсов генератора 10 (фиг.2,д) через элементы И 9 (фиг.2,е), ИЛИ 8 (фиго2,ж) на счетный вход счепчика 12. При этом происходит считывание установленного в нем ранее кода до нулевой кодовой комбинации. Это состо ние фиксируетс дешифратором ,13. В счетчике 12 по разрешаюи ему сигналу дешифратора 13 вновь уста навливаетс код, хран щийс в регистре 3. Сигнал с выхода дешифратора 13 поступает также через формирователь 1А на установочный вход D-триггера Ц, который устанавливаетс в противоположное состо ние и вырабатывает сигнал низкого уровн ( фиг.2,г),поступающий на элемент ИЛИ 9 и запрещаю1чий прохождение одного импульса генератора 10. Этот перепад напр жени фиксируетс также счетчиком 5, работа которого организована на вычитание, соответственно код последнего уменьшаетс на единицу (фиг.2,з). Таким образом, код в счетчике 5 уменьшаетс на единицу при формировании каждого выходного импульса (фиг.2,и) умножител до тех пор, пока в нем не образуетс нулева кодова комбинаци , а период выходного сигнала умножител увеличивает с на дискрет сигнала генератора 10 за счет запрета прохождени одного импульса (фиг.2,к) сигнала последне го за цикл работы счетчика 12. При образовании в счетчике 5 нулевой кодовой комбинации дешифратор 6 вырабатывает сигнал (фиг.2,в) разрешени прохождени импульсов генератора 10 через элементы И 7 (фиг.2,л) и ИЛИ 8 (фиг.2,ж) на счет ный вход счетчика 12. При этом Бтриггер k остаетс в состо нии (фигс2,г) соответствующем запрету прохождени импульсов генератора 10 через элемент И 9 (фиг.2, е). По поступлении очередного импульса входного сигнала, частота которого подлежит умножению, процесс повтор етс . Коэффициент умножени предлагаемого умножител частоты определ етс коэффициентом делени делител 1 частоты. Из диаграммы (фиг.2) еледует , что число корректируемых периодов выходного сигнала за период входного сигнала определ етс измен ющейс величиной погрешности его измерени . Благодар этому вели чиИа суммарного фазового набега в выходном сигнале, обусловленна дан ной погрешностью, уменьшаетс в N+1 раз, где N - коэффициент умножени . По сравнению с известным упрощае с выполнение делител 11 частоты, так как вместо достаточно сложной многоразр дной схемы сравнени исгюльзуетс группа элементов И. Формула изобретени Цифровой умнок итель частоты, содержащий два делител частоты, генератор опорной частоты, два счет чика, регистр, дешифратор йул , два элемента И, причем выход генератора опорной частоты соединен с информационным входом первого делител частоты, выходкоторого соединен с счетным входом первого счетчика, выходы разр довкоторого соединены с входами разр дов регистра, выходы разр дов которого соединены с уНравл к дими входами второго делител частоты, выходы разр дов первого делител частоты соединены с входами разр дов второго счетчика, выходы разр дов которого соединены с входами дешифратора нул , выход которого соединен с первым входом первого элемента И, вход цифрового умножител частоты соединен с входом записи регистра, установочными входами первого и второго счетчиков и входом выдачи разр дных значений первого делител частоты, при этом второй делитель частоты содержит счетчик и буферный формирователь импульсов, первый выход которого вл етс выходом второго делител частоты и соединен с выходом цифрового умножител частоты, о т л и ч а ю. щ и йс тем, что, с целью упрощени , цифровой умножитель частоту) содержит D-триггер, элеменгы ИЛИ, а второй делитель частоты содержит дешифра-тор нул и группу элементов И, первые входы которых соединены с управл ющими входами второго делител частоты , вторые входы - с вторым выходом буферного формировател импульсов второго делител частоты, выходы разр дов которого соединены с входами дешифратора йул второго делител частоты , выход которого соединен с входом буферного формировател (мпульсов второго делител частоты, информационный вход которого соединен со счетчиком второго делител частоты, выход дешифратора нул соединен с информационным входом D-триггера , выход которого соединен со счетным входом второго счетчика и первым входом второго элемента И, выход генератора опорной частоты соединен с тактовым входом D-триггера и с вторыми входами первого и второго элементов И, выходы которых соединены с входами элемента ИЛИ, выход которого соединен с информационным входом второго делител частоты, выход которого соединен с нулевым устайовочным входом О-триггера. Источники информации, прин тые во внимание при экспертизе 1 Патент США ГГ 379856А, кл.ЗЗЬ 1Л, опублик.197. Closest to the proposed is a digital frequency multiplier, containing two frequency dividers, a reference frequency generator, two counters, a register, and a zero decoder. two elements I., the output of the reference frequency generator is connected to the information input of the first frequency divider, the output of which is connected to the counting input of the first counter, the outputs of the bits of which are connected by the inputs of the register bits, the outputs of the bits of which are connected to the control inputs of the second divider frequencies, outputs of bits of the first frequency divider are connected to inputs of bits of the second counter, output | DY bits of which are connected to inputs of the zero decoder, direct and inverse outputs of which are connected to first outputs and the first and second elements And, respectively, the input of the digital frequency multiplier is connected to the register recording input, the setting inputs of the first and second counters and the output output of the bit values of the first frequency divider, while the second frequency divider contains a counter, a timing circuit and a buffer pulse generator, the first output of which is the output of the second frequency divider and is connected to the output of the digital frequency multiplier, and the second output is connected to the second inputs of the first and second elements And the output of the generator op The frequency is connected to the counting input of the counter of the second frequency divider, which is the information input of the second frequency divider, the bits of the counter of the second frequency divider are connected to the inputs of the first group of comparison circuits, the inputs of the second group of which are connected to the control inputs of the second frequency divider, Comparison of the comparison circuit is connected to the input of the buffer pulse shaper, the outputs of the first and second, elements are connected to the installation inputs of the counter of the second frequency divider in the state O and -1 respectively 31. Not the remainder of this digital frequency multiplication inhabitant is its slozhnos associated with the complexity of using it quite specific second frequency divider. The purpose of the invention is to simplify the digital frequency multiplier. The last objective is achieved by the fact that a digital frequency multiplier containing two frequency dividers, a reference frequency generator, two counters, a register, a zero decoder, two AND elements, the output of the reference frequency generator connected to the information input of the first frequency splitter, the output of which is connected with a counting input, the first counter, the outputs of the bits of which are connected to the inputs of the register bits, the outputs of the bits of which are connected to the control inputs of the second frequency divider, the outputs of the bits of the first frequency divider with the inputs of the bits of the second counter, the outputs of the bits of which are connected to the inputs of the decoder zero, the output of which is connected to the first input of the first element I, the input of the digital frequency multiplier is connected to the input of the register entry, the installation inputs of the first and second counters and the input of the output of the bit the values of the first frequency divider, while the second frequency divider contains a counter and a buffer pulse shaper, the first output of which is the output of the second frequency divider and is connected to the output of the digital multiplier frequency, additionally contains .O-flip-flop, an OR element, and the second frequency divider contains a decoder zero and a group of elements AND, the first inputs of which are connected to the control inputs of the second frequency divider, the second inputs - with the second output of the second pulse frequency driver of the second frequency divider, the outputs of the bits of which are connected to the inputs of the zero-frequency decoder of the second frequency divider, the output of which is connected to the input of the buffer pulse driver of the second frequency divider, whose information input is connected to the counter The second frequency divider, the output of the zero decoder is connected to the information input of the D-flip-flop, the output of which is connected to the counting input of the second counter and the first input of the second element I, the output of the reference frequency generator is connected to the clock input of the O-flip-flop and The outputs of which are connected to the inputs of the Element OR, the output of which is connected to the information input of the second frequency divider, the output of which is connected to the zero setting input D-rpni-ger. Figure 1 shows the block diagram of the digital frequency multiplier in figure 2 is a diagram of its work. The digital frequency multiplier contains a frequency divider 1, made on the basis of a digital pulse counter with overflow, counter 2, register 3, D-flip-flop C, counter 5, decoder 6 zero, element AND 7, element OR 8, element And 9, generator 10 reference frequency and frequency divider 11, containing counter 12, decoder 13 zero, buffer driver 1 pulses and a group of elements 15. The input 1b of the digital wind multiplier is connected to the input of the register entry 3, the installation inputs of counters 2 and 5 and the output of the discharge The total values of the divider 1 hour innumerable One counter 2, the outputs of the bit values of which are connected to the inputs of the bits of the register 3, the outputs of which bits are connected to the inputs of the And 15 elements, which are the control inputs of the frequency divider 11. Other inputs of the terminal 15 are connected to the output of globalizer 1, the other output of which is the output of the frequency divider is connected to the output 17 of the digital frequency sink and to the zero set input of the D-flip-flop C, the clock input of which is connected to the output of the generator 10 and the inputs elements And 7 and 9. Another input element And 7 is connected to the output of the decoder 6 and the information input D of the trigger k, the output of which is connected to another input of the element And 9 and the counting input of the counter 5, the bits of which are connected to the outputs of the bits of the frequency splitter 1, calculating the input of which is connected to the output of the generator 10. The outputs of the elements 7 and 9 are connected to the inputs of the element OR 8, the output of which is connected to the input of the counter, the outputs of the bits of which are connected to the inputs of the decoder 13, the output of which is connected to the input of the imager k, Digital frequency multiplier works as follows. . On the input of the multiplier, 55 signals are received in the form of narrow pulses (Fig. 2a). At that, counter 2 is nullified, and the code generated in counter 2 earlier is transferred to register 3, and the code formed in divider 1 is transferred to counter 5. In counter 2, a code is generated that is proportional to the input signal period, while the reference the signal for counter 2 are pulses passing from generator 10 through divider 1 (Fig. 2). The counter 12 operates to subtract by the signal received by its counter input from the output of the element OR 8. When a zero code combination is formed in the calculator 12, the decoder 13 generates a signal that, through driver I, enters the inputs of the elements And allows the code from register 3 to be counted 12. If the counter 5 has a nonzero code proportional to the measurement error of the period of the input signal by the counter 2, from the output of the decoder 6 to the input of the element 7 and the information input of the O-flip-flop (a prohibition signal is received (Fig.2, c), pulses of the generator 10 to the counting input of the counter 12. The first impulse coming from the Q 3 synchronization of the D-flip-flop sets it in such a state that its output signal (FIG. 2, d) coming to the input d permits the passage of the pulses of the generator 10 ( Fig. 2, d) through the elements of AND 9 (Fig. 2, e), OR 8 (Fig. 2, g) to the counting input of the shifter 12. In this case, the code set therein before the zero code combination is read. This state is fixed by the decoder ,13. In counter 12, the code stored in register 3 is re-established by the decoder 13 signal. The signal from the output of the decoder 13 is also fed through the driver 1A to the set input of the D-flip-flop C, which is set to the opposite state and produces a low level signal ( Fig.2, d), arriving at the element OR 9 and prohibiting the passage of a single pulse of the generator 10. This voltage drop is also recorded by the counter 5, whose work is organized for subtraction, respectively, the code of the latter is reduced by one itsu (figure 2, h). Thus, the code in counter 5 is reduced by one during the formation of each output pulse (Fig. 2, and) of the multiplier until a zero combination is formed in it, and the period of the output signal of the multiplier increases by by a discrete signal of the generator 10 due to prohibiting the passage of a single pulse (FIG. 2, k) of the signal of the last counter of the cycle 12. When a zero code combination is formed in counter 5, the decoder 6 generates a signal (FIG. 2, c) of allowing the pulse 10 of the generator to pass through And 7 elements (FIG. .2, l) and OR 8 (Fig. 2, g) to the counting input of the counter 12. At the same time, the Btrigger k remains in the state (Fig 2, d) corresponding to the prohibition of the passage of the pulses of the generator 10 through element 9 (Fig 2, e). Upon receipt of the next pulse of the input signal, the frequency of which is to be multiplied, the process is repeated. The multiplication factor of the proposed frequency multiplier is determined by the division factor of the frequency divider 1. From the diagram (Fig. 2), it is desired that the number of adjustable periods of the output signal over the period of the input signal is determined by the varying value of its measurement error. Due to this, the magnitude of the total phase shift in the output signal, due to this error, is reduced by N + 1 times, where N is the multiplication factor. Compared to the known one, simplify the execution of the frequency divider 11, because instead of a rather complicated multi-digit comparison circuit, the group of elements is implanted. I. Formula of the invention A digital frequency clever containing two frequency dividers, a reference frequency generator, two counters, a register, a descriptor yule, two elements, And, the output of the reference frequency generator is connected to the information input of the first frequency divider, the output of which is connected to the counting input of the first counter, the discharge outputs of which are connected to the inputs of the discharge The register registers, the outputs of which bits are connected to the control unit to the inputs of the second frequency divider, the outputs of the bits of the first frequency divider are connected to the inputs of the bits of the second counter, the outputs of the bits of which are connected to the inputs of the zero decoder, the output of which is connected to the first input of the first element And , the input of the digital frequency multiplier is connected to the input of the register record, the installation inputs of the first and second counters and the input of the output of the bit values of the first frequency divider, while the second frequency divider contains the account IR and buffered pulse former, a first output of which is the output of the second frequency divider and coupled to an output of the digital frequency multiplier of m and l h and w. y and that with the purpose of simplification, the digital frequency multiplier contains a D-flip-flop, the OR elements, and the second frequency divider contains a decoder zero and a group of elements AND, the first inputs of which are connected to the control inputs of the second frequency divider, the second inputs - with the second output of the buffer pulse generator of the second frequency divider, the outputs of the bits of which are connected to the inputs of the decoder yule of the second frequency divider, the output of which is connected to the input of the buffer frequency former (the pulses of the second frequency divider, information the input of which is connected to the counter of the second frequency divider, the output of the zero decoder is connected to the information input of the D-flip-flop, the output of which is connected to the counting input of the second counter and the first input of the second And element, the output of the reference frequency generator and the second the inputs of the first and second elements And, the outputs of which are connected to the inputs of the element OR, the output of which is connected to the information input of the second frequency divider, the output of which is connected to the zero set input O-flip-flop . Sources of information taken into account in the examination of 1 US Patent YY 379856A, cl. 3L 1L, published.197.
2.Авторское свидетельство СССР № 684709, кл. Н 03 В 19/00, 1977. 2. USSR author's certificate number 684709, cl. H 03 B 19/00, 1977.
3.Авторское свидетельство СССР № 790099, кл. Н 03 В 19/00, 1978 frjpoTOTMn) .3. USSR author's certificate number 790099, cl. H 03 H 19/00, 1978 frjpoTOTMn).