Изобретение относитс к вычислительной технике и может 11спользоватьс в вычислител ных устройствах и системах автоматического управлени дл преобразовани данных в частотно-импульсном коде. Известно устройство дл умножени частоты на код, содержащее два счетчика и управл емый делитель 1 . Недостаток известного устройства заключает с в отсутствии контрол входной частоты. Известно также устройство дл умножени частоты на код, содержащее генератор тактовых импульсов, два управл емых делител , счетчик, регистр, причем выход генератора так товых импульсов соединен с информационными входами первого и второго управл емых делителей, входы управлени которых соединены , соответственно с входом задата коэффициента умножени устройства и выходом регистра, информационные входы которых соединены с соответствующими выходами разр дов счетчика, счетный вход которого сое динен с выходом первого управл емого делител , тактовый вход регистра соединен с входом сброса счетчика и вл етс входом .задани частоты устройства, выход которого соединен с выходом второго делител частоты 2. Однако отсутствие контрол за выходом частоты входного сигнала за допустимые пред лы в данном устройстве может привести к по влению недиагностируемь х ошибок в функци онировании. Цель изобретени - повышение точности путем обеспечени контрол нахождени частоты входного сигнала в допустимых пределах . Поставленна цель достигаетс тем, что устройство дл умножени частоты на код, содержащее генератор тактовых импульсов, два управл емых делител , счетчик и регистр причем выход генератора тактовых импульсов соединен с информационными входами первого и второго управл емых делителей, входы управлени которых соединены соответственно с входом задани коэффициента умножени устройства и выходом регистра, информацион ные входы которого соединены с соответству щими выходами разр дов счетчика, счетный вход которого соединен с выходом первого управл емого делител , тактовый вход регист ра соединен с входом сброса счетчика и вл етс входом задани частоты устройства, выход которого соединен с выходом второго детггел частоты, содержит п ть триггеров, . шесть элементов И, два элемента запрета, чет ре элемента ИЛИ, причем вход задани часто устройства соединен со счетным входом первого , второго и третьего элементов И, информаиионными входами первого и второго элементов запрета, входом сброса второго управл емого делител , вход сброса и пр мой выход первого триггера соединены соответственно с выходом первого управл емого делител и вторым входом первого элемента И, выход которого соединен с входом установки второго триггера и первым входом первого элемента ИЛИ, второй вход которого соединен с входом сброса второго триггера и выходом прекоса счетчика, выходы старших разр дов которого соединены с соответствуюишми входами четв)того элемента И и второго элемента ИЛИ, инверсный выход которого соединен с установочным входом третьего триггера, вторым входом третьего элемента И и управл ющим входом первого элемента запрета, выход первого элемента ИЛИ соединен с установочным входом четвертого триггера, вход сброса которого соединен с входом сброса устройства, выход ошибки которого соединен с пр мым выходом четвертого триггера и первым входом п того элемента И, выход и второй вход которого соединены соответственно с выходом вида ошибки устройства и пр мым выходом второго триггера, выход четвертого элемента И соединен с входом сброса третьего триггера, вторым входом второго элемента И и управл ющим входом второго элемента запрета, выходы второго и третьего элементов И соединены соответственно с первым и вторым входами третьего элемента ИЛИ, выход которого соединен с входом установки п того триггера, выходы первого и второго элементов запрета соединены с соответствующими входами четвертого элемента ИЛИ, выход которого соединен с входом сброса п того триггера, выход которого соединен с первым входом шестого элемента И и вл етс выходом сигнала предупреждени устройства, выход третьего триггера соединен с вторым входом шестого элемента И, выход которого вл етс выходом вида сигнала предупреждени устройства. На чертеже показана структурна схема устройства дл умножени частоты на код. Устройство дл умножени частоты на код содержит генератор 1 тактовых импульсов, первый управл емый делитель 2, счетчик 3, регистр 4, второй управл емый делитель 5, .выход 6 устройства, вход 7 задани частоты устройства, вход 8 задани коэффициента умножени устройства, триггеры 9-13, элементы И }4-Г9, элементы ИЛИ 20-23, элементы . запрета 24 и 25, выходы 26-29 ошибки, вида ошибки, сигнала предупреждени и вида сигнала предупреждени , вход 30 сброса устройства . Устройство дл умножени частоты на код работает следующим образом. Перед ьачалом работы сигналом, подаваемы на вход 30, устройство устанавливаетс в исходное состо ние. При этом триггер 12 находитс в иулевом состо нии, и на его пр мом выходе нулевой сигнал, поступающий на выход 26, что свидетельствует об отсутствии ощибки. Входной частотный сигнал подаетс на вход 7 и первым импульсом обеспечивает сброс счетчика 3 и управл емого делител 5. Код N , на который необходимо умноукип частотный сигнаг, подаетс на вход 8. Управл емый делитель 2 обеспечивает деление выходного сигнала генератора 1 f н N и импульсы С выхода управл емого делител 2 поступают иа счетчик 3, который за врем между импульсами входной частоты равное 1/f, зафиксирует код М --V . Следу ющим импульсом входной частоты по переднему фронту код М переписываетс в регист 4, а по заднему фронту счетчик 3 и управл емый делитель 5 сбрасываютс в нулевое сос то ние. Делитель 5 обеспечивает деление частоты f.f на М, т.е. формирует на выходе 6 сигнал с частотой f - N -f. По заднему фронту первого импульса входной частоты триггер 9 переключаетс в единичное состо ние, а импульсом с выхода управл емого делител 2 триггер 9 устанавливаетс в нулевое состо ние. Если частота входных импульсов превышает допустимый предел, за врем между импульсами входной частоты не успеет сформироватьс ни одного импульса на выход управл емого делител 2 и ко време{Ш по влени второго импульса на входе 7 триггер 9 будет в единичном состо нии . При этом импульс входной частоты пройдет через элементы И 14 и ИЛИ 20, устанавлива триггер 12 в единичное состо ние , что соответствует выходу сигнала за допустимые пределы, о чем свидетельствует по вление единичного логического сигнала на выходе 26. Одновременно триггер 10 устанавливаетс этим же импульсом в единичное состо ние, что свидетельствует о том, что f больше максимально допустимой, что индицируетс единичным логическим сигналом на выходе 27. Если f меньше минимально допустимой величины, за врем между импульсами опорной частоты произойдет переполнение счетчика 3, сигналом с выхода переноса которого триггер 12 также будет установлен в единичное состо ние, а триггер 10 в нулевое состо ние, что вызовет по вление единичного и нулевого сигналов на выходах 26 и 27 соответственно, показывающих наличие и вид сбо в работе устройства. Состо ние, свидетельствующее о наличии ощибки сохран етс до задани оператором или внешним устройством сигнала сброса на входе 30. Если частота импульсов приближаетс к минимально или максимально допустимым значени м, все старщие разр ды счетчика 3 будут соответственно в единичном или нулевом состо нии, что приводит к по влению единичных сигналов на выходах элементов соответственно И 17 или ИЛИ 21, устанавливающих триггер 11 в нулевое или единичное состо ние соответственно. При этом следующим импульсом входной частоты триггер 13 установитс в единичное состо ние , что вызовет по вление единичного сигнала на выходе 28, который показывает, что f приближаетс к граничным значени м. При этом вид этого граничного значени фиксируетс сигналом на выходе 29. Если f в дальнейшем изменитс , отдал сь от граничных значений следующими импульсами, поступающими на вход 7 и проход щими через элемент ИЛИ 23, триггер 13 устанавливаетс в нулевое состо ние и сигнал подхода к допустимой rpaimue исчезает. Положительный эффект изобретени относительно прототипа состоит в том, что в предложенном устройстве обеспечиваетс как контроль за п{исближением частоты опорных импульсов к допустимым пределам , так и контроль за выходом частоты за допустимые пределы, что позвол ет ис кчючить нерегистрируемые ошибки и своевременно прин ть меры по контролю за источником опорных импульсов.The invention relates to computing and can be used in computing devices and automatic control systems for converting data in a frequency-pulse code. A device for multiplying a frequency by a code comprising two counters and a controlled divider 1 are known. A disadvantage of the known device is concluded with the lack of control of the input frequency. It is also known a device for multiplying a frequency with a code containing a clock pulse generator, two controlled dividers, a counter, a register, and the output of the generator of so-called pulses is connected to the information inputs of the first and second controlled dividers, the control inputs of which are connected, respectively, to the input of the coefficient multiplying the device and the register output, the information inputs of which are connected to the corresponding outputs of the counter bits, the counting input of which is connected to the output of the first controlled de The clock register input is connected to the reset input of the counter and is the frequency input of the device whose output is connected to the output of the second frequency divider 2. However, the lack of control over the output frequency of the input signal beyond the allowable limits in this device can lead to nondiagnosis x errors in functioning. The purpose of the invention is to improve accuracy by ensuring that the frequency of the input signal is within acceptable limits. This goal is achieved in that the device for multiplying the frequency with a code containing a clock pulse generator, two controlled dividers, a counter and a register, the output of the clock pulse generator connected to the information inputs of the first and second controlled dividers, the control inputs of which are connected respectively to the job input the multiplication factor of the device and the output of the register, the information inputs of which are connected to the corresponding outputs of the bits of the counter, the counting input of which is connected to the output of The controlled divider, the clock input of the register is connected to the reset input of the counter and is the frequency reference input of the device whose output is connected to the output of the second frequency interval, contains five triggers,. six AND elements, two prohibition elements, OR four elements, and the input of the task is often connected to the first, second and third AND counting inputs, information inputs of the first and second prohibition elements, the reset input of the second controlled divider, the reset input and direct the output of the first trigger is connected respectively to the output of the first controlled divider and the second input of the first element AND, the output of which is connected to the installation input of the second trigger and the first input of the first OR element, the second input of which one with the reset input of the second trigger and the output of the counter prekos, the outputs of the higher bits of which are connected to the corresponding inputs of the fourth AND element and the second OR element, the inverse output of which is connected to the installation input of the third trigger, the second input of the third AND element and the control input of the first the prohibition element, the output of the first element OR is connected to the setup input of the fourth trigger, the reset input of which is connected to the reset input of the device, the error output of which is connected to the direct output of the fourth t the trigger and the first input of the fifth element I, the output and the second input of which are connected respectively to the output of the device error type and the direct output of the second trigger, the output of the fourth element I is connected to the reset input of the third trigger, the second input of the second element And and the control input of the second element the prohibition, the outputs of the second and third elements And are connected respectively with the first and second inputs of the third element OR, the output of which is connected to the input of the installation of the fifth trigger, the outputs of the first and second elements of the prohibition with the corresponding inputs of the fourth OR element, the output of which is connected to the reset input of the fifth trigger, the output of which is connected to the first input of the sixth AND element and is the output of the device’s warning signal, the third trigger output is connected to the second input of the sixth AND element, the output of which is output of the device alarm alert type. The drawing shows a block diagram of a device for multiplying a frequency by a code. The device for multiplying the frequency by the code contains 1 clock pulse generator, first controlled divider 2, counter 3, register 4, second controlled divider 5, device output 6, device frequency setting input 7, device multiplication factor setting input 8, triggers 9 -13, elements AND 4-G9, elements OR 20-23, elements. prohibitions 24 and 25, error outputs 26-29, type of error, warning signal and type of warning signal, device reset input 30. The device for multiplying the frequency by the code works as follows. Before the operation of the signal supplied to the input 30, the device is reset. In this case, the trigger 12 is in the zero state, and at its direct output a zero signal arrives at the output 26, which indicates the absence of a fault. The input frequency signal is fed to the input 7 and the first pulse provides a reset of the counter 3 and the controlled divider 5. The code N, to which the frequency signal is needed, is fed to the input 8. The controlled divider 2 provides the division of the output signal of the generator 1 fn N and pulses From the output of the controlled divider 2, a counter 3 arrives, which over the time between the input frequency pulses equal to 1 / f, will fix the code M --V. The next impulse of the input frequency on the leading edge of the code M is rewritten in register 4, and on the falling edge of the counter 3 and the controlled divider 5 are reset to zero. Divider 5 provides a division of the frequency f.f by M, i.e. forms at the output 6 a signal with a frequency f - N - f. On the falling edge of the first pulse of the input frequency, the trigger 9 is switched to one state, and the pulse from the output of the controlled divider 2, the trigger 9 is set to the zero state. If the frequency of the input pulses exceeds the permissible limit, during the time between the input frequency pulses there will not be a single pulse at the output of the controlled divider 2 and as soon as the second pulse appears at input 7, trigger 9 will be in one state. In this case, the input frequency pulse will pass through the elements AND 14 and OR 20, setting trigger 12 to one, which corresponds to the signal going out of acceptable limits, as evidenced by the appearance of a single logical signal at output 26. At the same time, trigger 10 is set by the same pulse to a single state, which indicates that f is greater than the maximum allowed, which is indicated by a single logic signal at output 27. If f is smaller than the minimum allowable value, during the time between the frequency pulses of the pr counter 3 will overflow, the signal from the transfer output of which trigger 12 will also be set to one, and trigger 10 to zero, which will cause the appearance of single and zero signals at outputs 26 and 27, respectively, indicating the presence and type of malfunction devices. The state indicating the presence of an error is saved until the operator or an external device sets the reset signal at input 30. If the pulse frequency approaches the minimum or maximum permissible value, all the leading bits of counter 3 will be in the single or zero state, respectively, which leads to to the appearance of single signals at the outputs of the elements, respectively, AND 17 or OR 21, setting trigger 11 to zero or one state, respectively. In this case, the next pulse of the input frequency trigger 13 is set to a single state, which causes the appearance of a single signal at output 28, which indicates that f approaches the boundary values. The form of this limit value is fixed by the signal at output 29. If f further changing, moving away from the boundary values by following pulses arriving at input 7 and passing through the OR element 23, the trigger 13 is set to the zero state and the approach signal to the permissible rpaimue disappears. The positive effect of the invention with respect to the prototype is that the proposed device provides both control over the {{approximation of the frequency of the reference pulses to the allowable limits) and control of the frequency output beyond the allowable limits, which allows eliminating unreported errors and taking timely measures control of the source of reference pulses.