SU1081803A1

SU1081803A1 - Counter

Info

Publication number: SU1081803A1
Application number: SU823503143A
Authority: SU
Inventors: Евгений Степанович Папушин; Сергей Артаваздович Мусаелян
Original assignee: Предприятие П/Я А-7956
Priority date: 1982-10-15
Filing date: 1982-10-15
Publication date: 1984-03-23

Abstract

СЧЕТЧИК, содержащий входную шину и п разр дов, каждый иэ которых сосгоиг иэ Т-григгера иВ -трит гера,С-вход которого соединен с пр мым выходом Т-триггера, тактовые входы Pi-триггеров всех разр дов соединены с входной шиной, пр мой входЗЭ -триггера каждого разр да соединен с тактовым входом Т-триггера последующего разр да , о т п и ч а ю щ и и с тем, что, с цепью расширени функциональных воэможвосгей , введены перва и втора управл ющие шиш, в каждый разр д первый и второй элементы И-НЕ,первые входы которых соединены соответственно с первой и второй управл ющими шинами, эп&amp;лент НЕ, вход которого соединен с первой управл ющей шиной, а выход - с входами установки Т-триггеров всек разр дов, первый дополнительный элемент И-НЕ, первый и второй Входы которого соединены соответственно с первой и второй управл ющими шинами, а выход соединен с персым входом второго дополнительного элемента И-НЕ, второй вход которого соединен с второй управгл к цей шиной, выход второго допопнительного эп&amp;лента И-НЕ соединен с Входами тановкии.-триггеров всех разр дов , вторые Входы первого и второго эл0 {ентов И-НЕ каждого разр да объединены и соединены с выходом первого дополнительного элемента И-НЕ, третий вход первого И-НЕ кажч (Л дого разр да соединен с выходамиС -триг гера и второго элемента И-НЕ своего разр да, третий вход второго элемента И-НЕ каждого разр да соединен с выходом Т-григгера своего разр да и выходом первого элемента И-НЕ предыдущего , тактовый вход Т-григгера первого разр да соединен с тактовой 00 00 шиной.COUNTER containing the input bus and p bits, each of which is composed of a T-grigger and T-ger, whose input is connected to the direct output of the T-trigger, clock inputs of Pi-triggers of all bits are connected to the input bus, my input-trigger of each bit is connected to the clock input of the T-flip-flop of the subsequent discharge, the fact that, with the extension circuit of the functional circuit, the first and second control bushes are inserted, g the first and second elements of AND-NOT, the first inputs of which are connected respectively with ne the first and second control buses, EP & tapes are NOT, the input of which is connected to the first control bus, and the output - to the inputs of the installation of T-flip-flops of all bits, the first additional AND-NOT element, the first and second Inputs of which are connected respectively the first and second control buses, and the output is connected to the persian input of the second additional element AND-NOT, the second input of which is connected to the second control to the bus, the output of the second additional signal amp & tape is NOT connected to the Inputs of the switches.-Triggers all bits, second Inputs of the first and second elements of the AND-NOT of each bit are combined and connected to the output of the first additional element AND-NOT, the third input of the first AND-NOT each (L of the discharge is connected to the outputs C-triger and the second element AND-NOT of its own yes, the third input of the second NAND element of each bit is connected to the output of the T-grigger of its bit and the output of the first NID element of the previous one, the clock input of the T-grigger of the first bit is connected to the 00 00 bus.

Description

Изобрегение относитс к цифровой технике и может быть использовано как многофункциональное устройство с управл емой структурой. Известен счетчик, содержащий асодную шину и t) разр дов, каждый из которых состоит из Т-триггера и D -тригге ра, D -вход которого соединен с пр мым выходом Т-триггера, тактовые входы О г-триггеров всех разр дов соединены с входной шиной, пр мой вькодВх-триггера каждого разр да соединен с тактовым входом Т-триггера последующего разр да l. Недостатком известного счетчика вл етс ограниченность функциональных возможностей . Целью изобретени вл етс расширение функциональных возможностей. Поставленна цель достигаетс тем, что в счетчик, содержащий входную шину и N разр дов, каждый из которых состоит из Т-триггера иВ1-триггера, 3) -вход которого соединен с пр мым выходом Т-триггера, тактовые входыD-t-триггеров всех разр дов соединены с входной шино пр мой вход D -триггера каждого разр д соединен с тактовым входом Т-триггера последующего разр да, введены перва и втора управл ющие шины, в каждый разр д - перШ11й и второй элементы И-НЕ первые входы которых соединены соотвег ственно с первой и второй управл юш:им шинами, элемент НЕ,вход которого соеди нен с первой управл нэщей шиной, а выход с входами установки Т-триггеров всех разр дов, первый дополнительный элемен И-НЕ, первый и второй входы которого соединены соответственно с первой и второй управл ющими шинами, а выход соединен с первым входом второго допол нительного элемента И-НЕ, второй вход которого соединен с второй управл юшей шиной, выход второго дополнительного элемента И-НЕ соединен с входами устаHOBKHDi;-триггеров всех разр дов, вторые входы первого и второго эли ентовИ- НЕ каждого разр да объединены и соединены с выходом первого дополнитель ,ного элемента И-НЕ, третий вход перво го элемента И-НЕ каждого разр да соеди нен с выходами D-t -триггера и второго элемента И-НЕ своего разр да третий вход второго элемента И-НЕ каждого разр да соединен с выходом Т-тригге ра своего разр да и выходом первого элемента И-НЕ предьщущего разр да. тактовый вход Т-триггера первого разр да соединен с тактовой шиной. На чертеже представлена схема счетчика . Устройство содержит п разр дов, каждый из которых состоит из Т-триггеров 1.1 - 1.П ,Q - триггеров 2.1 - 2,ц, первый 3.1 - З.П , и второй 4.1 г 4.П элементы И-НЕ, первый 5 и второй 6 дополнительные элементы И-НЕ,элемент НЕ 7, тактовую шину 8, входную шину 9, первую 1О и вторую 11 управл ющие шины, информационные входы-вьгходы 12.1 - 12.П . выходы 13.1 - 13.П , где И - пор дковый номер разр да. Перва управл юща шина 1О соединена с первыми входами первых элементов 3.1 - 3.11, с входом элемента НЕ 7 и первым входом первого дополнительного элемента И-НЕ 5. Втора управл юща шина соединена с первыми входами вторых элементов 4.1 ,- 4. h , входом второго дополнительного элемента И-НЕ 6 и вторым входом элемента 5. Выход элемента 5 соединен с вторьтми входами элементов 3.1 - З.ц , 4.1 - 4. П и входом элемента 6. Выход элемента 6 соединен с установоч. ными входами D -триггеров, а выход элемента 7 - с установочными входами Т-триггеров. Выход Т-триггера каждого разр да соединен сР-входомР -триггера собственного разр да, с третьим входом элемента И-НЕ собственного разр да, с выходом первого элемента И-НЕ предшествующего разр да и информационным входом-выходом 12.1 - 12.П . Выход D -триггера каждого разр да соединен с тактовым входом Т-триггера последующего разр да, с третьим входом первого элемента И-НЕ, с выходом второго элемента И-НЕ и с выходом 13.1 13 . (1 jCBo.ero разр да. Устройство работает следующим образом. Логический уровень единицы равен высокому потенциалу, логический уровень нул равен низкому потешгаалу. Объединение нескольких выходов логических элементов образует монтажное И. В зависимости от комбинации сигналов на шинах 10(А) и 11(В) возможно четыре режима работы - счетчик Папу1Ш1на; , - асинхронный счетчик; , - регистр сдвига; - параллельный регистр или ОЗУ. В первом режиме на выходах всех логических элементов единицы, и они не оказывают влгмни на работу чисго григгериой схемы. Шины 8-9 замкнуты и к ним подаютс считаемые импульсы. Дл параллельного съема информации максимальна задержка не превышает впемени срабатывани одного Т-и одного JL -триггеров, не зависит от числа разр дов счетчика, но имеет своеобразный код, отличный от двоичного зна.чени кода. NO 12.1 13.1 . 12.2 13.2 12.313.3 Дл получени привычного кода асинхронного счетчика требуетс подать на 1О8 -5 10 15 20 25 30 03.4 шины , , на шину 8 подать считаемые импульсы и на элементе 6 будет нуль, который Удерживает всеП -триггеры в единичном состо нии. Счет происхоДИТ по последовательной цепи Т-триггер 1.1- элемент И-НЕ 4.1 - Т-триггер 1.2- элемент И-НЕ 4.2 и т.д. Дл параллельного съема информации максимальна задержка равна сумме задержек срабатьшани всех Т-тригтеров и элементов И-НЕ. Дл регистра сдвига на управл ющие шины требуетс подать , , входом вл етс 12.1, все Т-тригге удерживаюто элементом 7 в единичном состо нии и по приходу тактовых импульсов информаци с входа 12.1 последовательно переходит черезр -триггеры (и элементы 3.1 - З.п) слева направо. Дл параллельного регистра Т-триггер ы удерживаютс в единице, 2п вентилей 3.1 - З.п ,4.1 - 4.н закрыто . Информаци поступает на входы 12-1 - I2.tt и записываетс с приходом тактового импульса. Счет информации с выходов 13.1, 13.2, ..,13.п. Таким образом, технико-экономическим эффектом предлагаемого изобретени вл етс получение устройства управн емой переменной структуры путем введени (2п + 3) логических элементов и двух управл ющих шин.The image refers to digital technology and can be used as a multifunctional device with a controlled structure. A counter is known that contains an aodic bus and t) bits, each of which consists of a T-trigger and a D-trigger, whose D-input is connected to a direct output of a T-trigger, the clock inputs O of the g-triggers of all bits are connected to the input bus, the direct VX-trigger of each bit is connected to the clock input of the T-flip-flop of the subsequent bit l. A disadvantage of the known counter is its limited functionality. The aim of the invention is to expand the functionality. The goal is achieved by the fact that the counter containing the input bus and N bits, each of which consists of a T-flip-flop and a B1-flip-flop, 3) whose input is connected to the direct output of the T-flip-flop, all clock the bits are connected to the input bus; the direct input of the D trigger of each bit is connected to the clock input of the T-trigger of the subsequent discharge; the first and second control buses are introduced; in each bit, the first SH and the second AND-NOT elements whose first inputs are connected respectively, with the first and second control: their tires, the element is NOT, in the stroke of which is connected to the first control bus and the output to the installation inputs of T-flip-flops of all bits, the first additional AND-NOT element, the first and second inputs of which are connected respectively to the first and second control buses, and the output is connected to the first input The second additional element IS-NOT, the second input of which is connected to the second control bus, the output of the second additional element AND-NOT is connected to the inputs of the HOBKHDi; settings of all bits, the second inputs of the first and second elite are NOT each bit combined and with dinene with the output of the first additional element of the NAND, the third input of the first element of the NAND of each bit is connected to the outputs of the Dt trigger and the second element of the NAND of its bit, the third input of the second element of the NAND of each bit is connected with the release of the T-flip-flop of its own discharge and the output of the first element of the IS-NE of the previous discharge. the T-flip-flop clock input of the first bit is connected to the clock bus. The drawing shows a diagram of the counter. The device contains n bits, each of which consists of T-flip-flops 1.1 - 1.P, Q - flip-flops 2.1-2, t, the first 3.1 - ZP, and the second 4.1 g 4.P elements AND-NOT, the first 5 and the second 6 additional elements AND-NOT, the element NOT 7, the clock bus 8, the input bus 9, the first 1O and the second 11 control buses, information inputs and inputs 12.1 - 12.P. Outputs 13.1 - 13.P, where I is the discharge number of the bit. The first control bus 1O is connected with the first inputs of the first elements 3.1 - 3.11, with the input of the element NOT 7 and the first input of the first additional element AND-NOT 5. The second control bus is connected with the first inputs of the second elements 4.1, - 4. h, the input of the second additional element AND-NOT 6 and the second input of the element 5. The output of the element 5 is connected to the second inputs of the elements 3.1 - Z.ts, 4.1 - 4. P and the input of the element 6. The output of the element 6 is connected to the instal. D inputs of the triggers, and the output of element 7 - with the installation inputs of T-flip-flops. The output of the T-flip-flop of each bit is connected with a CP-inputP-trigger of its own discharge, with the third input of the AND-NOT element of its own discharge, with the output of the first AND-NOT element of the previous discharge and information input-output 12.1 - 12.P. The output of the D trigger of each bit is connected to the clock input of the T-flip-flop of the subsequent bit, to the third input of the first NAND element, to the output of the second NAND element and to the 13.1 output 13. (1 jCBo.ero bit. The device works as follows. The logic level of the unit is high potential, the logic level zero is equal to low efficiency. The combination of several outputs of logic elements forms an assembly I. Depending on the combination of signals on buses 10 (A) and 11 ( C) there are four possible modes of operation - the counter Papu1Š1na ;, - asynchronous counter;, - shift register; - parallel register or RAM. In the first mode, at the outputs of all logic elements of the unit, and they do not have to work on the same griggier circuit. -9 are closed and the counted pulses are supplied to them.For parallel information retrieval, the maximum delay does not exceed the response time of one T and one JL trigger that does not depend on the number of bits of the counter, but has a peculiar code different from the binary code value. NO 12.1 13.1. 12.2 13.2 12.313.3 To get the usual asynchronous counter code, you need to send 10 bus tires to the O8 -5 10 15 20 25 30 03.4, on the bus 8, apply the read pulses and on element 6 there will be zero, which Holds all P-triggers in one condition. The counting occurs on the serial circuit T-trigger 1.1-element AND-NOT 4.1 - T-trigger 1.2-element AND-NOT 4.2, etc. For parallel information retrieval, the maximum delay is equal to the sum of the delays of all T-triggers and NAND elements. For the shift register, the control bus needs to submit, the input is 12.1, all T-triggers are held by the element 7 in a single state and upon arrival of the clock pulses the information from input 12.1 sequentially passes through the triggers (and elements 3.1 - Z.p) from left to right. For a parallel register, the T-flip-flop s are held in the unit, 2n valves 3.1 - Z.p, 4.1 - 4.n closed. The information enters inputs 12-1 through I2.tt and is recorded with the arrival of a clock pulse. Account information from outputs 13.1, 13.2, .., 13.p. Thus, the technical and economic effect of the present invention is to obtain a device with a controlled variable structure by introducing (2n + 3) logic elements and two control buses.

Claims

^ 54) A COUNTER containing an input bus and n bits, each of which consists of a T-trigger and!) (- a trigger. The E-input of which is connected to the direct output of the T-trigger, the clock inputs of the P ^ -triggers of all bits are connected to the input bus, the direct input of the Ιζ-trigger of each discharge is connected to the clock input of the T-trigger of the subsequent discharge, except that, in order to expand the functional capabilities, the first and second control bus1 are introduced, in each discharge the first and the second AND AND NOT elements, the first inputs of which are connected respectively to the first and Second control buses, the element NOT whose input is connected to the first control bus, and the output to the inputs of the installation of T-flip-flops of all categories, the first additional NAND element, the first and second inputs of which are connected respectively to the first and second control buses, and the output is connected to the first input of the second additional AND-NOT element, the second input of which is connected to the second control bus, the output of the second additional AND-NOT element is connected to the inputs of the charters khDj.- triggers of all bits, the second inputs of the first and second e AND-NOT elements of each category are combined and connected to the output of the first additional AND-NOT element, the third input of the first AND-element of each discharge is connected to the outputs of the ^ -trigger and the second AND element of its discharge, the third input of the second AND element NOT of each discharge is connected to the output of the T-trigger of its discharge and the output of the first element AND NOT of the previous discharge, the clock input of the T-trigger of the first discharge is connected to. clock bus.