Claims (2)
Изобретение относитс к импульсной технике. Оно предназначено дл использовани в устройствах вычислительной техники , а также в устройствах автоматики и телемеханики. Известен делитель частоты, содержащий счетчик, выход которого соединен со входом дешифратора, инвертор, вход которого подключен к входной шине делител , и триггер, счетный вход которого соединен с выходом дешифратора , установочный вход с выходом инвертора, а выход - с шиной сброса счетчика, счетный вход которого подключен к входной шине делител | }. Недостатком этого делител частоты вл етс относительно низка достовер ность функционировани . Наиболее близким техническим решением к предлагаемому вл етс делитель частоты, содержащий счетчик, дешифратор , триггер и у.нвертирующий эл мент, вход которого соединен с входом Делител частоты, а выход инвертирующего элемента соединен с входом сброса триггера, вход установки и выход которого соединены соответственно с выходом дешифратора и входом сброса счетчика, выходы которого соединены с входами дешифратора t2. Недостатком этого делител частоты вл етс относительно низка достоверность функционировани . Цель изобретени - повьшение достоверности функционировани . Поставленна цель достигаетс тем, что в делителе частоты, содержащем счетчик, дешифратор, триггер и инвертирующий элемент, вход которого соединен с входом делител частоты, а выход инвертирующего элемента соединен- с входом сброса триггера, вход установки и выход которого соединены соответственно с выходом дешифратора и входом сброса счетчика, выходы которого соединены с входами дешифратора, нулевой выход дешифратор;;pa соединен с управл ющ 1м входом инвертирующего элемента, а счетный вход счетчика соединен с входом дел тел частоты. На чертеже показана структурна схема делител частоты. Делитель частоты содержит счетчик 1, дешифратор 2, триггер 3 и ин вертирующий элемент 4, вход которог соединен с входом 5 делител частот а выход инвертирующего элемента 4 соединен с входом сброса триггера 3 вход установки и выход которого сое динены соответственно с выходом дешифратора 2 и входом сброса счетчика 1, выходы которого соединены с входами дешифратора 2, нулевой выхо дешифратора 2 соединен с управл ющи входом инвертирующего элемента 4, а счетный вход счетчика 1 соединен с входом 5 делител частоты. Делитель частоты работает следую щим образом. . Входные импульсы с входа 5 делит л поступают по вход счетчика 1, ко торый производит их подсчет. Счет входных имг ульсов продолжаетс до тех пор, пека на parр дных шинах счетчика 1 не устанавливаетс код числа, соотзетствующий выбранному коэффициенту делени . При этом на управл ющем выходе 6 дешифратора 2, соединенным с входом триггера 3, по вл етс сигнал, по которому триг гер 3 переходит в единичное состо ние . Сигналс пр мого выхода триггера 3 поступает на вход, сброса счетчика 1 и на выходную шину 7. Эт сигнал устанавливает счетчик 1 в нулевое состо ние. После прихода счетчика 1 в нулевое состо ние, на нулевом выходе 8 дешифратора 2 по вл етс сигнал единичного логического уровн , Kojopbrti поступает на у равл ющий вход элемента 4. Если к этому моменту времени входной импульс делител заканчиваетс , т.е. запрещающий сигнал исчезает, то на выходе элемента 4 по вл етс сигнал единичного логического уровн , кото рый переводит триггер 3 в нулевое состо ние. Если же к моменту установки счетчика 1 в нулевое состо ни 4 входной импульс делител не заканчиваетс , то сигнал установку в нулевое состо ние триггера 3 сформируетс по окончании входного импульса, вызвавшего установление в счетчике 1 кода, соответствующего выбранному коэффициенту делени . После перевода триггера 3 в исходное состо ние прекращаетс обнуление счетчика 1 и заканчиваетс выходной импульс делител . В дальнейшем работа делител повто-. р етс , в результате чего на выходной шине 7 по вл ютс импульсы с частотой следовани , пропорциональной частоте входных импульсов и обратно пропорциональной коэффициенту делени , значение которого определ етс выбором соответствующего управл ющего выхода 6 дешифратора 2. Формула изобретени Делитель частоты, содержащий счетчик, дешифратор, триггер и инвертирующий элемент, вход которого соединен с входом делител частоты, а выход инвертирующего элемента соединен с входом сброса триггера, вход установки и выход которого соединены соответственно с выходом дешифратора и входом сброса счетчика, выходы которого соединены с входами дешифраотличающийс . тем. что, с целью повышени достоверности функционировани , нулевой выход дешифратора соединен с управл ющим входом инвертирующего элемента, а счетный вход счетчика соединен с входом делител частоты. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 612414, кд. Н 03 К 23/00, 1977. The invention relates to a pulse technique. It is intended for use in computing devices, as well as in automation and remote control devices. Known frequency divider containing the counter, the output of which is connected to the input of the decoder, the inverter, the input of which is connected to the input bus of the divider, and the trigger, the counting input of which is connected to the output of the decoder, the installation input with the output of the inverter the input of which is connected to the input bus divider | }. The disadvantage of this frequency divider is the relatively low reliability of the operation. The closest technical solution to the proposed is a frequency divider containing a counter, a decoder, a trigger and an inverting element, the input of which is connected to the input of the frequency divider, and the output of the inverting element is connected to the reset input of the trigger, the installation input and the output of which are connected respectively to the output of the decoder and the reset input of the counter, the outputs of which are connected to the inputs of the decoder t2. The disadvantage of this frequency divider is the relatively low reliability of operation. The purpose of the invention is to increase the reliability of functioning. The goal is achieved by the fact that in a frequency divider containing a counter, a decoder, a trigger and an inverting element, the input of which is connected to the input of the frequency divider, and the output of the inverting element is connected to the reset input of the trigger, the installation input and the output of which are connected respectively to the output of the decoder and the reset input of the counter, the outputs of which are connected to the inputs of the decoder, the zero output of the decoder ;; pa connected to the control input 1m of the inverting element, and the counting input of the counter connected to the input of frequency divisors. The drawing shows a frequency divider circuit diagram. The frequency divider contains a counter 1, a decoder 2, a trigger 3 and an inverting element 4, the input is connected to the input 5 of the frequency divider and the output of the inverting element 4 is connected to the reset input of the trigger 3 installation input and the output of which is connected to the output of the decoder 2 and the input reset the counter 1, the outputs of which are connected to the inputs of the decoder 2, the zero output of the decoder 2 is connected to the control input of the inverting element 4, and the counting input of the counter 1 is connected to the input 5 of the frequency divider. The frequency divider works as follows. . The input pulses from input 5 divides the l and go to the input of counter 1, which calculates them. The input pulse count continues until the pitch on the parr buses of counter 1 is set a number code corresponding to the chosen division factor. At the same time, at the control output 6 of the decoder 2, connected to the input of the trigger 3, a signal appears, by which the trigger 3 passes to the single state. The signal of the direct output of the trigger 3 is fed to the input, resetting the counter 1 and to the output bus 7. This signal sets the counter 1 to the zero state. After the arrival of counter 1 to the zero state, at the zero output 8 of the decoder 2, a single logic level signal appears, Kojopbrti arrives at the equalizing input of the element 4. If the divider's input pulse ends at this time, i.e. the inhibit signal disappears, then at the output of element 4, a signal of a single logic level appears, which transfers trigger 3 to the zero state. If by the time of setting the counter 1 to the zero state 4, the input pulse of the divider does not end, then the signal to the zero state of the trigger 3 is formed at the end of the input pulse, which caused the code corresponding to the selected division factor to be established in the counter 1. After the trigger 3 has been reset, the resetting of the counter 1 stops and the output divider pulse ends. Further work divider repeat-. This results in pulses with a following frequency, proportional to the frequency of the input pulses and inversely proportional to the division factor, whose value is determined by the choice of the appropriate control output 6 of the decoder 2. Invention frequency divider containing a counter, the decoder trigger and inverting element, the input of which is connected to the input of the frequency divider, and the output of the inverting element is connected to the reset input of the trigger, the installation input and output of which are connected to responsibly yield decoder and a reset input of the counter, which outputs are connected to inputs deshifraotlichayuschiys. topics that, in order to increase the reliability of the operation, the zero output of the decoder is connected to the control input of the inverting element, and the counting input of the counter is connected to the input of the frequency divider. Sources of information taken into account during the examination 1. USSR author's certificate No. 612414, cd. H 03 K 23/00, 1977.
2.Шурыгин И.Т., Новиков Л.Г. Счетчики импульсов с коэффициентами счета, управл емыми с помощью двоичного кода.- Приборы и системы управ1972 , № 6, с. 31, рис. 6 лени ( прототип),2.Shurygin I.T., Novikov L.G. Pulse counters with counting coefficients controlled by a binary code. - Instruments and control systems 1972, no. 6, p. 31, Fig. 6 laziness (prototype)
ТT
6464
i i