SU1023393A1 - Запоминающее устройство - Google Patents

Abstract

ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матричный накопитель, группы ключей, дешифраторы и первую программируемую логическую матрицу, причем входы первого и второго дешифраторов  вл ютс  соответственно адрестными входами устрой :тва, отличающеес  тем, что, с целью повышени  надежности устройства, в него введены втора  программируема  логическа  матрица, схема сравнени , коммутаторы, группы пороговых усилителей , измерительные элементы и группы нагрузочных элементов, выходы которых соединены с шиной нулевого потенциала, причем входы нагрузочных элементов первой группы подклюЧены к адресным выходам строк матричного накопител , адресные входы строк которого соединены с выходами первого коммутатора, входы которого подключены соответственно к выходам ключей первой и второй групп, первые входы ключей первой группы подключены к выходу первого измерительного элемента и входам пороговых усилителей первой группы, первые входы ключей второй, группы соединены с. выходом . второго измерительного элемента и входами пороговых усилителей второй группы, вторые входы одних из,ключей первой и второй групп подключены к I выходам первого дешифратора, вторые I входы других ключей первой и второй групп соединены соответственно с выходами первой программируемой логической матрицы, входы которой подключены к входам первого дешифратора, первые входы ключей третьей и четвертой групп соединены соответственно с выходом третьего измерительного элемента и входами пороговых усилителей третьей группы и с выходе чет (Л вертого измерительного Элемента и входами пороговых усилителей четвертой группы, вторые входы одних из , ключей третьей и четвертой групп подключены к выходам второго дешифратора , а вторые входы других ключей третьей, и четвертой групп - к выходам второй программируемой логической матрицы, входы которой соединены с входами второго дешифратора, выю ходы ключей третьей и четвертой групп со со со со подключены к входам второго кс 1мутатора , выходы которого соединены с адресными входами столбцов матричного накопител , адресные выходы столбцов которого подключены к входам нагрузочных элементов второй группы, выходы пороговых усилителей соединены с одними Из входов схемы сравнени , выходы и другой вход которой и вхо .ды измерительных элементов  вл ютс  соответственно выходами, входом контрольного кода адреса и входами напр жени  выборки устройства.

Description

Изобретение относитс  к вычисли тельной технике, в частности к зап минающим устройствам, и может быть использовано в системах дискретной обработки информации с повышенной надежностью. Известно запоминающее устройств 3 котором примен етс  метод контро л  тракта дешифрации выбранных адресных шин в контрольный код адрес с последующим сравнением с внешним контрольным кодом адреса l . Недостатками устройства  вл ютс  больша  избыточность и малое бы родействие,  вл к циес  следствием сложности шифратора. Наиболее близким техническим решением к данному изобретению  вл етс  запоминающее устройство, содержащее накопитель, состо щий из основных и резервных запоминающих элементов, ключи выборки основных и резервных строк и столбцов, дешифраторы основных строк и столбцов формирователь запрета выборки основ ных столбцов, программируемую логическую матрицу, общую шину устрой ства, входные и выходные шины устркэйства 2 , Недостатками устройства  вл ютс  отсутствие контрол  правильности работы адресных цепей и тракта дешифрации , усложнение электроники обрамлени  накопител  и логики ввода-вывода , кррме того, необходимость адресации Кс1ждого дефектного запоминающего элемента усложн ет структуру ПЛМ и увеличивает ее аппа ратурный объем, что снижает надежность запоминающего устройства. Цель изобретени  - повышени  надежности запоминающего устройства. Поставленна  цель достигаетс  тем, что в запоминающее устройство, содержащее матричный накопитель, группы ключей, дешифраторы и первую программируемую логическую матрицу , причем входы первого и второго дешифраторов  вл ютс  соответственно адресными-.: в ходами устройства, введены втора  программируема  логическа  матрица, .схема сравнени , коммутаторы, группы пороговых усилителей , измерительные элементы и группы нагрузочных элементов, выхода которых соединены с шиной нулевого потенциала, причем входы нагрузочных элементов первой группы подключены к гщресным выходам строк матричного накопител , адресные входы строк которого соединены с выходами первого коммутатора, входы которого подключены соответственно к выходам ключей первой и второй гру первые входы ключей первой группы п ключены к выходу первого измеритель ного элемента и.входам пороговых ус лителей первой группы, первые входы ключей второй группы соединены с выходом второго измерительного элемента и входами пороговых усилителей, второй группы, вторые входы одних из ключей первой и второй групп, подключены к выходам первого дешифратора, вторые входы другах ключей первой и второй групп соединены соответственно с выходами первой программируемой логической матрицы, входы которой подключены к входам первого дешифратора , первые входы ключей третьей и четвертой групп соединены соответственно с выходом третьего измерительного элемента и входами порюговых усилителей третьей группы и с выходом четвертого измерительного элемента и входами пороговых усилителей четвертой группы, вторые входы одних из ключей третьей и четвертой групп ; подключены к выходам второго дешифратора , а BTOixje входы других ключей третьей и четвертой групп - к выходам второй программируемой логической матрицы , входы которой соединены с вхо|Дами второго дешифратора,выходы клм;чей третьей и четвертой групп подключены к входам второго коммутатора, выходы которого соединены с адресными входами столбцов матричного накопител , адресные выходы столбцов которого подключены к входам нагрузочных элементов второй группы, выходы пороговых усилителей соединены с одними из входов схемы сравнени , выходы и другой вход которой и входы измерительных элементов  вл ютс  соответственно выходами, входом контрольного кода адреса и входами напр жени  выборки устройства, На фиг.1 приведена функциональна  схема предложенного устройства; на фиг.2 - функциональные схемы наиболее предпочтительных вариантов выполнени  схемы сравнени  и групп пороговых усилителей соответственно. Предложенное запоминающее устройство содержит матричный накопитель 1, состо щий из основных и резервных запоминающих элементов, первую 2 и вторую 3 группы нагрузочных элементов, первый 4 и второй 5 коммутаторы, первую группу ключей б, предназначенных дл  выборки строк накопител , первый измерительный элемент 7, например резистор, первую группу пороговых усилителей 8, первый дешифратор 9, первую программируемую логическую матриу 10, вторую группу ключей 11, предназначенных дл  выборки строк накопиел , второй измерительный элемент 12, например резистор, вторую группу ороговых усилителей 13, третью групу ключей 14, предназначенную, дл  выорки столбцов накопител , третий змерительный элемент 15, например, езистор, третью группу пороговых усилителей 16, второй дешифратор 177 вторую программируемую логическую матрицу 18, четвертую группу ключей 19, предназначенных дл  выборки ст.ол цов накопител , четвертый измеритель ныЯ элемент 2.0, например резистор, четвертую группу пороговых усилителей 21 и схему сравнени  22 с входам 23-31. На фиг.1 обозначено; вход конт рольного кода адреса 32 устройства, выходы 33 и 34, адресные входы 35 и 36 и вход напр жени  выборки 37 устройства . Схема 22 сравнени  содержит (фиг. первый элемент ИЛИ 38, первый элемент И 39, второй элемент ИЛИ 40, второй элемент И 41, третий элемент ИЛИ 42, первый 43 и второй 44 сумматоры по модулю два, элемент И-НЕ 45, четвертый 46 и п тый 47 элементы ИЛИ Кажда  из групп пороговых усилителей содержит (фиг.З) первый 48 к второй 49 пороговые усилители с разныют порогами срабатывани . Коммутаторы 4 и 5 могут .быть выполнены на основе коммутирующих элементов , которые могут быть удалены П5гтем например, механического разрушени , пережигани  лучс и лазера и т. Программируемые логические матрицы 10 и 18 могут быть выполнены, например , на основе элементов ИЛИ-НЕ и ключей с коммутирующими перекмчками, которые могут устран тьс  механическим способом, пережиганием лучом лазера и т.п. Устройство работает следуюишм образом .. Коррекци  посто нных неисправностей ., После изготовлени  устройства производитс  его контроль и дйагностй ка с целью обнаружени  и локализации всех неисправностей. В случае обнаружени  неисправностей, привод щих к неправильной работе дешифраторов, не исправностей запоминающих элементов накопител  1, ключей 6,11,14 и 19 .. .И и т.д. производитс  удаление соответствующего коммутирующего эле мента в коммутаторах 4 и 5 соответст вуьощих строке и.столбцу, в которы-: обнаружен дефект. Адрес дефектной строки записываетс  в матрицу 10, а адрес дефектного столбца - в матрицу 18. ,В процессе работы устрбйства при обращении по адресу, содержащему дефектные элементы в строке и столбце накопител  1, происходит выборка исправной строки столбца из резервных строк и столбцов накопител  1, При этом дефектные строки и столбцы не выбираютс , так как цепи их выборки разомкнуты путем удалени  соответствующих коммутирующих элементов в коммутаторах 4 и 5. Рассмотрим три режима работы устройства в период эксплуатации; пр отсутствии обращени , обращение при отсутствии дефектов в устройстве, об ращение при Наличии дефектов в устройстве , при следующих услови х. . При подаче на входы 36 определенной комбинации кода адреса строки и столбца соответственно формируетс  положительный потенцигш на одном из выходов ключей 6 и 11 и на одном из выходов ключей 14 и 19, а остальные выходы имеют нулевой потенциал. Положительные потенциалы с-выходов выбранных ключей 6,11,14 и 19 через коммутаторы 4 и 5 подаютс  на адресные входы накопител  1, с которого по адресным шинам передаютс  на входы нагрузочных элементов 2 и 3 соответственно . При подаче на входы 35 кода адреса , содержащего четное число единиц, происходит выборка одной из строк накопител  1, подключенных к ключам 6 (если нечетное, то выбираетс  одна из строк, подключенных к ключам 11) При подаче на входы 36 кода адреса , содержащего четное число единиц, происходит выборка одного из столбцов накопител , подключенных к ключам 14 (если нечетное, то выбираетс  столбец , подключенный к ключам 19). При подаче на входы 35 и 36 кода адреса, содержащего четное число единиц , на входе 32 формируетс  уровень |логического нул , при нечетном числе единиц - единичный уровень положительного потенциала. Работа групп пороговых усилителей возможна в трех случа х: при отсутствии обращени , при выборе одного КЗ ключей 6,11,14 и 19, при выборе более чем одного иэ ключей 6,11,14 и 19. В первом случае при отсутствии обращени  все ключи 6 и 11 эакрыты. При этом все напр жение выборки, подаваемое на вход 37 через измерительный , элемент 7, будет приложено к входу усилителей 8. Пороги первого 48 и второго 49 (фиг.З) пороговых усилителей 8 выбраны так, что в этом случае ни один из ник не срабатывает и на их выходах будет напр жение , соответствующее уровню логического нул . Во втором случае при открывании одного иэ ключей 6 от внешнего источника напр жени  выборки (на фиг.1 не показано ) по входу 37 через измерительный элемент 7, открытый из ключей 6, соответствующий коммутирукнций элемент коммутатора 4, адресную шину накопител  1, соответствующий из нагрузочных элементов .2 и общую шину нулевого потенциала потечет ток. При этом на вход усилителей 8 поступает напр жение меньшее, чем в первом случае, на.величину падени  напр жени  на измерительном элементе 7. Происходит срабатывание первого 48 из уа1лителей 8, на выходе которого по вл етс  единичный уровень положительного потенциала и второго 49 из усилителей 8, при этом напр жение не срабатывает и на его выходе по-прежнему уровень логического нул . В третьем случае при открывани  более чем одного из ключе 6 (неправ1ильна  работа устройства) .по вход 37 через измерительный элемент 7, открытый из ключей б, соотбетствующие коммутирующие элегленты коммутатора 4, адресные шины накопител  1, соответствующие из нагрузочных элементов 2 и шину нулевого потенциала потечет ток больший, чем во вторснл случае,- При этом на входе усилителе 8 будет приложено напр жение меньшее , чем во втором случае. Происходит срабатывание первого 48 и второго 49 усилителей, на выходах кото E&jx по вл ютс  единичные уровни поло жительного потенциала. Работа устройства при отсутствии обрацени . При отсутствии обращени  и дефектов все ключи б и 11 (фиг.1) закрыты При этом все напр жение выборки чере измерительные элементы 7 и 12 соответственно поступает на входы усилителей 8 и 13, на выходах которых устанавливаетс  уровень логического нул . .Это напр жение подаетс  на соответствующие входы схемы сравнени  22 откуда поступает на входы элемента и 39 (фиг.2), элементов ИЛИ 40 и 46 и первый вход сумматора 44. На выходах усилителей 16 и 21 будет уровень логического нул , который поступает на соответствующие входы схемы сравнени  22, а оттуда на входы элемента И 41, элементов ИЛИ 42, ИЛИ 47 и вто рой вход сумматора 44. На вход 31 схемы сравнени  22 в этом случае подаетс  контрольный код адреса, соответствуювдий уровню логического нул  При этом на выходах элементов И 39 и 41, элементов ИЛИ 38, 40 и 42 уста навливаетс  уровень логического нул  На выходе элемента И-НБ 45 устанавливаетс  единичный уровень положительного потенциала. Работа устройства при обращении и отсутствии дефектов в устройстве. При подаче на входы 35 и 36 определенной кодовой комбинации происходит открывание одного из ключей б, если код адреса строки содержит четное число единиц. На выходе усилител  48 (фиг.3) группы усилителей 8 по вл етс  единичный уровень положительного потенциала, а на его выходе 24 - уровень логического нул . Аналогично при выборке столбца на выходе первопо из усилителей (фиг.1 по вл етс  единичный уровень положительного потенциала, а на выходе второго усилител  16 - уровень логического нул . На выходах усилителей 13 и 21 будут уровни логического нул , которые поступают на соответствующие входы схекш сравнени  22, на выходах 33 и 34 которой будут сформированы в этом случае уровни логического нул , сигнализирующие о правильной работе устройства и об отсутствии дефектов в устройстве. Если код адреса строки и столбца содержит нечетное число единиц, положительный потенциал по вл етс  соответственно на выходе первого из усилителей 13 и на выходе первого из усилителей 21. На выходах остальных усилителей - уро-/ вень логического нул . При этом на выходах 33 и 34 будут сформированы уровни логического нул , сигнализирующие о правильной работе устройства и об отсутствии дефектных строк и столбцов в накопителе 1. Работа устройства при обращении и наличии дефектов в устрюйстве. При подаче на входы 35 и 36 определенной кодовой комбинации происходит а) открывание более чем одного иэ ключей 6. При этом на выходах усилителей 8 устанавливаютс  единичные уровни положительного потенциала, которые поступают на входы cxeNEbi сравнени  22. Единичный уровень с входа 24 через элементы ИЛИ 40 и 38 |фиг,2) поступает на выход 33, сигнализиру  о неправильной работе устройства. При этом на выходе 34 будет уровень нулевого потенциала, который сигнализирует об отсутствии дефектных строк и столбцов в накопителе 1. При открывании более чем одного из ключей 11 (фиг.1)на выходх усилителей 13 по вл ютс  единичные уровни положительного потенциала. Единичный уровень с выхода второго из усилителей 13 через элементы ИЛИ 40 H 38 поступает на выход 33, сигнали3иру  о неправильной работе устройства . При этом на выходе 34 будет уровень нулевого потенциала , сигнализиру1эдий об отсутствии дефектных строк и столбцов в накрпителё 1. При открывании одного из ключей 6 и одного из ключей 11 на выхоДс1Х 23 и 25 усилителей 8 и 13 установитс  единичный уровень положительного потенциала/ а на выходах 24 и 26 усилителей 8 и 13 будет уровень логического нул . Единичные уровни поступают на первый и второй входы элемента И 39, на выходе которого сформируетс  единичный уровень, который через элемент ИЛИ 38 поступает на выход 33, сигнализиру  о неправильной работе устройства. На выходе 34 будет уровень логического нул , сигнализируюидай об отсутствии дефектньлх строк и столбцов в накопителе 1.. Работа устройства при неисправност х .в цеп х выборки строк осуществл етс  аналогично. Если при обращений к устройству не произошло выборки ниодной строки накопител  1, то в этом случае на выходах усилителей 8 и 13 будут уров нк логического нул , которые поступа ют на входы элемента ИЛИ 46, на выходе которого установитс  уровень логического нул . При этом неэавйсимо от того, какой уровень установитс  на выходе элемента ИЛИ 47, на выходе элемента И-НЕ 45 установитс  уровень логической единицы, сигнализирующий , об отсутствии обращени  к строке или столбцу накопител  1. Ана логично работает устройство и при отсутствии обращени  к столбцам и при отсутствий обращени  одновременно к строкам и столбцам накопител  1 При этом установка единичного уровн  на выходе 34 будет осуществл тьс  по сигналу с выхода элемента ИЛИ 47 при неисправности в цеп х выбора строк и одновременно по выходам элементов ИЛИ 46 и 47 при неисправност х в цеп х выбора строк и столбцов Правильность обращени  к адресным шинам строки и столбца накопител  1 исправность входных адресных цепей и правильность приёма кода адреса осуществл етс  проверкой на совпадение контрольного кода адреса, подаваеА4ого по входу 32 на второй вход сумматора 43, и признака четности фактически выбранных строк и столбцов накопител  1 (формирователь сигналов четности условно не показан). При этом возможны следующие случа ЕСЛИ код адреса строки и код адре са столбца содержат четное число еди нш;,едивич ныё уров ни положитель ного потенциала по вл ютс  на выходах 23 и 27 усилителей 8 и 16; Эти сигналы поступают на входа: сумм;атора 44, на выходе которого формируетс  нулевой уровень, поступ ощий на первый вход су14матора 43, на второй вход которого приходит нулевой уровень контрольного кода адреса. На шлхрде сукм тора 43 будет сфО1Я4ирован уровень ну л  - отсутствие ошибки. Если код адреса строки и код адре са столбца содержат нечетное число единиц, на выходах 23 и 2t усилителей 8 и 16 будут уровни логического нул . На выходе сумматора 44 сформируетс  также уровень логического нул . На второй вход сумматора 43 а этом случае приходит нулевой уровень со входа 32 и на выходе сумматора 43 формируетс  уровень нул  - отсутствие ошибки. Код адреса СТ|ЕЮКИ содержит четное, а код адреса столбца нечетное число единиц. При этом контрольный код адреса на входе 32 будет иметь уровень логической единицы. На выходе сумматора 44 будет также сформирован единичный уровень, так как на выходе 23 усилителей 8 будет единичный уровень а. на выходе 27 усилителей 16 - нулевой . На выходе сумматсфа 43 будет ; сформирован нулевой уровень - отсутствие ошибки. Код адреса строки содержит нечетное , а код адреса столбца четное число единиц. При этом контрольный код адреса на входе 32 будет иметь уровень логической единицы. На выходе сумматора 44 будет также сформирован единичный уровень, а на выхо де сумматора 43 нулевой уровень отсутствие ошибки. При несовпаден1ш признаков контрольного кода адреса на входе 32 и внутреннего признака четности на выходе 33 схемы сравиеии  22 по вл етс  единичный уровень напр жени , сигнал из ирукций о неправильно работе устройства. Предлагаемое устройство позвол ет осуществл ть замену дефектных строк и столбцов на резервною в накопителе 1 без снижени  быстродействи  устройства , производить оперативный контроль исправности и правильности работы адресных цепей и тракта дешифрации , правильности приема кода адресаг что значительно повышает надежность работы устройства, а также позвол ет формировать сигнал на выходе 34 Об обращении к дефектным строкам и столб цам накопител  1, может батъ использован дл  управлени  выешию устройством, осуществл ющим подключение вместо дефектных строк и ,столбцов накопител  1 исправных ив ви«м- , него резерва, в случае, если строк и столбцЬв иакопнтшм i оказалось недостаточно дл  у«тр|1«ю м  всех дефектов устройства. Отмесите ьна  лрюстота и регул риость ( ры устройства делают его реал эуемм метрданш микроэлектроники с пгмиггHfcM коэффициенте выхода го ннх нвде ЛИЙ. Технико-экономическое прёммукч щество предложенного устройства эаг ключаетс  в его более высокой ШЯКК нести по сравнению с прототипом.

37

1

.

.35

л

Claims (1)

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матричный накопитель, группы ключей, дешифраторы и первую программируемую логическую матрицу, причем входы первого и второго дешифраторов являются соответственно адрес?· ними входами устройства, отличающееся тем, что, с целью повышения надежности устройства, в него введены вторая программируемая логическая матрица, схема сравнения, коммутаторы, группы пороговых усилителей, измерительные элементы и группы нагрузочных элементов, выходы которых соединены с шиной нулевого потенциала, причем входа нагрузочных элементов первой группы подключены к адресным выходам строк матричного накопителя, адресные входа строк которого соединены с выходами первого коммутатора, входы которого подключены соответственно к выходам ключей первой и второй групп, первые входа ключей первой группы подключены к выходу первого измерительного эле мента и входам пороговых усилителей первой группы, первые входа ключей второй, группы соединены с. выходом . второго измерительного элемента и входами пороговых усилителей второй группы, вторые входы одних из,ключей первой и второй групп подключены к выходам первого дешифратора, вторые {входа других ключей первой и второй групп соединены соответственно с выходами первой программируемой логической матрицы, входа которой подключены к входам первого дешифратора, первые входа ключей третьей и четвертой групп соединены соответственно с выходом третьего измерительного элемента и входами пороговых усилителей третьей группы и с выходом чет вертого измерительного элемента и входами пороговых усилителей четвертой группы, вторые входы одних из .

   С ключей третьей и четвертой групп подключены к выходам второго дешифратора, а вторые входы других ключей третьей, и четвертой групп - к выходам второй программируемой логичес-| кой матрицы, входа которой соединены j'*·*. с входами второго дешифратора, вы- tO ходы ключей третьей и четвертой групп подключены к входам второго коммутатора, выхода которого соединены с ад- фф ресными входами столбцов матричного накопителя, адресные выходы столбцов которого подключены к входам нагру- ££ зочных элементов второй группы, вы- ;

   ходы пороговых усилителей соединены с одними из входов схемы сравнения, выхода и другой вход которой и вхо, да измерительных элементов являются соответственно выходами, входом контрольного кода адреса и входами напряжения выборки устройства.