RU98100412A - Уменьшение задержки при передаче буферизованных данных между двумя взаимно асинхронными шинами - Google Patents

Уменьшение задержки при передаче буферизованных данных между двумя взаимно асинхронными шинами

Info

Publication number
RU98100412A
RU98100412A RU98100412/09A RU98100412A RU98100412A RU 98100412 A RU98100412 A RU 98100412A RU 98100412/09 A RU98100412/09 A RU 98100412/09A RU 98100412 A RU98100412 A RU 98100412A RU 98100412 A RU98100412 A RU 98100412A
Authority
RU
Russia
Prior art keywords
data
bus
state machine
buffer
cell
Prior art date
Application number
RU98100412/09A
Other languages
English (en)
Other versions
RU2176814C2 (ru
Inventor
Рандалл Моут
Original Assignee
Самсунг Электроникс Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко., Лтд. filed Critical Самсунг Электроникс Ко., Лтд.
Publication of RU98100412A publication Critical patent/RU98100412A/ru
Application granted granted Critical
Publication of RU2176814C2 publication Critical patent/RU2176814C2/ru

Links

Claims (6)

1. Схема интерфейса между первой и второй шинами, которые работают асинхронно по отношению друг к другу, причем упомянутая первая шина снабжает данными упомянутую схему интерфейса синхронно с тактовым сигналом первой шины, а упомянутая вторая шина принимает данные от упомянутой схемы интерфейса синхронно с тактовым сигналом второй шины, содержащая входной/выходной буфер, содержащий по меньшей мере первую и вторую буферные ячейки, в которых запоминаются данные из упомянутой первой шины синхронно с упомянутым тактовым сигналом первой шины; по меньшей мере первый и второй индикаторы достоверности данных, связанные соответственно с упомянутыми первой и второй буферными ячейками, причем упомянутый первый индикатор достоверности данных устанавливается синхронно с упомянутым тактовым сигналом первой шины, когда данные запоминаются в упомянутой первой буферной ячейке, упомянутый второй индикатор достоверности данных устанавливается синхронно с упомянутым тактовым сигналом первой шины, когда данные запоминаются в упомянутой второй буферной ячейке; селектор индикаторов достоверности данных, который выбирает один из упомянутых первого и второго индикаторов достоверности данных; конечный автомат шины, работающий синхронно с упомянутым тактовым сигналом второй шины, который передает данные из упомянутого входного/выходного буфера на упомянутую вторую шину, причем упомянутый конечный автомат шины выбирает одну из упомянутых первой и второй буферных ячеек в качестве источника данных, подлежащих передаче на упомянутую вторую шину, упомянутый конечный автомат шины управляет упомянутым селектором индикаторов достоверности данных для выбора соответствующего одного из упомянутых первого и второго индикаторов достоверности данных в качестве упомянутого выходного индикатора достоверности данных, упомянутый конечный автомат шины наблюдает за упомянутым выходным индикатором достоверности данных для определения того, когда данные из упомянутой первой шины запомнены в упомянутой одной из упомянутых первой и второй буферных ячеек; первая схема синхронизации, которая принимает упомянутый первый индикатор достоверности данных и синхронизирует его с упомянутым тактовым сигналом второй шины для выдачи первого синхронизированного индикатора достоверности данных в качестве входа упомянутого селектора индикаторов достоверности данных; и вторая схема синхронизации, которая принимает упомянутый второй индикатор достоверности данных и синхронизирует его с упомянутым тактовым сигналом второй шины для выдачи второго синхронизированного индикатора достоверности данных в качестве входа для упомянутого селектора индикаторов достоверности данных.
2. Устройство для передачи данных между первой и второй шинами, которые работают асинхронно по отношению друг к другу, содержащее: блок хранения данных, содержащий множество ячеек хранения данных, которые хранят данные; конечный автомат интерфейса первой шины, подключенный к упомянутой первой шине данных, причем упомянутый конечный автомат интерфейса первой шины передает данные из упомянутой первой шины данных в выбранную одну ячейку из упомянутого множества ячеек хранения данных; конечный автомат интерфейса второй шины, подключенный к упомянутой второй шине данных, причем упомянутый конечный автомат интерфейса второй шины передает данные из выбранной одной ячейки из упомянутого множества ячеек хранения данных в упомянутую вторую шину данных; буфер наличия данных, имеющий соответствующий индикатор для каждой из упомянутого множества ячеек хранения данных, один из упомянутых индикаторов устанавливается в ответ на передачу данных упомянутым конечным автоматом интерфейса первой шины в упомянутую одну ячейку из упомянутого множества ячеек хранения данных и очищается в ответ на передачу данных упомянутым конечным автоматом интерфейса второй шины из упомянутой одной ячейки из упомянутого множества ячеек данных в упомянутую вторую шину данных, при этом упомянутый конечный автомат интерфейса второй шины передает данные из упомянутой одной ячейки из упомянутого множества ячеек хранения данных только тогда, когда установлен упомянутый один из упомянутых индикаторов; и набор соответствующих схем задержки, подключенных между упомянутых буфером наличия данных и упомянутым конечным автоматом интерфейса второй шины для задержки упомянутых индикаторов, чтобы упомянутый конечный автомат интерфейса второй шины не мог передавать данные из упомянутой одной ячейки из упомянутого множества ячеек данных до тех пор, пока не пройдет заранее заданное время после того, как упомянутый конечный автомат интерфейса первой шины передал данные в упомянутую одну ячейку из упомянутого множества ячеек хранения данных.
3. Устройство по п.2, в котором упомянутые блоки хранения данных являются буферами.
4. Устройство по п.2,в котором упомянутая вторая шина данных имеет тактовый сигнал, который синхронизирует передачи данных на упомянутую вторую шину данных, и в котором упомянутые соответствующие схемы задержки являются синхронизаторами, которые синхронизированы упомянутым тактовым сигналом.
5. Устройство по п.2, в котором упомянутый набор схем задержки является первым набором схем задержки, и в котором упомянутое заранее заданное время является первым заданным заранее временем, и в котором упомянутое устройство далее содержит второй набор схем задержки, подключенных между упомянутых буфером наличия данных и упомянутым конечным автоматом интерфейса первой шины для задержки упомянутых индикаторов для упомянутого конечного автомата интерфейса первой шины, чтобы упомянутый конечный автомат интерфейса первой шины не мог передавать данные в любую ячейку из упомянутого множества ячеек данных до тех пор, пока не пройдет второе заранее заданное время после того, как упомянутый конечный автомат интерфейса второй шины передал данные из упомянутой одной ячейки из упомянутого множества ячеек хранения данных в упомянутую вторую шину данных.
6. Устройство для передачи данных между первой и второй шинами данных, которые работают асинхронно по отношению друг к другу, содержащее: буфер, содержащий первую и вторую ячейки хранения данных, которые хранят данные; конечный автомат интерфейса первой шины, подключенный к упомянутой первой шине данных и к упомянутому буферу для управления передачами данных из упомянутой первой шины данных в выбранную одну из упомянутых первой и второй ячеек хранения данных в соответствии с тактовым сигналом первой шины; конечный автомат интерфейса первой шины, подключенный к упомянутой второй шине данных и к упомянутому буферу для управления передачами данных из упомянутого буфера в упомянутую вторую шину данных в соответствии с тактовым сигналом второй шины, работающим асинхронно по отношению к тактовому сигналу второй шины; первый и второй флаговые буферы, имеющие соответствующие первый и второй флаговые выходы, соединенные с обоими упомянутыми конечными автоматами интерфейса первой и второй шин, причем упомянутый выход упомянутого первого флагового буфера устанавливается синхронно по отношению к упомянутому тактовому сигналу первой шины, когда данные передаются в упомянутую первую ячейку хранения данных из упомянутой первой шины, и очищается синхронно с упомянутым тактовым сигналом второй шины, когда данные передаются из упомянутой первой ячейки хранения данных в упомянутую вторую шину данных, упомянутый выход упомянутого второго флагового буфера устанавливается синхронно по отношению к упомянутому тактовому сигналу первой шины, когда данные передаются в упомянутую вторую ячейку хранения данных из упомянутой первой шины, и очищается синхронно с упомянутым тактовым сигналом второй шины, когда данные передаются из упомянутой второй ячейки хранения данных в упомянутую вторую шину данных; первый синхронизатор, подключенный между упомянутым первым флаговым буфером и упомянутым конечным автоматом интерфейса второй шины, и второй синхронизатор, подключенный между упомянутым вторым флаговым буфером и упомянутым конечным автоматом интерфейса второй шины, при этом упомянутый первый синхронизатор синхронизирует упомянутый первый флаговый выход с упомянутым тактовым сигналом второй шины так, что упомянутый первый флаговый выход задерживается по меньшей мере на заранее заданное время перед тем, как упомянутый первый флаговый выход может быть принят упомянутым конечным автоматом интерфейса второй шины после того, как упомянутый первый флаговый сигнал изменен, упомянутый второй синхронизатор синхронизирует упомянутый второй флаговый выход с упомянутым тактовым сигналом второй шины так, что упомянутый второй флаговый выход задерживается по меньшей мере на заранее заданное время перед тем, как упомянутый второй флаговый выход может быть принят упомянутым конечным автоматом интерфейса второй шины после того, как упомянутый второй флаговый сигнал изменен.
RU98100412/09A 1995-06-07 1996-06-06 Схема уменьшения задержки при передаче буферизованных данных между двумя взаимно асинхронными шинами RU2176814C2 (ru)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US48350595A 1995-06-07 1995-06-07
US51054595A 1995-08-02 1995-08-02
US08/510,545 1995-08-02
US08/483,505 1995-08-02

Publications (2)

Publication Number Publication Date
RU98100412A true RU98100412A (ru) 2000-02-10
RU2176814C2 RU2176814C2 (ru) 2001-12-10

Family

ID=27047672

Family Applications (1)

Application Number Title Priority Date Filing Date
RU98100412/09A RU2176814C2 (ru) 1995-06-07 1996-06-06 Схема уменьшения задержки при передаче буферизованных данных между двумя взаимно асинхронными шинами

Country Status (11)

Country Link
US (1) US5764966A (ru)
EP (1) EP0834134B1 (ru)
JP (2) JP3873089B2 (ru)
KR (1) KR100258986B1 (ru)
CN (1) CN1093963C (ru)
AU (1) AU6035296A (ru)
DE (1) DE69634358T2 (ru)
IL (1) IL122260A (ru)
RU (1) RU2176814C2 (ru)
TW (1) TW303438B (ru)
WO (2) WO1996041267A1 (ru)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5898889A (en) * 1996-04-30 1999-04-27 3Com Corporation Qualified burst cache for transfer of data between disparate clock domains
US6119190A (en) * 1996-11-06 2000-09-12 Intel Corporation Method to reduce system bus load due to USB bandwidth reclamation
JPH10269775A (ja) 1997-03-27 1998-10-09 Mitsubishi Electric Corp 半導体集積回路および位相同期ループ回路
US6473439B1 (en) 1997-10-10 2002-10-29 Rambus Incorporated Method and apparatus for fail-safe resynchronization with minimum latency
US6055597A (en) * 1997-10-30 2000-04-25 Micron Electronics, Inc. Bi-directional synchronizing buffer system
US6076160A (en) * 1997-11-20 2000-06-13 Advanced Micro Devices, Inc. Hardware-based system for enabling data transfers between a CPU and chip set logic of a computer system on both edges of bus clock signal
US6279065B1 (en) * 1998-06-03 2001-08-21 Compaq Computer Corporation Computer system with improved memory access
US6366989B1 (en) * 1998-09-17 2002-04-02 Sun Microsystems, Inc. Programmable memory controller
US6418494B1 (en) 1998-10-30 2002-07-09 Cybex Computer Products Corporation Split computer architecture to separate user and processor while retaining original user interface
EP1125210B1 (en) * 1998-10-30 2006-07-05 Avocent Huntsville Corporation Split computer
US6560652B1 (en) * 1998-11-20 2003-05-06 Legerity, Inc. Method and apparatus for accessing variable sized blocks of data
EP1226493B1 (en) * 1999-11-05 2006-05-03 Analog Devices, Inc. Bus architecture and shared bus arbitration method for a communication processor
EP1150467A1 (en) * 2000-04-28 2001-10-31 STMicroelectronics S.r.l. Encoder architecture for parallel busses
US6782486B1 (en) * 2000-08-11 2004-08-24 Advanced Micro Devices, Inc. Apparatus for stopping and starting a clock in a clock forwarded I/O system depending on the presence of valid data in a receive buffer
JP2003157228A (ja) * 2001-11-20 2003-05-30 Fujitsu Ltd データ転送回路
GB0204144D0 (en) * 2002-02-22 2002-04-10 Koninkl Philips Electronics Nv Transferring data between differently clocked busses
US7321623B2 (en) 2002-10-01 2008-01-22 Avocent Corporation Video compression system
US20040111563A1 (en) * 2002-12-10 2004-06-10 Edirisooriya Samantha J. Method and apparatus for cache coherency between heterogeneous agents and limiting data transfers among symmetric processors
CN100370415C (zh) * 2003-04-26 2008-02-20 华为技术有限公司 基于fifo队列的数据包线速处理方法及其装置
CN1323529C (zh) * 2003-04-28 2007-06-27 华为技术有限公司 一种数字信号处理器内部数据传输的方法
US7269783B2 (en) * 2003-04-30 2007-09-11 Lucent Technologies Inc. Method and apparatus for dedicated hardware and software split implementation of rate matching and de-matching
US9560371B2 (en) * 2003-07-30 2017-01-31 Avocent Corporation Video compression system
KR100546403B1 (ko) * 2004-02-19 2006-01-26 삼성전자주식회사 감소된 메모리 버스 점유 시간을 가지는 시리얼 플레쉬메모리 컨트롤러
US7457461B2 (en) * 2004-06-25 2008-11-25 Avocent Corporation Video compression noise immunity
JP2006113689A (ja) * 2004-10-12 2006-04-27 Fujitsu Ltd バスブリッジ装置およびデータ転送方法
AU2004325175B2 (en) * 2004-11-25 2010-08-26 Telecom Italia S.P.A. Joint IC card and wireless transceiver module for mobile communication equipment
JP4786262B2 (ja) * 2005-09-06 2011-10-05 ルネサスエレクトロニクス株式会社 インターフェイス回路
TWI310501B (en) * 2005-10-06 2009-06-01 Via Tech Inc Bus controller and data buffer allocation method
US7519754B2 (en) * 2005-12-28 2009-04-14 Silicon Storage Technology, Inc. Hard disk drive cache memory and playback device
US20070147115A1 (en) * 2005-12-28 2007-06-28 Fong-Long Lin Unified memory and controller
US7783820B2 (en) * 2005-12-30 2010-08-24 Avocent Corporation Packet-switched split computer having disassociated peripheral controller and plural data buses
WO2007077497A1 (en) 2006-01-05 2007-07-12 Freescale Semiconductor, Inc. Method for synchronizing a transmission of information and a device having synchronizing capabilities
CA2650663A1 (en) * 2006-04-28 2007-11-08 Avocent Corporation Dvc delta commands
CN100405343C (zh) * 2006-06-21 2008-07-23 北京中星微电子有限公司 一种异步数据缓存装置
WO2008013050A1 (fr) 2006-07-25 2008-01-31 Nikon Corporation Procédé de traitement d'image, programme de traitement d'image, et dispositif de traitement d'image
WO2009069094A1 (en) * 2007-11-30 2009-06-04 Nxp B.V. Method and device for routing data between components
US8363766B2 (en) * 2008-06-06 2013-01-29 Freescale Semiconductor, Inc. Device and method of synchronizing signals
CN101944075B (zh) * 2010-07-21 2012-06-27 北京星网锐捷网络技术有限公司 总线系统、对低速总线设备进行读写操作的方法及装置
CN103440219B (zh) * 2013-08-23 2016-06-08 上海航天测控通信研究所 一种通用总线转换桥ip核
US9910818B2 (en) * 2013-10-02 2018-03-06 Lattice Semiconductor Corporation Serdes interface architecture for multi-processor systems
US20160173134A1 (en) * 2014-12-15 2016-06-16 Intel Corporation Enhanced Data Bus Invert Encoding for OR Chained Buses

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63255760A (ja) * 1987-04-14 1988-10-24 Mitsubishi Electric Corp 制御システム
US5117486A (en) * 1989-04-21 1992-05-26 International Business Machines Corp. Buffer for packetizing block of data with different sizes and rates received from first processor before transferring to second processor
DE68925696D1 (de) * 1989-12-22 1996-03-28 Ibm Elastischer konfigurierbarer Pufferspeicher zum Puffern von asynchronen Daten
US5274763A (en) * 1990-12-28 1993-12-28 Apple Computer, Inc. Data path apparatus for IO adapter
US5535341A (en) * 1994-02-24 1996-07-09 Intel Corporation Apparatus and method for determining the status of data buffers in a bridge between two buses during a flush operation

Similar Documents

Publication Publication Date Title
RU98100412A (ru) Уменьшение задержки при передаче буферизованных данных между двумя взаимно асинхронными шинами
EP1224667A1 (en) Configurable synchronizer for double data rate synchronous dynamic random access memory
RU96114995A (ru) Устройство пересылки данных и видеоигровое устройство, в котором оно используется
US5319637A (en) Synchronous control method in plurality of channel units and circuit using said method
US6067629A (en) Apparatus and method for pseudo-synchronous communication between clocks of different frequencies
US5590130A (en) Bus protocol using separate clocks for arbitration and data transfer
JPH0731530B2 (ja) 同期制御ｎｃ装置
JP3269530B2 (ja) シリアル通信システムおよびシリアル通信方法
CN111435340B (zh) 互联网总线单元及数据传输方法、wishbone互联网模块、芯片
JP2502030B2 (ja) 同期式デ―タ処理システム用の同期化装置
JP3463212B2 (ja) データ伝達装置
JP3893873B2 (ja) 二重化プロセッサ交絡システム
JP2613971B2 (ja) シリアル転送方式
CN115314568A (zh) Spi数据播发系统和方法
JP2669844B2 (ja) 多重アクセス制御方式
JPH0145785B2 (ru)
JPS607577Y2 (ja) デ−タ伝送装置
JPS6398259A (ja) 伝送ル−ト切換装置
JP3147842B2 (ja) データ転送システム及びデータ転送方法
JPS63237157A (ja) デ−タ処理システム
JPH0525213B2 (ru)
KR20000014383U (ko) 데이타버스 공유장치
JPH0142538B2 (ru)
JPH11353272A (ja) 情報転送方法およびその装置
JPH04239837A (ja) シリアルバス通信方式