RU2669520C1 - Схема goa и жидкокристаллический дисплей - Google Patents
Схема goa и жидкокристаллический дисплей Download PDFInfo
- Publication number
- RU2669520C1 RU2669520C1 RU2017134463A RU2017134463A RU2669520C1 RU 2669520 C1 RU2669520 C1 RU 2669520C1 RU 2017134463 A RU2017134463 A RU 2017134463A RU 2017134463 A RU2017134463 A RU 2017134463A RU 2669520 C1 RU2669520 C1 RU 2669520C1
- Authority
- RU
- Russia
- Prior art keywords
- level
- transistor
- gate
- source
- point
- Prior art date
Links
- 239000004973 liquid crystal related substance Substances 0.000 claims abstract description 14
- 230000005540 biological transmission Effects 0.000 claims description 51
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 230000003247 decreasing effect Effects 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 2
- 238000005265 energy consumption Methods 0.000 abstract description 2
- 239000000126 substance Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 32
- 230000007423 decrease Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000008092 positive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0421—Structural details of the set of electrodes
- G09G2300/0426—Layout of electrodes and connections
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0243—Details of the generation of driving signals
- G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/06—Details of flat display driving waveforms
- G09G2310/061—Details of flat display driving waveforms for resetting or blanking
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/08—Details of timing specific for flat panels, other than clock recovery
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/28—Digital stores in which the information is moved stepwise, e.g. shift registers using semiconductor elements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Shift Register Type Memory (AREA)
Abstract
Изобретение относится к области жидкокристаллических устройств отображения. Технический результат заключается в снижении энергопотребления жидкокристаллических устройств отображения. Технический результат достигается за счет повышающих схем N-го уровня и схемы удержания пониженного напряжения, соответственно подсоединенных к точке сигнала затвора N-го уровня и горизонтальной шине сканирования N-го уровня, при этом схемы управления повышением N-го уровня и схемы понижения N-го уровня подсоединены к точке сигнала затвора N-го уровня; повышающих схем (N+1)-го уровня и схемы удержания пониженного напряжения, соответственно подсоединенных к точке сигнала затвора (N+1)-го уровня и горизонтальной шине сканирования (N+1)-го уровня; схемы удержания пониженного напряжения, которая удерживает уровень напряжения точки сигнала затвора N-ого уровня и горизонтальной шины сканирования N-го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня, и удерживает уровень напряжения точки сигнала затвора (N+1)-го уровня и горизонтальной шины сканирования (N+1)-го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня. 3 н. и 15 з.п. ф-лы, 10 ил.
Description
УРОВЕНЬ ТЕХНИКИ
Область техники
Изобретение относится к области технологии для жидкокристаллического дисплея, а более конкретно к схеме GOA и жидкокристаллическому дисплею.
Предшествующий уровень техники
Драйвер затвора на матрице, называемый GOA, является технологией, используемой текущим процессом производства жидкокристаллического дисплея на основе тонкопленочных транзисторов для изготовления схемы сканирующего управления сигналом затвора на матричной подложке для достижения управления затвором сканированием по шинам.
Текущая схема GOA состоит из повышающей схемы, схемы управления повышением, передаточной схемы, понижающей схемы, схемы удержания пониженного напряжения и вспомогательной схемы для повышения напряжения. Повышающая схема выводит введенный тактовый сигнал на клемму затвора как сигнал возбуждения для устройства отображения. Схема управления повышением управляет включением повышающей схемы. Управление включением обычно выполняется сигналом, передаваемым от схемы GPA верхнего уровня. Схема понижения понижает напряжение на затворе до уровня низкого напряжения после завершения вывода затвором, то есть окончания сигнала затвора. Схема удержания пониженного напряжения удерживает обычно выходной сигнал затвора и сигнал затвора (обычно называемый точкой Q) повышающей схемы в выключенном состоянии (то есть установлен отрицательный уровень напряжения). Как правило, две понижающие схемы функционируют альтернативно. Повышающая схема снова повышает уровень напряжения точки Q. Это обеспечивает нормальный вывод для G(N) повышающей схемы.
Тем не менее, каждый уровень в таком выполнении имеет схему удержания пониженного напряжения, и имеет две схемы функционирующие альтернативно. Потребляемая мощность высокая, что вредно сказывается на окружающей среде.
СУЩНОСТЬ
Техническая проблема, в основном решаемая настоящим изобретением, заключается в предоставлении схемы GOA и жидкокристаллического дисплея для снижения энергопотребления схемы GOA в жидкокристаллическом дисплее.
Для решения вышеуказанной технической проблемы одно техническое решение, принятое настоящим изобретением, состоит в том, чтобы обеспечить схему GOA, содержащую множество блоков GOA, каждый из которых последовательно заряжает горизонтальные шины сканирования N-ого уровня и горизонтальные шины сканирования (N+1)-ого уровня в области отображения, блок GOA, содержащий схемы управления повышением N-ого уровня, схемы управления повышением (N+1)-ого уровня, повышающие схемы N-ого уровня, повышающие схемы (N+1)-ого уровня, понижающие схемы N-ого уровня, понижающие схемы (N+1)-ого уровня и схему удержания пониженного напряжения; в котором повышающие схемы N-ого уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора N-ого уровня и горизонтальной шине сканирования N-ого уровня, а схемы управления повышением N-ого уровня и схемы понижения N-ого уровня подсоединены к точке сигнала затвора N-ого уровня повышающие схемы (N+1)-ого уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора (N+1)-ого уровня и горизонтальной шине сканирования (N+1)-ого уровня, а схемы управления повышением (N+1)-ого уровня и схемы понижения (N+1)-ого уровня подсоединены к точке сигнала затвора (N+1)-ого уровня; схема удержания пониженного напряжения удерживает уровень напряжения точки сигнала затвора N-ого уровня и горизонтальной шины сканирования N-ого уровня на низком уровне после зарядки горизонтальной шины сканирования N-ого уровня, и удерживает уровень напряжения точки сигнала затвора (N+1)-ого уровня и горизонтальной шины сканирования (N+1)-ого уровня на низком уровня после зарядки горизонтальной шины сканирования N-ого уровня; схема удержания пониженного напряжения содержит: первый транзистор, имеющий затвор и сток, подсоединенные к первому тактовому сигналу; второй транзистор, имеющий затвор, подсоединенный к истоку первого транзистора, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке; третий транзистор, имеющий затвор, подсоединенный ко второму тактовому сигналу, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке; четвертый транзистор, имеющий затвор и сток, подсоединенные к первой общей точке; пятый транзистор, имеющий затвор подсоединенный к точке сигнала затвора N-ого уровня, сток, подсоединенный к истоку первого транзистора и истоку четвертого транзистора, и исток подсоединенный к первому постоянному току низкого напряжения; шестой транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-ого уровня, сток, подсоединенный к истоку первого транзистора и исток, подсоединенный к первому постоянному току низкого напряжения; седьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; восьмой транзистор имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; девятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; десятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; одиннадцатый транзистор, имеющий затвор и сток, подсоединенные ко второму тактовому сигналу; двенадцатый транзистор, имеющий затвор, подсоединенный к истоку одиннадцатого транзистора, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке; тринадцатый транзистор, имеющий затвор, подсоединенный к первому тактовому сигналу, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке; четырнадцатый транзистор, имеющий затвор и сток, подсоединенные ко второй общей точке; пятнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-ого уровня, сток, подсоединенный к истоку одиннадцатого транзистора и истоку четырнадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения; шестнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-ого уровня, сток, подсоединенный к истоку одиннадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения; семнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; восемнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; девятнадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; и двадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; блок GOA дополнительно содержит схему сброса, подсоединенную к точке сигнала затвора N-ого уровня, точке сигнала затвора (N+1)-ого уровня и первому постоянному току низкого напряжения, для снижения уровня напряжения точки сигнала затвора N-ого уровня и точки сигнала затвора (N+1)-ого уровня к низкому уровню напряжения после сброса полученного сигнала.
Чтобы решить вышеупомянутую техническую проблему, другое техническое решение, принятое в настоящем изобретении, заключается в схеме GOA, содержащей множество блоков GOA, каждый из которых последовательно заряжает горизонтальные шины сканирования N-ого уровня и горизонтальные шины сканирования (N+1)-ого уровня в области отображения, блок GOA, содержащий схемы управления повышением N-ого уровня, схемы управления повышением (N+1)-ого уровня, повышающие схемы N-ого уровня, повышающие схемы (N+1)-ого уровня, понижающие схемы N-ого уровня, понижающие схемы (N+1)-ого уровня и схему удержания пониженного напряжения; в котором повышающие схемы N-ого уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора N-ого уровня и горизонтальной шине сканирования N-ого уровня, а схемы управления повышением N-ого уровня и схемы понижения N-ого уровня подсоединены к точке сигнала затвора N-ого уровня, повышающие схемы (N+1)-ого уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора (N+1)-ого уровня и горизонтальной шине сканирования (N+1)-ого уровня, а схемы управления повышением (N+1)-ого уровня и схемы понижения (N+1)-ого уровня подсоединены к точке сигнала затвора (N+1)-ого уровня; схема удержания пониженного напряжения удерживает уровень напряжения точки сигнала затвора N-ого уровня и горизонтальной шины сканирования N-ого уровня на низком уровне после зарядки горизонтальной шины сканирования N-ого уровня, и удерживает уровень напряжения точки сигнала затвора (N+1)-ого уровня и горизонтальной шины сканирования (N+1)-ого уровня на низком уровня после зарядки горизонтальной шины сканирования N-ого уровня.
В одном варианте осуществления схема удержания пониженного напряжения содержит: первый транзистор, имеющий затвор и сток, подсоединенные к первому тактовому сигналу; второй транзистор, имеющий затвор, подсоединенный к истоку первого транзистора, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке; третий транзистор, имеющий затвор, подсоединенный ко второму тактовому сигналу, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке; четвертый транзистор, имеющий затвор и сток, подсоединенные к первой общей точке; пятый транзистор, имеющий затвор подсоединенный к точке сигнала затвора N-ого уровня, сток, подсоединенный к истоку первого транзистора и истоку четвертого транзистора, и исток подсоединенный к первому постоянному току низкого напряжения; шестой транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-ого уровня, сток, подсоединенный к истоку первого транзистора и исток, подсоединенный к первому постоянному току низкого напряжения; седьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; восьмой транзистор имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; девятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; десятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; одиннадцатый транзистор, имеющий затвор и сток, подсоединенные ко второму тактовому сигналу; двенадцатый транзистор, имеющий затвор, подсоединенный к истоку одиннадцатого транзистора, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке; тринадцатый транзистор, имеющий затвор, подсоединенный к первому тактовому сигналу, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке; четырнадцатый транзистор, имеющий затвор и сток, подсоединенные ко второй общей точке; пятнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-ого уровня, сток, подсоединенный к истоку одиннадцатого транзистора и истоку четырнадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения; шестнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-ого уровня, сток, подсоединенный к истоку одиннадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения; семнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; восемнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; девятнадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; и двадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования N-ого уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; блок GOA дополнительно содержит схему сброса, подсоединенную к точке сигнала затвора N-ого уровня, точке сигнала затвора (N+1)-ого уровня и первому постоянному току низкого напряжения.
В одном варианте осуществления схема удержания пониженного напряжения дополнительно содержит: двадцать второй транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-ого уровня, и сток и исток, подсоединенные к первой общей точке и второй общей точке соответственно.
В одном варианте осуществления блок GOA дополнительно содержит передаточную схему N-ого уровня и передаточную схему (N+1)-ого уровня; передаточная схема N-ого уровня подсоединена к точке сигнала затвора N-ого уровня для обеспечения передаточных сигналов N-ого уровня к схеме управления передачей (N+1)-ого уровня; передаточная схема (N+1)-ого уровня подсоединена к точке сигнала затвора (N+1)-ого уровня для обеспечения передаточных сигналов (N+1)-ого уровня к схеме управления передачей (N+2)-ого уровня следующего уровня блока GOA.
В одном варианте осуществления схема удержания пониженного напряжения дополнительно содержит: двадцать третий транзистор, имеющий затвор, подсоединенный к горизонтальной шине сканирования (N+1)-ого уровня, сток, подсоединенный к первой общей точке, и исток, подсоединенный к первому постоянному току низкого напряжения; и двадцать четвертый транзистор, имеющий затвор, подсоединенный к горизонтальной шине сканирования N-ого уровня, сток, подсоединенный ко второй общей точке, и исток, подсоединенный к первому постоянному току низкого напряжения.
В одном варианте осуществления затвор двадцать третьего транзистора подсоединен к передаточным сигналам (N+1)-ого уровня; затвор двадцать четвертого транзистора подсоединен к передаточным сигналам N-ого уровня.
В одном варианте осуществления исток седьмого транзистора, исток девятого транзистора, исток семнадцатого транзистора и исток девятнадцатого транзистора подсоединены ко второму постоянному току низкого напряжения.
В одном варианте осуществления схема удержания пониженного напряжения дополнительно содержит:
двадцать пятый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к передаточным сигналам (N+1)-ого уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения;
двадцать шестой транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к передаточным сигналам (N+1)-ого уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения;
двадцать седьмой транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к передаточным сигналам N-ого уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения;
и двадцать восьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к передаточным сигналам N-ого уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения.
В одном варианте осуществления блок GOA дополнительно содержит схему сброса, подсоединенную к точке сигнала затвора N-ого уровня, точке сигнала затвора (N+1)-ого уровня и первому постоянному току низкого напряжения, для снижения уровня напряжения точки сигнала затвора N-ого уровня и точке сигнала затвора (N+1)-ого уровня к уровню низкого напряжения после приема сигнала сброса.
Чтобы решить вышеупомянутую техническую проблему, другое техническое решение, принятое настоящим изобретением, представляет собой жидкокристаллический дисплей, содержащий схему GOA, содержащую множество блоков GOA, каждый из которых последовательно заряжает горизонтальные шины сканирования N-ого уровня и горизонтальные шины сканирования (N+1)-ого уровня в области отображения, блок GOA, содержащий схемы управления повышением N-ого уровня, схемы управления повышением (N+1)-ого уровня, повышающие схемы N-ого уровня, повышающие схемы (N+1)-ого уровня, понижающие схемы N-ого уровня, понижающие схемы (N+1)-ого уровня и схему удержания пониженного напряжения; причем повышающие схемы N-ого уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора N-ого уровня и горизонтальной шине сканирования N-ого уровня, а схемы управления повышением N-ого уровня и схемы понижения N-ого уровня подсоединены к точке сигнала затвора N-ого уровня; повышающие схемы (N+1)-ого уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора (N+1)-ого уровня и горизонтальной шине сканирования (N+1)-ого уровня, а схемы управления повышением (N+1)-ого уровня и схемы понижения (N+1)-ого уровня подсоединены к точке сигнала затвора (N+1)-ого уровня; схема удержания пониженного напряжения удерживает уровень напряжения точки сигнала затвора N-ого уровня и горизонтальной шины сканирования N-ого уровня на низком уровне после зарядки горизонтальной шины сканирования N-ого уровня, и удерживает уровень напряжения точки сигнала затвора (N+1)-ого уровня и горизонтальной шины сканирования (N+1)-ого уровня на низком уровня после зарядки горизонтальной шины сканирования N-ого уровня.
Отличие от нынешней технологии, положительный эффект настоящего изобретения заключается в том, что двухуровневые блоки GOA имеют одну и ту же схему удержания пониженного напряжения для соединения двухуровневых смежных блоков GOA. Схема удержания пониженного напряжения удерживает схему GOA первого уровня на уровне низкого напряжения после зарядки схемы GOA первого уровня, и удерживает схему GOA второго уровня на уровне низкого напряжения после зарядки схемы GOA второго уровня. Половина энергопотребления схемы удержания пониженного напряжения в жидкокристаллическом дисплее может быть уменьшена посредством такой конфигурации для дальнейшего снижения энергопотребления.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Вышеупомянутые и другие примерные аспекты, особенности и преимущества определенных иллюстративных вариантов осуществления настоящего изобретения будут более очевидны из последующего описания, взятого вместе с прилагаемыми чертежами, на которых:
Фиг. 1 является структурной схемой, иллюстрирующей соединение каждого блока GOA в первом варианте осуществления схемы GOA по настоящему изобретению;
Фиг. 2 является структурной схемой, иллюстрирующей схему соединения блока GOA в первом варианте осуществления схемы GOA по настоящему изобретению;
Фиг. 3 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA во втором варианте осуществления схемы по настоящему изобретению;
Фиг. 4 является временной диаграммой сигналов для каждого сигнала в определенной схеме блока GOA во втором варианте осуществления схемы по настоящему изобретению;
Фиг. 5 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в третьем варианте осуществления схемы по настоящему изобретению;
Фиг. 6 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в четвертом варианте осуществления схемы по настоящему изобретению;
Фиг. 7 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в пятом варианте осуществления схемы по настоящему изобретению;
Фиг. 8 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в шестом варианте осуществления схемы по настоящему изобретению;
Фиг. 9 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в седьмом варианте осуществления схемы по настоящему изобретению;
Фиг. 10 является временной диаграммой сигналов для каждого сигнала в определенной схеме блока GOA в седьмом варианте осуществления схемы по настоящему изобретению.
ПОДРОБНОЕ ОПИСАНИЕ
Фиг. 1 является структурной схемой, иллюстрирующей соединение каждого блока GOA в первом варианте осуществления схемы GOA по настоящему изобретению. Схема GOA содержит множество блоков GOA. Каждый блок GOA последовательно заряжает соседние горизонтальные шины сканирования двух уровней в области отображения.
Блок GOA, заряжающий горизонтальную шину сканирования G(N) N-ого уровня и горизонтальную линию сканирования G(N+1) (N+1)-ого уровня, взят в качестве примера ниже. Фиг. 2 является структурной схемой, иллюстрирующей схему соединения блока GOA в первом варианте осуществления схемы GOA по настоящему изобретению. Блок GOA содержит схемы управления повышением N-ого уровня 101, схемы управления повышением (N+1)-ого уровня 102, повышающие схемы N-ого уровня 201, повышающие схемы (N+1)-ого уровня 202, понижающие схемы N-ого уровня 301, понижающие схемы (N+1)-ого уровня 302 и схему удержания пониженного напряжения 400.
Повышающие схемы N-ого уровня 201 и схема удержания пониженного напряжения 400 подсоединены к точке сигнала затвора N-ого уровня Q(N) и горизонтальной шине сканирования N-ого уровня G(N). Схемы управления понижением N-ого уровня 101, и схемы управления повышением N-ого уровня 301 подсоединены к точке сигнала затвора N-ого уровня Q(N).
Повышающие схемы (N+1)-ого уровня 202 и схема удержания пониженного напряжения 400 соответственно подсоединены к точке сигнала затвора (N+1)-ого уровня Q(N+1) и горизонтальной шине сканирования (N+1)-ого уровня G(N+1). Схемы управления повышением (N+1)-ого уровня 102, и схемы управления понижением (N+1)-ого уровня 302 подсоединены к точке сигнала затвора (N+1)-ого уровня Q(N+1).
Схема удержания пониженного напряжения 400 удерживает уровень напряжения точки сигнала затвора N-ого уровня Q(N) и горизонтальной шины сканирования N-ого уровня G(N) на низком уровне после того, как горизонтальная шина сканирования N-ого уровня G(N) зарядится и удерживает уровень напряжения точки сигнала затвора (N+1)-ого уровня Q(N+1) и горизонтальной шины сканирования (N+1)-ого уровня G(N+1) на низком уровне после того, как горизонтальная шина сканирования (N+1)-ого уровня G(N+1) зарядится.
Конкретно, схема управления повышением N-ого уровня 101 повышает уровень напряжения точки сигнала затвора N-ого уровня Q(N) на высокий уровень и управляет повышающей схемой N-ого уровня 201 для включения после приема сигнала G(N-1) блока GOA предшествующего уровня. Схема управления повышением N-ого уровня 101 принимает тактовый сигнал N-ого уровня CK(N), чтобы зарядить горизонтальную шину сканирования N-ого уровня G(N). После завершения зарядки, понижающая схема N-ого уровня 301 понижает уровень напряжения точки сигнала затвора N-ого уровня Q(N) до низкого уровня и отключает повышающую схему N-ого уровня 201. Схема удержания пониженного напряжения 400 понижает уровень напряжения точки сигнала затвора N-ого уровня Q(N) и горизонтальной шины сканирования N-ого уровня G(N) к низкому уровню и удерживает низкий уровень.
Сигнал сканирования G(N), выводимый из горизонтальной шины сканирования N-ого уровня G(N) используется в качестве входного сигнала для схемы управления повышением (N+1)-ого уровня в схеме (N+1)-ого уровня. Принцип работы схемы (N+1)-ого уровня и схемы N-ого уровня аналогичны. Разница заключается лишь в сигнале управления для схемы управления повышением и понижающей схемы. Во время работы двухуровневой схемы, схема удержания пониженного напряжения 400 понижает уровень напряжения двухуровневой схемы до низкого уровня при этом под управлением первого тактового сигнала LC1 и второго тактового сигнала LC2 и удерживает низкий уровень.
Отличия от нынешней технологии, двухуровневые блоки GOA разделяют одну и ту же схему удержания пониженного напряжения соединяя смежные двухуровневые блоки GOA. Схема удержания пониженного напряжения удерживает схему GOA первого уровня на низком уровне напряжения после того, как схема GOA первого уровня зарядится, и удерживает схему GOA второго уровня на низком уровне напряжения после того, как схема GOA второго уровня зарядится. Половина потребляемая мощность схемы удержания пониженного напряжения в жидкокристаллическом дисплее может быть уменьшена посредством такой конфигурации для дальнейшего снижения потребляемой энергии.
Фиг. 3 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA во втором варианте осуществления схемы по настоящему изобретению. Блок GOA содержит схемы управления повышением N-ого уровня 101, схемы управления повышением (N+1)-ого уровня 102, повышающие схемы N-ого уровня 201, повышающие схемы (N+1)-ого уровня 202, понижающие схемы N-ого уровня 301, понижающие схемы (N+1)-ого уровня 302 и схему удержания пониженного напряжения 400. Схема удержания пониженного напряжения 400 содержит первый транзистор Т1, имеющий затвор и сток, подсоединенные к первому тактовому сигналу LC1; второй транзистор Т2, имеющий затвор, подсоединенный к истоку первого транзистора Т1, сток, подсоединенный к первому тактовому сигналу LC1, и исток, подсоединенный к первой общей точке K(N); третий транзистор Т3, имеющий затвор, подсоединенный ко второму тактовому сигналу LC2, сток, подсоединенный к первому тактовому сигналу LC1, и исток, подсоединенный к первой общей точке K(N); четвертый транзистор, имеющий затвор и сток, подсоединенные к первой общей точке K(N); пятый транзистор Т5, имеющий затвор подсоединенный к точке сигнала затвора N-ого уровня Q(N), сток, подсоединенный к истоку первого транзистора Т1 и истоку четвертого транзистора Т4, и исток подсоединенный к первому постоянному току низкого напряжения VSS1; шестой транзистор Т6, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-ого уровня Q(N+1), сток, подсоединенный к истоку первого транзистора Т1 и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; седьмой транзистор Т7, имеющий затвор, подсоединенный к первой общей точке K(N), сток, подсоединенный к точке сигнала затвора (N+1)-ого уровня Q(N+1) и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; восьмой транзистор Т8 имеющий затвор, подсоединенный к первой общей точке K(N), сток, подсоединенный к горизонтальной шине сканирования (N+1)-ого уровня G(N+1) и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; девятый транзистор Т9, имеющий затвор, подсоединенный ко второй общей точке P(N), сток, подсоединенный к точке сигнала затвора (N+1)-ого уровня Q(N+1), и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; одиннадцатый транзистор Т11, имеющий затвор и сток, подсоединенные ко второму тактовому сигналу LC2; двенадцатый транзистор Т12, имеющий затвор, подсоединенный к истоку одиннадцатого транзистора Т11, сток, подсоединенный ко второму тактовому сигналу LC2, и исток, под соединенный ко второй общей точке Р(N); тринадцатый транзистор Т13, имеющий затвор, подсоединенный к первому тактовому сигналу LC1, сток, подсоединенный ко второму тактовому сигналу LC2, и исток, подсоединенный ко второй общей точке Р(N); четырнадцатый транзистор Т14, имеющий затвор и сток, подсоединенные ко второй общей точке P(N); пятнадцатый транзистор Т15, имеющий затвор, подсоединенный к точке сигнала затвора N-ого уровня Q(N), сток, подсоединенный к истоку одиннадцатого транзистора Т11 и истоку четырнадцатого транзистора Т14, и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; семнадцатый транзистор Т17, имеющий затвор, подсоединенный ко второй общей точке P(N), сток, подсоединенный к точке сигнала затвора N-ого уровня Q(N), и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; восемнадцатый транзистор Т18, имеющий затвор, подсоединенный ко второй общей точке P(N), сток, подсоединенный к горизонтальной шине сканирования N-ого уровня G(N), и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; девятнадцатый транзистор Т19, имеющий затвор, подсоединенный к первой общей точке K(N), сток, подсоединенный к точке сигнала затвора N-ого уровня Q(N), и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; и двадцатый транзистор Т20, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования N-ого уровня G(N), и исток, подсоединенный к первому постоянному току низкого напряжения VSS1.
Фиг. 4 является временной диаграммой сигналов для каждого сигнала в определенной схеме блока GOA во втором варианте осуществления схемы по настоящему изобретению. Временная диаграмма сигналов разделена на семь секций пунктирными линиями на фиг.4.
В секции I, G(N-1) находится на уровне низкого напряжения, схема управления повышением N-ого уровня 101 отключена, точка Q(N) находится на уровне низкого напряжения, и схема повышения N-ого уровня 201 отключена. Благодаря функционированию LC1 и LC2, точка P(N) находится на уровне высокого напряжения, Т12 проводящий, и G(N) находится на уровне низкого напряжения. Схема управления повышением (N+1)-ого уровня 102 отключена. Точка Q(N+1) находится на уровне низкого напряжения. Схема повышения (N+1)-ого уровня 202 отключена. Благодаря функционированию LC1 и LC2, точка P(N) находится на высоком уровне напряжения, Т10 проводящий, и выход G(N+1) находится на уровне низкого напряжения.
В секции II, G(N-1) находится на уровне высокого напряжения, а схема управления повышением N-ого уровня 101 включена. Точка Q(N) находится на уровне высокого напряжения и схема повышения N-ого уровня 201 включена. Поскольку CK(N) все еще находится на уровне низкого напряжения, выход G(N) все еще находится на уровне низкого напряжения. Кроме того, поскольку Q(N) находится на уровне высокого напряжения так, что Т21, Т5 и Т15 включены, то есть P(N) и K(N) одновременно находятся на уровне низкого напряжения, G(N+1) продолжает находиться на уровне низкого напряжения.
В секции III, G(N-1) находится на уровне низкого напряжения, а схема управления повышением N-ого уровня 101 отключена. Уровень напряжения точки Q(N) немного уменьшается. Остальные ключевые точки практически не изменились.
В секции IV, функционирование первого конденсатора Сb1 в схеме повышения N-ого уровня 201 повышает напряжение точки Q(N) до более высокого уровня. Схема повышения N-ого уровня 201 все еще включена. В это время тактовый сигнал N-ого уровня CK(N) становится уровнем высокого напряжения, и G(N) заряжается.
Поскольку уровень G(N) становится высоким, схема управления повышением (N+1)-ого уровня 102 включена, и Q(N+1) становится уровнем высокого напряжения. Схема повышения (N+1)-ого уровня 202 включена. Но в это время, тактовый сигнал (N+1)-ого уровня становится низким, и G(N+1) все еще находится на низком уровне.
В секции V тактовый сигнал N-ого уровня CK(N) становится уровнем низкого напряжения, и зарядка G(N) завершена так, что схема управления повышением (N+1)-ого уровня 102 отключена. Остальные ключевые точки практически не изменились.
В секции VI, функционирование второго конденсатора Сb2 в в схеме повышения (NH-l)-ого уровня 202 повышает напряжение точки Q(N+1) до более высокого уровня. Схема повышения (N+1)-ого уровня 202 все еще включена. В это время тактовый сигнал (N+1)-ого уровня CK(N+1) становится уровнем высокого напряжения, и G(N+1) заряжается.
Поскольку уровень G(N+1) высокий, первая схема понижения 301 включена и понижает напряжение Q(N). Т21, Т5 и Т15 отключены. Поскольку функционирование Q(N+1), и изменение Lc1 и LC2, P(N) и K(N) все еще низки.
В секции VII тактовый сигнал (N+1)-ого уровня CK(N+1) становится уровнем низкого напряжения, и зарядка G(N+1) завершена. Другие ключевые точки по существу, остаются неизменными.
Фиг. 5 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в третьем варианте осуществления схемы по настоящему изобретению. Разница между блоком GOA и вторым вариантом осуществления, упомянутым выше, описана ниже.
Схема удержания пониженного напряжения 400 дополнительно содержит: двадцать второй транзистор Т22, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-ого уровня Q(N+1), и сток и исток, подсоединенные к первой общей точке K(N) и второй общей точке P(N) соответственно.
Поскольку схема удержания пониженного напряжения 400 должна понижать и удерживать двухступенчатые схемы некоторое время, Т22 и Т21 принимаются для работы обычно для обеспечения нормального выхода двухуровневых схем. Схема более безопасна, и более стабильна.
Фиг. 6 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в четвертом варианте осуществления схемы по настоящему изобретению. Разница между блоком GOA и третьим вариантом осуществления, упомянутым выше, описана ниже.
Блок GOA дополнительно содержит передаточная схема N-ого уровня 501 и передаточная схема (N+1)-ого уровня 502. Передаточная схема N-ого уровня 501 подсоединена к точке сигнала затвора N-ого уровня Q(N) для обеспечения передаточных сигналов N-ого уровня ST(N) к схеме управления передачей (N+1)-ого уровня. Передаточная схема (N+1)-ого уровня 502 подсоединяется к точке сигнала затвора (N+1)-ого уровня Q(N+1) для обеспечения передаточных сигналов (N+1)-ого уровня ST(N+1) к схеме управления передачей (N+2)-ого уровня следующего уровня блока GOA.
В варианте осуществления управляющие сигналы для схемы управления повышением N-ого уровня 101 и схемы управления повышением (N+1)-ого уровня 102 заменены как ST(N-l) и ST(N) соответственно, то есть затворы TFT транзисторов в схеме управления повышением N-ого уровня 101 и схеме управления повышением (N+1)-ого уровня 102 подсоединены к ST(N-1) и ST(N) соответственно.
Фиг. 7 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в пятом варианте осуществления схемы по настоящему изобретению. Разница между блоком GOA и четвертым вариантом осуществления, упомянутым выше, описана ниже.
Схема удержания пониженного напряжения дополнительно содержит: двадцать третий транзистор Т23, имеющий затвор, подсоединенный к горизонтальной шине сканирования (N+1)-ого уровня G(N+1), сток, подсоединенный к первой общей точке K(N), и исток, подсоединенный к первому постоянному току низкого напряжения VSS1; и двадцать четвертый транзистор Т24, имеющий затвор, подсоединенный к горизонтальной шине сканирования N-ого уровня G(N), сток, подсоединенный ко второй общей точке P(N), и исток, подсоединенный к первому постоянному току низкого напряжения VSS1.
Поскольку понижение во время выходного периода, этот вариант осуществления принимает два дополнительных TFT-транзистора для усиления понижения для P(N) и K(N) во время период работы. Если эффект понижения не достаточный, дисплей будет отклоняющимся от нормы.
Кроме того, сигнал затвора понижающих схем N-ого уровня может быть изменен как ST(N+1), а сигнал затвора понижающих схем (N+1)-ого уровня может быть изменен как ST(N+2), сигнал затвора Т23 может быть изменен как ST(N+1), а сигнал затвора Т24 может быть изменен как ST (N) для предохранения транзисторов от утечки электричества.
Фиг. 8 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в шестом варианте осуществления схемы по настоящему изобретению. Разница между блоком GOA и пятым вариантом осуществления, упомянутым выше, описана ниже.
Исток седьмого транзистора Т7, исток девятого транзистора Т9, исток семнадцатого транзистора Т17 и исток девятнадцатого транзистора Т19 подсоединены ко второму постоянному току низкого напряжения VSS2.
Фиг. 9 является структурной схемой, иллюстрирующей конкретную схему соединения блока GOA в седьмом варианте осуществления схемы по настоящему изобретению. Разница между блоком GOA и пятым вариантом осуществления, упомянутым выше, в том, что схема удержания понижения дополнительно содержит:
двадцать пятый транзистор Т25, имеющий затвор, подсоединенный к первой общей точке K(N), сток, подсоединенный к передаточным сигналам (N+1)-ого уровня ST(N+1), и исток, подсоединенный ко второму постоянному току низкого напряжения VSS2;
двадцать шестой транзистор Т26, имеющий затвор, подсоединенный ко второй общей точке P(N), сток, подсоединенный к передаточным сигналам (N+1)-ого уровня ST(N+1), и исток, подсоединенный ко второму постоянному току низкого напряжения VSS2;
двадцать седьмой транзистор Т27, имеющий затвор, подсоединенный ко второй общей точке P(N), сток, подсоединенный к передаточным сигналам N-ого уровня ST(N), и исток, подсоединенный ко второму постоянному току низкого напряжения VSS2; а также
двадцать восьмой транзистор. Т28, имеющий затвор, подсоединенный к первой общей точке K(N), сток, подсоединенный к передаточным сигналам N-ого уровня ST(N), и исток, подсоединенный ко второму постоянному току низкого напряжения VSS2.
Кроме того, сигнал затвора сигнала N-ого уровня может быть изменен как ST(N+2), а сигнал затвора схемы понижения (N+1)-ого уровня может быть изменен как ST(N+3) для содействия точке Q(N) в формировании лучшей -образной формы.
Фиг. 10 является временной диаграммой сигналов для каждого сигнала в определенной схеме блока GOA в седьмом варианте осуществления схемы по настоящему изобретению. Временная диаграмма сигналов аналогична фиг.4. Разница заключается в том, что - образные формы Q(N) и Q(N+1) являются более полными.
Вышеприведенные варианты осуществления принимают NTFT в качестве примеров. Они могут быть заменены как PTFT во время практической реализации. Высокий и низкий уровень напряжения для управления затвором переключаются. Время изменения уровня напряжения не изменяется.
Хотя настоящее изобретение проиллюстрировано и описано со ссылкой на конкретные варианты осуществления, специалист в данной области техники поймет, что многие варианты и модификации легко достижимы, без отступления от сущности и объема, определенных прилагаемой формулой изобретения и их юридическими эквивалентами.
Claims (107)
1. Схема GOA для жидкокристаллического дисплея, содержащая множество блоков GOA, каждый из которых последовательно заряжает горизонтальные шины сканирования N-го уровня и горизонтальные шины сканирования (N+1)-го уровня в области отображения, блок GOA, содержащий схемы управления повышением N-ого уровня, схемы управления повышением (N+1)-го уровня, повышающие схемы N-ого уровня, повышающие схемы (N+1)-го уровня, понижающие схемы N-го уровня, понижающие схемы (N+1)-го уровня и схему удержания пониженного напряжения;
повышающие схемы N-го уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора N-го уровня и горизонтальной шине сканирования N-го уровня, а схемы управления повышением N-го уровня и схемы понижения N-го уровня подсоединены к точке сигнала затвора N-го уровня;
повышающие схемы (N+1)-го уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора (N+1)-го уровня и горизонтальной шине сканирования (N+1)-го уровня, а схемы управления повышением (N+1)-го уровня и схемы понижения (N+1)-го уровня подсоединены к точке сигнала затвора (N+1)-го уровня;
схема удержания пониженного напряжения удерживает уровень напряжения точки сигнала затвора N-го уровня и горизонтальной шины сканирования N-го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня, и удерживает уровень напряжения точки сигнала затвора (N+1)-го уровня и горизонтальной шины сканирования (N+1)- го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня;
схема удержания пониженного напряжения содержит:
первый транзистор, имеющий затвор и сток, подсоединенные к первому тактовому сигналу;
второй транзистор, имеющий затвор, подсоединенный к истоку первого транзистора, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке;
третий транзистор, имеющий затвор, подсоединенный ко второму тактовому сигналу, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке;
четвертый транзистор, имеющий затвор и сток, подсоединенные к первой общей точке;
пятый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-го уровня, сток, подсоединенный к истоку первого транзистора и истоку четвертого транзистора, и исток подсоединенный к первому постоянному току низкого напряжения;
шестой транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, сток, подсоединенный к истоку первого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения;
седьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
восьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
девятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
десятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
одиннадцатый транзистор, имеющий затвор и сток, подсоединенные ко второму тактовому сигналу;
двенадцатый транзистор, имеющий затвор, подсоединенный к истоку одиннадцатого транзистора, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке;
тринадцатый транзистор, имеющий затвор, подсоединенный к первому тактовому сигналу, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке;
четырнадцатый транзистор, имеющий затвор и сток, подсоединенные ко второй общей точке;
пятнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-го уровня, сток, подсоединенный к истоку одиннадцатого транзистора и истоку четырнадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения;
шестнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, сток, подсоединенный к истоку одиннадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения;
семнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
восемнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
девятнадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; и
двадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
блок GOA дополнительно содержит схему сброса, подсоединенную к точке сигнала затвора N-го уровня, точке сигнала затвора (N+1)-го уровня и первому постоянному току низкого напряжения, для снижения уровня напряжения точки сигнала затвора N-го уровня и точки сигнала затвора (N+1)-го уровня к низкому уровню напряжения после сброса полученного сигнала.
2. Схема GOA по п. 1, в которой схема удержания пониженного напряжения дополнительно содержит:
двадцать второй транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, и сток и исток, подсоединенные к первой общей точке и второй общей точке соответственно.
3. Схема GOA по п. 1, в которой блок GOA содержит передаточную схему N-го уровня и передаточную схему (N+1)-го уровня;
передаточная схема N-го уровня подсоединена к точке сигнала затвора N-го уровня для обеспечения передаточных сигналов N-го уровня к схеме управления передачей (N+1)-го уровня;
передаточная схема (N+1)-го уровня подсоединена к точке сигнала затвора (N+1)-го уровня для обеспечения передаточных сигналов (N+1)-го уровня к схеме управления передачей (N+2)-го уровня следующего уровня блока GOA.
4. Схема GOA по п. 1, в которой схема удержания пониженного напряжения дополнительно содержит:
двадцать третий транзистор, имеющий затвор, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, сток, подсоединенный к первой общей точке, и исток, подсоединенный к первому постоянному току низкого напряжения; и
двадцать четвертый транзистор, имеющий затвор, подсоединенный к горизонтальной шине сканирования N-го уровня, сток, подсоединенный ко второй общей точке, и исток, подсоединенный к первому постоянному току низкого напряжения.
5. Схема GOA по п. 4, в которой затвор двадцать третьего транзистора подсоединен к передаточным сигналам (N+1)-го уровня; затвор двадцать четвертого транзистора подсоединен к передаточным сигналам N-го уровня.
6. Схема GOA по п. 5, в которой исток седьмого транзистора, исток девятого транзистора, исток семнадцатого транзистора и исток девятнадцатого транзистора подсоединены ко второму постоянному току низкого напряжения.
7. Схема GOA по п. 6, в которой схема удержания пониженного напряжения дополнительно содержит:
двадцать пятый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к передаточным сигналам (N+1)-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения;
двадцать шестой транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к передаточным сигналам (N+1)-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения;
двадцать седьмой транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к передаточным сигналам N-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения; и
двадцать восьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к передаточным сигналам N-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения.
8. Схема GOA для жидкокристаллического дисплея, содержащая множество блоков GOA, каждый из которых последовательно заряжает горизонтальные шины сканирования N-го уровня и горизонтальные шины сканирования (N+1)-го уровня в области отображения, блок GOA, содержащий схемы управления повышением N-го уровня, схемы управления повышением (N+1)-го уровня, повышающие схемы N-го уровня, повышающие схемы (N+1)-го уровня, понижающие схемы N-го уровня, понижающие схемы (N+1)-го уровня и схему удержания пониженного напряжения;
повышающие схемы N-го уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора N-го уровня и горизонтальной шине сканирования N-го уровня, а схемы управления повышением N-го уровня и схемы понижения N-го уровня подсоединены к точке сигнала затвора N-го уровня;
повышающие схемы (N+1)-го уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора (N+1)-го уровня и горизонтальной шине сканирования (N+1)-го уровня, а схемы управления повышением (N+1)-го уровня и схемы понижения (N+1)-го уровня подсоединены к точке сигнала затвора (N+1)-го уровня;
схема удержания пониженного напряжения удерживает уровень напряжения точки сигнала затвора N-го уровня и горизонтальной шины сканирования N-го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня и удерживает уровень напряжения точки сигнала затвора (N+1)-го уровня и горизонтальной шины сканирования (N+1)- го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня.
9. Схема GOA по п. 8, в которой схема удержания пониженного напряжения содержит:
первый транзистор, имеющий затвор и сток, подсоединенные к первому тактовому сигналу;
второй транзистор, имеющий затвор, подсоединенный к истоку первого транзистора, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке;
третий транзистор, имеющий затвор, подсоединенный ко второму тактовому сигналу, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке;
четвертый транзистор, имеющий затвор и сток, подсоединенные к первой общей точке;
пятый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-го уровня, сток, подсоединенный к истоку первого транзистора и истоку четвертого транзистора, и исток подсоединенный к первому постоянному току низкого напряжения;
шестой транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, сток, подсоединенный к истоку первого транзистора и исток, подсоединенный к первому постоянному току низкого напряжения;
седьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
восьмой транзистор имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
девятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
десятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
одиннадцатый транзистор, имеющий затвор и сток, подсоединенные ко второму тактовому сигналу;
двенадцатый транзистор, имеющий затвор, подсоединенный к истоку одиннадцатого транзистора, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке;
тринадцатый транзистор, имеющий затвор, подсоединенный к первому тактовому сигналу, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке;
четырнадцатый транзистор, имеющий затвор и сток, подсоединенные ко второй общей точке;
пятнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-го уровня, сток, подсоединенный к истоку одиннадцатого транзистора и истоку четырнадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения;
шестнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, сток, подсоединенный к истоку одиннадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения;
семнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
восемнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
девятнадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; и
двадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения.
10. Схема GOA по п. 9, в которой схема удержания пониженного напряжения дополнительно содержит:
двадцать второй транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, и сток и исток, подсоединенные к первой общей точке и второй общей точке соответственно.
11. Схема GOA по п. 10, в которой блок GOA дополнительно содержит передаточную схему N-го уровня и передаточную схему (N+1)-го уровня;
передаточная схема N-го уровня подсоединена к точке сигнала затвора N-го уровня для обеспечения передаточных сигналов N-го уровня к схеме управления передачей (N+1)-го уровня;
передаточная схема (N+1)-го уровня подсоединена к точке сигнала затвора (N+1)-го уровня для обеспечения передаточных сигналов (N+1)-го уровня к схеме управления передачей (N+2)-го уровня следующего уровня блока GOA.
12. Схема GOA по п. 11, в которой схема удержания пониженного напряжения дополнительно содержит:
двадцать третий транзистор, имеющий затвор, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, сток, подсоединенный к первой общей точке, и исток, подсоединенный к первому постоянному току низкого напряжения; и
двадцать четвертый транзистор, имеющий затвор, подсоединенный к горизонтальной шине сканирования N-го уровня, сток, подсоединенный ко второй общей точке, и исток, подсоединенный к первому постоянному току низкого напряжения.
13. Схема GOA по п. 12, в которой затвор двадцать третьего транзистора подсоединен к передаточным сигналам (N+1)-го уровня; затвор двадцать четвертого транзистора подсоединен к передаточным сигналам N-го уровня.
14. Схема GOA по п. 13, в которой исток седьмого транзистора, исток девятого транзистора, исток семнадцатого транзистора и исток девятнадцатого транзистора подсоединены ко второму постоянному току низкого напряжения.
15. Схема GOA по п. 14, в которой схема удержания пониженного напряжения дополнительно содержит:
двадцать пятый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к передаточным сигналам (N+1)-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения;
двадцать шестой транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к передаточным сигналам (N+1)-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения;
двадцать седьмой транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к передаточным сигналам N-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения; и
двадцать восьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к передаточным сигналам N-го уровня, и исток, подсоединенный ко второму постоянному току низкого напряжения.
16. Схема GOA по п. 8, в которой блок GOA дополнительно содержит схему сброса, подсоединенную к точке сигнала затвора N-го уровня, точке сигнала затвора (N+1)-го уровня и первому постоянному току низкого напряжения, для снижения уровня напряжения точки сигнала затвора N-го уровня и точки сигнала затвора (N+1)-го уровня к низкому уровню напряжения после сброса полученного сигнала.
17. Жидкокристаллический дисплей, содержащий схему GOA, содержащую множество блоков GOA, каждый из которых последовательно заряжает горизонтальные шины сканирования N-го уровня и горизонтальные шины сканирования (N+1)-го уровня в области отображения, блок GOA, содержащий схемы управления повышением N-го уровня, схемы управления повышением (N+1)-го уровня, повышающие схемы N-го уровня, повышающие схемы (N+1)-го уровня, понижающие схемы N-го уровня, понижающие схемы (N+1)-го уровня и схему удержания пониженного напряжения;
повышающие схемы N-го уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора N-го уровня и горизонтальной шине сканирования N-го уровня, а схемы управления повышением N-го уровня и схемы понижения N-го уровня подсоединены к точке сигнала затвора N-го уровня;
повышающие схемы (N+1)-го уровня и схема удержания пониженного напряжения соответственно подсоединены к точке сигнала затвора (N+1)-го уровня и горизонтальной шине сканирования (N+1)-го уровня, а схемы управления повышением (N+1)-го уровня и схемы понижения (N+1)-го уровня подсоединены к точке сигнала затвора (N+1)-го уровня;
схема удержания пониженного напряжения удерживает уровень напряжения точки сигнала затвора N-го уровня и горизонтальной шины сканирования N-го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня и удерживает уровень напряжения точки сигнала затвора (N+1)-го уровня и горизонтальной шины сканирования (N+1)-го уровня на низком уровне после зарядки горизонтальной шины сканирования N-го уровня.
18. Жидкокристаллический дисплей по п. 17, в котором схема удержания пониженного напряжения содержит:
первый транзистор, имеющий затвор и сток, подсоединенные к первому тактовому сигналу;
второй транзистор, имеющий затвор, подсоединенный к истоку первого транзистора, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке;
третий транзистор, имеющий затвор, подсоединенный ко второму тактовому сигналу, сток, подсоединенный к первому тактовому сигналу, и исток, подсоединенный к первой общей точке;
четвертый транзистор, имеющий затвор и сток, подсоединенные к первой общей точке;
пятый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-го уровня, сток, подсоединенный к истоку первого транзистора и истоку четвертого транзистора, и исток подсоединенный к первому постоянному току низкого напряжения;
шестой транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, сток, подсоединенный к истоку первого транзистора и исток, подсоединенный к первому постоянному току низкого напряжения;
седьмой транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
восьмой транзистор имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
девятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
десятый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования (N+1)-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
одиннадцатый транзистор, имеющий затвор и сток, подсоединенные ко второму тактовому сигналу;
двенадцатый транзистор, имеющий затвор, подсоединенный к истоку одиннадцатого транзистора, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке;
тринадцатый транзистор, имеющий затвор, подсоединенный к первому тактовому сигналу, сток, подсоединенный ко второму тактовому сигналу, и исток, подсоединенный ко второй общей точке;
четырнадцатый транзистор, имеющий затвор и сток, подсоединенные ко второй общей точке;
пятнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора N-ого уровня, сток, подсоединенный к истоку одиннадцатого транзистора и истоку четырнадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения;
шестнадцатый транзистор, имеющий затвор, подсоединенный к точке сигнала затвора (N+1)-го уровня, сток, подсоединенный к истоку одиннадцатого транзистора, и исток, подсоединенный к первому постоянному току низкого напряжения;
семнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к точке сигнала затвора N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
восемнадцатый транзистор, имеющий затвор, подсоединенный ко второй общей точке, сток, подсоединенный к горизонтальной шине сканирования N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения;
девятнадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к точке сигнала затвора N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения; и
двадцатый транзистор, имеющий затвор, подсоединенный к первой общей точке, сток, подсоединенный к горизонтальной шине сканирования N-го уровня, и исток, подсоединенный к первому постоянному току низкого напряжения.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510160697.3 | 2015-04-07 | ||
CN201510160697.3A CN104766575B (zh) | 2015-04-07 | 2015-04-07 | 一种goa电路及液晶显示器 |
PCT/CN2015/077999 WO2016161679A1 (zh) | 2015-04-07 | 2015-04-30 | 一种goa电路及液晶显示器 |
Publications (1)
Publication Number | Publication Date |
---|---|
RU2669520C1 true RU2669520C1 (ru) | 2018-10-11 |
Family
ID=53648361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
RU2017134463A RU2669520C1 (ru) | 2015-04-07 | 2015-04-30 | Схема goa и жидкокристаллический дисплей |
Country Status (8)
Country | Link |
---|---|
US (1) | US9558704B2 (ru) |
JP (1) | JP6518785B2 (ru) |
KR (1) | KR102019577B1 (ru) |
CN (1) | CN104766575B (ru) |
DE (1) | DE112015005415T5 (ru) |
GB (1) | GB2548274B (ru) |
RU (1) | RU2669520C1 (ru) |
WO (1) | WO2016161679A1 (ru) |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105096865B (zh) | 2015-08-06 | 2018-09-07 | 京东方科技集团股份有限公司 | 移位寄存器的输出控制单元、移位寄存器及其驱动方法以及栅极驱动装置 |
CN105161060B (zh) * | 2015-08-18 | 2017-12-15 | 深圳市华星光电技术有限公司 | 扫描驱动电路及具有该电路的液晶显示装置 |
CN105139796B (zh) * | 2015-09-23 | 2018-03-09 | 深圳市华星光电技术有限公司 | 一种goa电路、显示装置和goa电路的驱动方法 |
CN105161134B (zh) * | 2015-10-09 | 2018-10-23 | 京东方科技集团股份有限公司 | 移位寄存器单元及其操作方法、移位寄存器 |
CN105702194B (zh) | 2016-04-26 | 2019-05-10 | 京东方科技集团股份有限公司 | 一种移位寄存器单元、栅极驱动电路及其驱动方法 |
CN106023933B (zh) * | 2016-07-21 | 2019-02-15 | 深圳市华星光电技术有限公司 | 一种goa电路及液晶显示器 |
CN106128380B (zh) * | 2016-08-16 | 2019-01-01 | 深圳市华星光电技术有限公司 | Goa电路 |
CN106205458A (zh) * | 2016-08-30 | 2016-12-07 | 深圳市华星光电技术有限公司 | 一种goa驱动单元 |
CN106297704B (zh) * | 2016-08-31 | 2019-06-11 | 深圳市华星光电技术有限公司 | 一种栅极驱动电路 |
CN106157914B (zh) * | 2016-08-31 | 2019-05-03 | 深圳市华星光电技术有限公司 | 一种栅极驱动电路 |
CN106652936B (zh) * | 2016-12-09 | 2019-10-22 | 深圳市华星光电技术有限公司 | Goa电路及显示装置 |
CN106683624B (zh) * | 2016-12-15 | 2019-12-31 | 深圳市华星光电技术有限公司 | Goa电路及液晶显示装置 |
CN107068077B (zh) * | 2017-01-03 | 2019-02-22 | 京东方科技集团股份有限公司 | 阵列基板行驱动单元、装置、驱动方法及显示装置 |
CN106548759B (zh) * | 2017-01-14 | 2018-09-18 | 深圳市华星光电技术有限公司 | 一种goa电路及液晶显示器 |
CN107180618B (zh) * | 2017-06-30 | 2019-06-11 | 深圳市华星光电技术有限公司 | 基于goa电路的hva接线方法 |
CN109215557A (zh) * | 2018-10-18 | 2019-01-15 | 深圳市华星光电技术有限公司 | Goa驱动电路及显示面板 |
CN110223649A (zh) * | 2019-05-16 | 2019-09-10 | 深圳市华星光电技术有限公司 | Goa电路及液晶显示器 |
CN111128087A (zh) * | 2019-11-27 | 2020-05-08 | 南京中电熊猫平板显示科技有限公司 | 一种栅极扫描驱动电路和液晶显示装置 |
CN111986609B (zh) | 2020-08-31 | 2021-11-23 | 武汉华星光电技术有限公司 | 栅极驱动电路及显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100110046A1 (en) * | 2008-11-05 | 2010-05-06 | Ken-Ming Chen | Display Panel with Half Source Driver Structure and Display Data Supplying Method thereof |
US20110080384A1 (en) * | 2009-10-01 | 2011-04-07 | Au Optronics Corporation | Flat Panel Display with Circuit Protection Structure |
RU2510535C2 (ru) * | 2009-09-07 | 2014-03-27 | Шарп Кабусики Кайся | Пиксельная схема и устройство отображения |
US20140198023A1 (en) * | 2013-01-14 | 2014-07-17 | Novatek Microelectronics Corp. | Gate driver on array and method for driving gate lines of display panel |
WO2015024329A1 (zh) * | 2013-08-22 | 2015-02-26 | 京东方科技集团股份有限公司 | 阵列基板行驱动单元、阵列基板行驱动电路及显示装置 |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100917019B1 (ko) * | 2003-02-04 | 2009-09-10 | 삼성전자주식회사 | 쉬프트 레지스터와 이를 구비하는 액정 표시 장치 |
US7319452B2 (en) * | 2003-03-25 | 2008-01-15 | Samsung Electronics Co., Ltd. | Shift register and display device having the same |
US7817771B2 (en) * | 2008-12-15 | 2010-10-19 | Au Optronics Corporation | Shift register |
KR101341909B1 (ko) * | 2009-02-25 | 2013-12-13 | 엘지디스플레이 주식회사 | 쉬프트 레지스터 |
TWI407400B (zh) * | 2009-09-14 | 2013-09-01 | Au Optronics Corp | 液晶顯示器、平面顯示器及其閘極驅動方法 |
CN101661798B (zh) * | 2009-09-24 | 2012-08-29 | 友达光电股份有限公司 | 移位寄存器电路与其栅极信号产生方法 |
US8537094B2 (en) * | 2010-03-24 | 2013-09-17 | Au Optronics Corporation | Shift register with low power consumption and liquid crystal display having the same |
TWI426486B (zh) * | 2010-12-16 | 2014-02-11 | Au Optronics Corp | 運用於電荷分享畫素的整合面板型閘極驅動電路 |
KR101340197B1 (ko) * | 2011-09-23 | 2013-12-10 | 하이디스 테크놀로지 주식회사 | 쉬프트 레지스터 및 이를 이용한 게이트 구동회로 |
CN103730094B (zh) * | 2013-12-30 | 2016-02-24 | 深圳市华星光电技术有限公司 | Goa电路结构 |
CN103761952B (zh) * | 2013-12-31 | 2016-01-27 | 深圳市华星光电技术有限公司 | 一种液晶面板的扫描驱动电路、液晶面板和一种驱动方法 |
CN104299583B (zh) * | 2014-09-26 | 2016-08-17 | 京东方科技集团股份有限公司 | 一种移位寄存器及其驱动方法、驱动电路和显示装置 |
CN104376824A (zh) * | 2014-11-13 | 2015-02-25 | 深圳市华星光电技术有限公司 | 用于液晶显示的goa电路及液晶显示装置 |
CN104464665B (zh) * | 2014-12-08 | 2017-02-22 | 深圳市华星光电技术有限公司 | 一种扫描驱动电路 |
-
2015
- 2015-04-07 CN CN201510160697.3A patent/CN104766575B/zh active Active
- 2015-04-30 DE DE112015005415.4T patent/DE112015005415T5/de not_active Withdrawn
- 2015-04-30 JP JP2017551664A patent/JP6518785B2/ja active Active
- 2015-04-30 GB GB1708785.9A patent/GB2548274B/en not_active Expired - Fee Related
- 2015-04-30 RU RU2017134463A patent/RU2669520C1/ru active
- 2015-04-30 KR KR1020177023828A patent/KR102019577B1/ko active IP Right Grant
- 2015-04-30 US US14/761,102 patent/US9558704B2/en active Active
- 2015-04-30 WO PCT/CN2015/077999 patent/WO2016161679A1/zh active Application Filing
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20100110046A1 (en) * | 2008-11-05 | 2010-05-06 | Ken-Ming Chen | Display Panel with Half Source Driver Structure and Display Data Supplying Method thereof |
RU2510535C2 (ru) * | 2009-09-07 | 2014-03-27 | Шарп Кабусики Кайся | Пиксельная схема и устройство отображения |
US20110080384A1 (en) * | 2009-10-01 | 2011-04-07 | Au Optronics Corporation | Flat Panel Display with Circuit Protection Structure |
US20140198023A1 (en) * | 2013-01-14 | 2014-07-17 | Novatek Microelectronics Corp. | Gate driver on array and method for driving gate lines of display panel |
WO2015024329A1 (zh) * | 2013-08-22 | 2015-02-26 | 京东方科技集团股份有限公司 | 阵列基板行驱动单元、阵列基板行驱动电路及显示装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2016161679A1 (zh) | 2016-10-13 |
GB201708785D0 (en) | 2017-07-19 |
JP2018516384A (ja) | 2018-06-21 |
KR102019577B1 (ko) | 2019-09-06 |
DE112015005415T5 (de) | 2017-09-07 |
KR20170107549A (ko) | 2017-09-25 |
CN104766575A (zh) | 2015-07-08 |
US20160307531A1 (en) | 2016-10-20 |
CN104766575B (zh) | 2017-10-17 |
JP6518785B2 (ja) | 2019-05-22 |
GB2548274A8 (en) | 2017-11-22 |
GB2548274B (en) | 2021-04-28 |
GB2548274A (en) | 2017-09-13 |
US9558704B2 (en) | 2017-01-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
RU2669520C1 (ru) | Схема goa и жидкокристаллический дисплей | |
RU2667458C1 (ru) | Схема goa и жидкокристаллический дисплей | |
KR102284401B1 (ko) | 시프트 레지스터 유닛, 게이트 구동 회로 및 디스플레이 디바이스 | |
US11011089B2 (en) | Shift register unit and method for driving the same, gate driving circuit, array substrate and display apparatus | |
US10497454B2 (en) | Shift register, operation method thereof, gate driving circuit and display device | |
US9336898B2 (en) | Shift register unit, gate driver, and display device | |
KR101944641B1 (ko) | Igzo 프로세스 기반인 게이트 전극 구동회로 | |
CN108932933B (zh) | 移位寄存器、栅极驱动电路、显示装置 | |
US20160322115A1 (en) | Shift Register Unit, Driving Method Thereof, Gate Driving Circuit and Display Apparatus | |
TWI556222B (zh) | 移位暫存器 | |
US9401120B2 (en) | GOA circuit of LTPS semiconductor TFT | |
US20150269899A1 (en) | Shift register unit and gate driving circuit | |
US20160189648A1 (en) | Goa circuit applied to liquid crystal display device | |
WO2016037380A1 (zh) | 基于igzo制程的栅极驱动电路 | |
US20160343323A1 (en) | Goa circuit of ltps semiconductor tft | |
RU2673701C1 (ru) | Жидкокристаллическое устройство отображения и схема возбуждения затвора для него | |
EA034004B1 (ru) | Схема goa двунаправленной развертки | |
EA031969B1 (ru) | Схема goa и жидкокристаллическое дисплейное устройство, применяемые к жидкокристаллическим дисплеям | |
US9418613B2 (en) | GOA circuit of LTPS semiconductor TFT | |
GB2550508A (en) | Goa circuit for liquid crystal display device | |
CN103928001A (zh) | 一种栅极驱动电路和显示装置 | |
US20160189652A1 (en) | Scan driving circuit | |
JP2019502148A (ja) | Goa駆動回路、tft表示パネル及び表示装置 | |
CN104505050A (zh) | 用于氧化物半导体薄膜晶体管的扫描驱动电路 | |
CN104658505A (zh) | 一种移位寄存器、栅极驱动电路和相关装置 |