RU2619814C1 - Подложка матрицы, способ ее изготовления и дисплейное устройство с плоской панелью - Google Patents

Подложка матрицы, способ ее изготовления и дисплейное устройство с плоской панелью Download PDF

Info

Publication number
RU2619814C1
RU2619814C1 RU2016101413A RU2016101413A RU2619814C1 RU 2619814 C1 RU2619814 C1 RU 2619814C1 RU 2016101413 A RU2016101413 A RU 2016101413A RU 2016101413 A RU2016101413 A RU 2016101413A RU 2619814 C1 RU2619814 C1 RU 2619814C1
Authority
RU
Russia
Prior art keywords
fan
metal strip
metal
conductors
length
Prior art date
Application number
RU2016101413A
Other languages
English (en)
Inventor
Ли ЧАЙ
Original Assignee
Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд. filed Critical Шэньчжэнь Чайна Стар Оптоэлектроникс Текнолоджи Ко., Лтд.
Application granted granted Critical
Publication of RU2619814C1 publication Critical patent/RU2619814C1/ru

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G02F1/13452—Conductors connecting driver circuitry and terminals of panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/01—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate comprising only passive thin-film or thick-film elements formed on a common insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0242—Structural details of individual signal conductors, e.g. related to the skin effect
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0243—Printed circuits associated with mounted high frequency components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/0213—Electrical arrangements not otherwise provided for
    • H05K1/0237—High frequency adaptations
    • H05K1/0248—Skew reduction or using delay lines
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/13629—Multilayer wirings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0338—Layered conductor, e.g. layered metal substrate, layered finish layer, layered thin film adhesion layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/07—Electric details
    • H05K2201/0776—Resistance and impedance
    • H05K2201/0784—Uniform resistance, i.e. equalizing the resistance of a number of conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Nonlinear Science (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Theoretical Computer Science (AREA)

Abstract

Изобретение относится к технологиям производства дисплеев. В дисплейном устройстве каждый из веерных проводников включает первые металлические полосы в определенном количестве на стеклянной подложке, которая расположена в направлении прохождения веерного проводника и отделена; изолирующий слой, покрывающий каждую из частей первой металлической полосы и снабженный первым сквозным отверстием и вторым сквозным отверстием; и вторую металлическую полосу, расположенную на изолирующем слое и контактирующую с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие. При этом длины первых металлических полос веерных проводников постепенно увеличиваются в направлении от центра к краю веерной формы, так что импедансы веерных проводников остаются неизменными. Технический результат – устранение неравномерности отображения. 3 н. и 11 з.п. ф-лы, 6 ил.

Description

ПРЕДПОСЫЛКИ ДЛЯ СОЗДАНИЯ ИЗОБРЕТЕНИЯ
1. Область техники
Изобретение относится к области технологии производства дисплеев с плоской панелью, в частности к подложке матрицы, способу ее изготовления и дисплейному устройству с плоской панелью.
2. Описание уровня техники
У покупателей все большим спросом пользуются дисплейные устройства, так что дисплей с плоской панелью может быть очень популярен, и области производства дисплеев LCD (жидкокристаллических) и OLED (на органических светодиодах) быстро развиваются.
Подложка матрицы является важным элементом панели дисплея, которая имеет эффективную область отображения информации (называемую АА-область, активная область) и неэффективную область отображения вокруг эффективной области отображения, при этом эффективная область отображения включает линии сигнала, линии развертки и линии данных. Неэффективная область включает проводники, распределенные в форме веера. Линии сигнала соединены соответственно с веерными проводниками и посредством таких веерных проводников с периферической микросхемой. Поскольку длина каждого верного проводника отличается от длины другого проводника, то при равной ширине веерных проводников импеданс веерных проводников в центральной части веерной формы меньше, чем импеданс веерных проводников в краевой части веерной формы. Поэтому, когда сигнал послан по линии сигнала, сигнал, выводимый микросхемой, не может поддерживать синхронизацию, этим вызывая неравномерность отображения.
Обратимся к Фиг. 1 и Фиг. 2 вместе. На Фиг. 1 представлен схематический чертеж веерных проводников, известных из уровня техники. На Фиг. 1 схематически показаны только три веерных проводника. Веерный проводник 11, веерный проводник 12 и веерный проводник 13 распределены в форме веера. Веерный проводник 12 расположен в центре веерной формы, и веерные проводники 11 и 13 расположены на краях веерной формы. Длины веерного проводника 11 и веерного проводника 13 равны. Веерный проводник 12 использует изгибный путь, чтобы увеличить эффективную длину, так что его длина совпадает с длинами веерного проводника 11 и веерного проводника 13. На Фиг. 2 приведен вид в разрезе по А-А' веерного проводника 12, показанного на Фиг. 1.
Веерный проводник 12 получают, последовательно укладывая друг на друга первый металлический слой 121, изолирующий слой 122, второй металлический слой 123 и пассивирующий слой 124 и используя способ изготовления матрицы. Поскольку первый металлический слой 121 и второй металлический слой 123 изолированы друг от друга, то при вводе сигнала первый металлический слой 121 и второй металлический слой 123 эквивалентны двум резисторам, соединенным параллельно. Веерный проводник 11 и веерный проводник 13 имеют такую же внутреннюю структуру, что и веерный проводник 12.
Поскольку каждый из веерных проводников имеет одинаковую структуру и одинаковую длину, веерный проводник 11, веерные проводники 12 и веерный проводник 13 имеют одинаковый импеданс. Однако из-за ограничений известного уровня техники и способа изгибная часть веерного проводника 12 относительно разрежена, так что высота веерного проводника 12 увеличена и площадь, занимаемая неэффективной областью отображения, увеличивается. Поэтому это не подходит для конструкции узкой рамки панели дисплея и уменьшает степень использования подложки матрицы.
РАСКРЫТИЕ ИЗОБРЕТЕНИЯ
Главная цель настоящего изобретения заключается в том, чтобы предложить подложку матрицы и способ ее изготовления и дисплейное устройство с плоской панелью для обеспечения одинакового импеданса веерных проводников при условии, что длины веерных проводников не равны.
Для того чтобы решить вышеуказанные технические задачи, настоящее изобретение предлагает: подложку матрицы, включающую область эффективного отображения и неэффективную область отображения, окружающую эффективную область отображения и имеющую многочисленные веерные проводники, распределенные в форме веера, причем каждый веерный проводник имеет заданную длину и заданные длины многочисленных веерных проводников увеличиваются в направлении от центра к краю веерной формы, при этом любой один из веерных проводников включает: первую металлическую полосу в определенном числе, расположенную на стеклянной подложке, причем первая металлическая полоса в определенном числе расположена в направлении прохождения веерного проводника и отделена, и длина каждой части первой металлической полосы меньше, чем заданная длина, или равна ей; изолирующий слой, покрывающий каждую из частей первой металлической полосы, и изолирующий слой, который покрывает каждую из частей первой металлической полосы, снабжен первым сквозным отверстием и вторым сквозным отверстием; и вторую металлическую полосу, расположенную на изолирующем слое и контактирующую с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие, при этом длина второй металлической полосы равна заданной длине; при этом длины частей первой металлической полосы веерных проводников постепенно увеличиваются в направлении от центра к краю веерной формы и определенные числа первых металлических полос постепенно уменьшаются в этом направлении, так что импедансы веерных проводников остаются неизменными.
При этом любой один из веерных проводников включает пассивирующий слой, покрывающий вторую металлическую полосу.
При этом длина каждой части первой металлической полосы одинаковая.
При этом расстояние между каждой частью первой металлической полосы одинаковое.
При этом линейная ширина каждого из веерных проводников одинаковая.
Для решения вышеуказанных технических задач еще одним техническим решением, предлагаемым настоящим изобретением, является способ изготовления подложки матрицы, включающий: формирование первого металлического слоя на стеклянной подложке с изготовлением первого металлического слоя в форме многочисленных первых металлических полос, распределенных в форме веера, причем каждая из первых металлических линий включает первую металлическую полосу в определенном числе и каждая из первых металлических полос отделена; длины первых металлических полос многочисленных первых металлических линий увеличиваются в направлении от центра к краю веерной формы и определенные числа уменьшаются в этом направлении; формирование изолирующего слоя на многочисленных первых металлических линиях и выполнение первого сквозного отверстия и второго сквозного отверстия в месте расположения изолирующего слоя, покрывающего каждую первую металлическую полосу; и формирование второго металлического слоя на изолирующем слое с превращением второго металлического слоя в многочисленные вторые металлические полосы, причем каждая из вторых металлических полос контактирует с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие; длина второй металлической полосы больше, чем длина первой металлической полосы, или равна ей.
При этом способ, кроме того, включает формирование пассивирующего слоя на многочисленных вторых металлических полосах.
При этом длина каждой части первой металлической полосы каждой металлической линии одинаковая.
При этом расстояние между каждой частью первой металлической полосы одинаковая.
Для того чтобы решить вышеописанные технические задачи, еще одним техническим решением, предлагаемым настоящим изобретением, является дисплейное устройство с плоской панелью, включающее подложку матрицы, при этом подложка матрицы включает эффективную область отображения и неэффективную область отображения, окружающую эффективную область отображения и имеющую многочисленные веерные проводники, распределенные в форме веера, при этом каждый веерный проводник имеет заданную длину и заданные длины многочисленных веерных проводников увеличиваются в направлении от центра к краю веерной формы, при этом любой один из веерных проводников включает: первую металлическую полосу в определенном числе, расположенную на стеклянной подложке, при этом первая металлическая полоса в определенном числе расположена в направлении прохождения веерного проводника и отделена и длина каждой части первой металлической полосы меньше, чем заданная длина, или равна ей; изолирующий слой, покрывающий каждую из частей первой металлической полосы, и изолирующий слой, который покрывает каждую из частей первой металлической полосы, снабжен первым сквозным отверстием и вторым сквозным отверстием; и вторую металлическую полосу, расположенную на изолирующем слое и контактирующую с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие, при этом длина второй металлической полосы равна заданной длине; при этом длины первых металлических полос веерных проводников постепенно увеличиваются в направлении от центра к краю веерной формы и определенные числа первых металлических полос постепенно уменьшаются в этом направлении, так что импедансы веерных проводников остаются неизменными.
При этом любой один из веерных проводников включает пассивирующий слой, покрывающий вторую металлическую полосу.
При этом длина каждой части первой металлической полосы одинаковая.
При этом расстояние между каждой частью первой металлической полосы одинаковое.
При этом линейная ширина каждого из веерных проводников одинаковая.
Вкратце, подложка матрицы, способ изготовления подложки матрицы, и дисплейное устройство с плоской панелью настоящего изобретения снабжено первым сквозным отверстием и вторым сквозным отверстием в месте расположения изолирующего слоя, который покрывает каждую из частей первой металлической полосы, так что вторая металлическая полоса контактирует с каждой частью первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие. Регулируя длину первой металлической полосы каждого веерного проводника, можно сохранить импедансы веерных проводников неизменными, хотя длины веерных проводников не равны, чтобы уменьшить высоту веерных проводников и увеличить степень использования подложки матрицы, что будет подходить для узкой конструкции рамки панели дисплея.
КРАТКОЕ ОПИСАНИЕ ЧЕРТЕЖЕЙ
Фиг. 1 - схематический чертеж веерных проводников, известных из уровня техники;
Фиг. 2 - вид в разрезе по А-А' веерного проводника 12, показанного на Фиг. 1;
Фиг. 3 - схематический чертеж веерных проводников в неэффективной области на подложке матрицы согласно одному варианту осуществления настоящего изобретения;
Фиг. 4 - вид в разрезе в направлении В-В', показанном на Фиг. 3;
Фиг. 5 - схематический чертеж схемы веерных проводников, эквивалентной показанной на Фиг. 4;
Фиг. 6 - схема процесса способа изготовления подложки матрицы согласно настоящему изобретению.
ПОДРОБНОЕ ОПИСАНИЕ ПРЕДПОЧТИТЕЛЬНОГО ВАРИАНТА ОСУЩЕСТВЛЕНИЯ
Приведенный ниже текст в сочетании с чертежами и вариантом осуществления служит для подробного описания настоящего изобретения. Очевидно, что описанные ниже варианты осуществления являются лишь некоторыми вариантами осуществления настоящего изобретения. Если средние специалисты в данной области техники получат без творческих усилий другие варианты осуществления, они также будут охватываться настоящим изобретением.
Со ссылкой на Фиг. 3 приведен схематический чертеж веерных проводников в неэффективной области на подложке матрицы согласно одному варианту осуществления настоящего изобретения.
Подложка матрицы включает эффективную область отображения и неэффективную область отображения. Неэффективная область отображения окружает эффективную область отображения. Эффективная область отображения включает линии сигнала, и неэффективная область отображения включает многочисленные веерные проводники, распределенные в форме веера. Линии сигнала соединены с соответствующими веерными проводниками для приема внешнего подводимого сигнала. Каждый веерный проводник имеет некоторую заданную длину, заданная длина многочисленных веерных проводников постепенно увеличивается в направлении от центра к краю веерной формы. В данном варианте осуществления линейная ширина каждого веерного проводника одинаковая. Следует понимать, что на чертеже схематически показано только три веерных проводника 21, 22 и 23, но это не служит ограничением числа веерных проводников. Веерный проводник 22 расположен в центре веерной формы, и веерные проводники 21, 23 расположены на краях веерной формы.
Каждый из трех веерных проводников 21, 22 и 23 имеет некоторую заданную длину. Заданная длина L веерного проводника 22 меньше, чем заданные длины веерного проводника 21 и веерного проводника 23. Также смотрите Фиг. 4, где приведен вид в разрезе по линии В-В', показанной на Фиг. 3. Веерный проводник 22 включает первую металлическую полосу 221, изолирующий слой 222 и вторую металлическую полосу 223.
Первая металлическая полоса 221 имеет заданное число частей и расположена на стеклянной подложке (не показана). Первая металлическая полоса 221 в определенном числе расположена в направлении прохождения веерного проводника 22 и отделена. Длина d каждой части первой металлической полосы 221 меньше, чем заданная длина L, или равна ей. Поскольку заданная длина L веерного проводника 22 имеет ограничение, то когда длина d первой металлической полосы 221 ближе к заданной длине L, заданное число меньше. Можно понять, что если длина d первой металлической полосы 221 равна заданной длине L, то заданное число первой металлической полосы 221 равно одному. В данном варианте осуществления длина d каждой из частей первой металлической полосы 221 одинаковая. Кроме того, расстояние между каждой частью первой металлической полосы 221 одинаковое.
Изолирующий слой 222 покрывает каждую из частей первой металлической полосы 221. Изолирующий слой 222, который покрывает каждую из частей первой металлической полосы 221, снабжен первым сквозным отверстием 2221 и вторым сквозным отверстием 2222. Между двумя первыми металлическими полосами 221 изолирующий слой 222 также покрывает стеклянную подложку.
Вторая металлическая полоса 223 расположена на изолирующем слое 222. Вторая металлическая полоса 223 контактирует с каждой из частей первой металлической полосы 221 посредством первого сквозного отверстия 2221 и второго сквозного отверстия 2222. Длина второй металлической полосы 223 равна заданной длине L.
Внутренние структуры веерного проводника 21 и веерных проводников 22 и 23 одинаковые. Разница заключается в том, что длина первой металлической полосы веерного проводника 21 и веерного проводника 23 больше, чем длина d первой металлической полосы 221 веерного проводника 22. Веерный проводник 21, веерный проводник 22 и веерный проводник 23 совместно используют изолирующий слой 222. Для числа веерных проводников, которое больше трех, длины первых металлических полос веерных проводников постепенно увеличиваются в направлении от центра к краю веерной формы, и определенные числа постепенно уменьшаются в этом направлении, так что импеданс каждого веерного проводника остается неизменным.
В еще одном варианте осуществления веерный проводник 22 также включает пассивирующий слой 224. Пассивирующий слой 224 покрывает вторую металлическую полосу 223, чтобы повысить ее стойкость к истиранию и коррозии.
Смотрите Фиг. 2 и Фиг. 5. На Фиг. 5 представлен схематический чертеж схемы веерных проводников, эквивалентной показанной на Фиг. 4. На Фиг. 4 две первые металлические полосы 221, и эти две части 221 соответствуют двум сопротивлениям R1 на Фиг. 5. Каждая из первых металлических полос 221 контактирует со второй металлической полосой 223 посредством первого сквозного отверстия 2221 и второго сквозного отверстия 2222. Это эквивалентно параллельному соединению первой металлической полосы 221 и второй металлической полосы 223, что соответствует параллельному соединению сопротивления R1, сопротивления R21 и сопротивления R23 на Фиг. 5. Вторая металлическая полоса 223 не полностью контактирует с первой металлической полосой 221. Часть второй металлической полосы 223, которая не контактирует с первой металлической полосой 221, эквивалентна сопротивлению R22 на Фиг. 5, то есть сопротивление R21, сопротивление R22 и сопротивление R23 равны сопротивлению второй металлической полосы 223.
Здесь сравнивается эквивалентная схема веерного проводника 22 и эквивалентная схема веерного проводника 12 на Фиг. 2. Предполагается, что верхний и нижний металлические слои веерного проводника 12, известные из уровня техники, соответствуют сопротивлениям R1' и R2'. В эквивалентной схеме сопротивление R1' параллельно R2'. Можно сказать, что R1' больше, чем R1.
На Фиг. 4, поскольку длина второй металлической полосы 223 веерного проводника 22 равна заданной длине L, сопротивление R2 почти соответствует сопротивлению R2', так что можно предположить, что R2=R2'=R21+R22+R23.
На Фиг. 2 эквивалентный импеданс веерного проводника 12 равен:
Ro'=(R1'*R2')/(R1'+R2')=R2'/(1+R2'/R1').
При условии равной длины толщина второго металлического слоя 123 меньше толщины первого металлического слоя 121, так что, по формуле сопротивления, R=ρl/S, R2'≥R1', тогда Ro'≤R2/2.
Эквивалентный импеданс веерного проводника 22 на Фиг. 5 равен:
Ro=(R1*R21)/(R1+R21)+R22+(R1*R23)/(R1+R23)=R21/(1+R21/R1)+R22+R23/(1+R23/R1).
Если отрегулировать длину d первой металлической полосы 221 так, чтобы она была меньше определенного значения, сопротивление R22 может быть больше чем R2/2, так что Ro может быть больше чем R2/2, то есть Ro≥Ro'.
Поэтому при условии равной длины после регулировки длины d первой металлической полосы 221 сопротивление веерного проводника 22 остается неизменным и равным сопротивлению веерного проводника 12.
Дополнительно, если увеличить длину d первой металлической полосы 221 веерного проводника 22, длина второй металлической полосы 223, которая не контактирует с первой металлической полосой 221, уменьшится. Это приведет к уменьшению сопротивления R22, чтобы уменьшить Ro. Также это означает, что заданная длина веерных проводников 21 и 23 больше, чем заданная длина L веерного проводника 22. Однако можно уменьшить сопротивление веерных проводников 21 и 23 путем увеличения длины первых металлических полос веерных проводников 21, 23, чтобы сохранить их сопротивления равными с сопротивлением веерного проводника 22.
Подложка матрицы в этом варианте осуществления настоящего изобретения может сохранять постоянство сопротивления в случае неравной длины веерных проводников при регулировке длины первых металлических полос веерных проводников. Таким образом, не потребуется выполнять процесс изгибания веерных проводников, чтобы уменьшить высоту веерных проводников, можно повысить степень использования подложки матрицы, и это будет подходить для узкой конструкции рамки панели дисплея.
Настоящее изобретение также предлагает дисплейное устройство с плоской панелью, и дисплейное устройство с плоской панелью включает подложку матрицы, описанную в вышеприведенных вариантах осуществления. Другие детали дисплейного устройства с плоской панелью можно найти в известном уровне техники, и здесь они подробно описаны не будут.
На Фиг. 6 показана схема процесса способа изготовления подложки матрицы согласно настоящему изобретению. Способ изготовления включает следующие этапы:
Этап S31: формирование первого металлического слоя на стеклянной подложке с превращением первого металлического слоя в многочисленные первые металлические полосы, распределенные в форме веера, причем каждая из первых металлических линий включает первую металлическую полосу в определенном числе и каждая из частей первой металлической полосы отделена; длины первых металлических полос многочисленных первых металлических линий увеличиваются в направлении от центра к краю веерной формы и определенные числа уменьшаются в этом направлении.
При этом первый металлический слой может быть сформирован путем осаждения. После формирования первого металлического слоя из него путем мокрого травления можно изготовить многочисленные первые металлические линии, распределенные в форме веера. Так как каждая из первых металлических линий включает первую металлическую полосу, которая имеет заданное число разделенных частей, первые металлические линии не являются непрерывными. Заданное число первых металлических полос для каждой первой металлической линии разное. Если длина первой металлической полосы больше, заданное число меньше.
В данном варианте осуществления длина каждой из первых металлических полос каждой первой металлической линии одинаковая, и расстояние между каждой частью первой металлической полосы одинаковое.
Этап S32: формирование изолирующего слоя на многочисленных первых металлических линиях, изолирующий слой, покрывающий каждую из частей первой металлической полосы, выполнен с первым сквозным отверстием и вторым сквозным отверстием.
При этом изолирующий слой формируют путем нанесения покрытия. После формирования изолирующего слоя используют сухое травление для формирования первого сквозного отверстия и второго сквозного отверстия в изолирующем слое.
Этап S33: формирование второго металлического слоя на изолирующем слое с превращением второго металлического слоя в многочисленные вторые металлические полосы, причем каждая из вторых металлических полос контактирует с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие; длина второй металлической полосы больше длины первой металлической полосы или равна ей.
При этом второй металлический слой также может быть сформирован путем осаждения. После формирования второго металлического слоя из него путем мокрого травления можно изготовить многочисленные вторые металлические полосы. Линейная ширина вторых металлических полос одинакова с линейной шириной изолирующего слоя.
Длина вторых металлических полос является длиной веерного проводника. Длина первой металлической полосы может быть равна длине вторых металлических полос, и заданное число первых металлических полос при этом условии равно одному. Соответственно, выполняют одно первое и одно второе сквозные отверстия. Это условие эквивалентно условию параллельного соединения первой металлической полосы и второй металлической полосы.
После Этапа S33 способ изготовления может далее включать формирование пассивирующего слоя на многочисленных вторых металлических полосах. Пассивирующий слой защищает вторые металлические полосы.
В результате вышеизложенного получаем: подложку матрицы, способ изготовления подложки матрицы и дисплейное устройство с плоской панелью настоящего изобретения с первым сквозным отверстием и вторым сквозным отверстием в месте расположения изолирующего слоя, который покрывает каждую из частей первой металлической полосы, так что вторая металлическая полоса контактирует с каждой частью первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие. Регулируя длину первой металлической полосы каждого веерного проводника, можно поддерживать сопротивления веерных проводников неизменными при неравной длине веерных проводников, чтобы уменьшить высоту веерных проводников и увеличить степень использования подложки матрицы, что будет подходить для узкой конструкции рамки панели дисплея.
Вышеописанные варианты осуществления настоящего изобретения не использованы для ограничения объема настоящего изобретения. Любое использование упомянутого в описании или чертежах настоящего изобретения, в результате чего могут быть получены эквивалентные структуры или эквивалентные способы, или прямое или косвенное использование в других родственных областях техники подпадает под объем формулы настоящего изобретения.

Claims (29)

1. Подложка матрицы, включающая:
эффективную область отображения и
неэффективную область отображения, окружающую эффективную область отображения и имеющую многочисленные веерные проводники, распределенные в форме веера, при этом каждый веерный проводник имеет заданную длину и заданные длины многочисленных веерных проводников увеличиваются в направлении от центра к краю веерной формы, при этом любой один из веерных проводников включает:
первую металлическую полосу в определенном числе, расположенную на стеклянной подложке, при этом первая металлическая полоса в определенном числе расположена в направлении прохождения веерного проводника и отделена и длина каждой части первой металлической полосы меньше, чем заданная длина, или равна ей;
изолирующий слой, покрывающий каждую из частей первой металлической полосы, и изолирующий слой, который покрывает каждую из частей первой металлической полосы, снабжен первым сквозным отверстием и вторым сквозным отверстием; и
вторую металлическую полосу, расположенную на изолирующем слое и контактирующую с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие, при этом длина второй металлической полосы равна заданной длине;
при этом длины первых металлических полос веерных проводников постепенно увеличиваются в направлении от центра к краю веерной формы и определенные числа первых металлических полос постепенно уменьшаются в этом направлении, так что импедансы веерных проводников остаются неизменными.
2. Подложка матрицы по п. 1, отличающаяся тем, что любой один из веерных проводников включает пассивирующий слой, покрывающий вторую металлическую полосу.
3. Подложка матрицы по п. 1, отличающаяся тем, что длина каждой части первой металлической полосы одинаковая.
4. Подложка матрицы по п. 3, отличающаяся тем, что расстояние между каждой частью первой металлической полосы одинаковое.
5. Подложка матрицы по п. 1, отличающаяся тем, что линейная ширина каждого из веерных проводников одинаковая.
6. Способ изготовления подложки матрицы, включающий:
формирование первого металлического слоя на стеклянной подложке с изготовлением первого металлического слоя в форме многочисленных первых металлических полос, распределенных в форме веера, при этом каждая из первых металлических линий включает первую металлическую полосу в определенном числе и каждая из частей первой металлической полосы отделена; длины первых металлических полос многочисленных первых металлических линий увеличиваются в направлении от центра к краю веерной формы и определенные числа уменьшаются в этом направлении;
формирование изолирующего слоя на многочисленных первых металлических линиях и выполнение первого сквозного отверстия и второго сквозного отверстия в месте расположения изолирующего слоя на каждой из частей первой металлической полосы; и
формирование второго металлического слоя на изолирующем слое и преобразование второго металлического слоя в многочисленные вторые металлические полосы, причем каждая из вторых металлических полос контактирует с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие; длина второй металлической полосы больше длины первой металлической полосы или равна ей.
7. Способ изготовления по п. 6, отличающийся тем, что способ, кроме того, включает формирование пассивирующего слоя на многочисленных вторых металлических полосах.
8. Способ изготовления по п. 7, отличающийся тем, что длина каждой части первой металлической полосы каждой металлической линии одинаковая.
9. Способ изготовления по п. 8, отличающийся тем, что расстояние между каждой частью первой металлической полосы одинаковое.
10. Дисплейное устройство с плоской панелью, включающее подложку матрицы, причем подложка матрицы включает:
эффективную область отображения и
неэффективную область отображения, окружающую эффективную область отображения и имеющую многочисленные веерные проводники, распределенные в форме веера, при этом каждый веерный проводник имеет заданную длину и заданные длины многочисленных веерных проводников увеличиваются в направлении от центра к краю веерной формы, при этом любой один из веерных проводников включает:
первую металлическую полосу в определенном числе, расположенную на стеклянной подложке, при этом первая металлическая полоса в определенном числе расположена в направлении прохождения веерного проводника и отделена и длина каждой части первой металлической полосы меньше, чем заданная длина, или равна ей;
изолирующий слой, покрывающий каждую из частей первой металлической полосы, и изолирующий слой, который покрывает каждую из частей первой металлической полосы, снабжен первым сквозным отверстием и вторым сквозным отверстием; и
вторую металлическую полосу, расположенную на изолирующем слое и контактирующую с каждой из частей первой металлической полосы через первое сквозное отверстие и второе сквозное отверстие, при этом длина второй металлической полосы равна заданной длине;
при этом длины первых металлических полос веерных проводников постепенно увеличиваются в направлении от центра к краю веерной формы и определенные числа первых металлических полос постепенно уменьшаются в этом направлении, так что импедансы веерных проводников остаются неизменными.
11. Дисплейное устройство с плоской панелью по п. 10, отличающееся тем, что любой один из веерных проводников включает пассивирующий слой, покрывающий вторую металлическую полосу.
12. Дисплейное устройство с плоской панелью по п. 10, отличающееся тем, что длина каждой части первой металлической полосы одинаковая.
13. Дисплейное устройство с плоской панелью по п. 12, отличающееся тем, что расстояние между каждой частью первой металлической полосы одинаковое.
14. Дисплейное устройство с плоской панелью по п. 10, отличающееся тем, что линейная ширина каждого из веерных проводников одинаковая.
RU2016101413A 2013-06-24 2013-07-01 Подложка матрицы, способ ее изготовления и дисплейное устройство с плоской панелью RU2619814C1 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201310253734.6A CN103337501B (zh) 2013-06-24 2013-06-24 阵列基板及其制作方法、平板显示装置
CN201310253734.6 2013-06-24
PCT/CN2013/078559 WO2014205858A1 (zh) 2013-06-24 2013-07-01 阵列基板及其制作方法、平板显示装置

Publications (1)

Publication Number Publication Date
RU2619814C1 true RU2619814C1 (ru) 2017-05-18

Family

ID=49245636

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016101413A RU2619814C1 (ru) 2013-06-24 2013-07-01 Подложка матрицы, способ ее изготовления и дисплейное устройство с плоской панелью

Country Status (7)

Country Link
US (2) US9210797B2 (ru)
JP (1) JP6127209B2 (ru)
KR (1) KR101847307B1 (ru)
CN (1) CN103337501B (ru)
GB (1) GB2530211B (ru)
RU (1) RU2619814C1 (ru)
WO (1) WO2014205858A1 (ru)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103676342B (zh) * 2013-12-27 2015-12-09 深圳市华星光电技术有限公司 窄边框液晶显示器的扇出区结构
CN103761935B (zh) * 2014-01-21 2016-01-06 深圳市华星光电技术有限公司 显示面板
CN104407477A (zh) * 2014-12-02 2015-03-11 深圳市华星光电技术有限公司 阵列基板及显示装置
CN106169456A (zh) * 2016-08-22 2016-11-30 京东方科技集团股份有限公司 扇出线结构和包括其的显示装置以及扇出线布线方法
CN106206614B (zh) * 2016-08-25 2019-03-12 上海天马微电子有限公司 一种柔性显示面板和柔性显示装置
CN109698216A (zh) * 2017-10-20 2019-04-30 昆山维信诺科技有限公司 柔性显示屏
CN108091679B (zh) * 2017-12-27 2020-09-18 武汉华星光电半导体显示技术有限公司 柔性oled显示面板弯折区的走线结构、柔性oled显示面板
US11908873B2 (en) * 2018-08-23 2024-02-20 Sharp Kabushiki Kaisha Active matrix substrate, display device, and motherboard
CN110164879B (zh) * 2019-07-03 2022-04-22 京东方科技集团股份有限公司 阵列基板、显示装置
CN113658566B (zh) * 2021-10-20 2022-01-25 惠科股份有限公司 显示面板亮度调节方法、显示面板及显示器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1743927A (zh) * 2005-10-12 2006-03-08 友达光电股份有限公司 扇出导线结构
CN101424837A (zh) * 2007-11-02 2009-05-06 上海广电Nec液晶显示器有限公司 液晶显示装置阵列基板的制造方法
US20110013130A1 (en) * 2009-07-16 2011-01-20 Beijing Boe Optoelectronics Technology Co., Ltd. Ffs type tft-lcd array substrate and manufacturing method thereof

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5982746A (ja) * 1982-11-04 1984-05-12 Toshiba Corp 半導体装置の電極配線方法
JP3208658B2 (ja) * 1997-03-27 2001-09-17 株式会社アドバンスト・ディスプレイ 電気光学素子の製法
US5998230A (en) * 1998-10-22 1999-12-07 Frontec Incorporated Method for making liquid crystal display device with reduced mask steps
JP3617458B2 (ja) * 2000-02-18 2005-02-02 セイコーエプソン株式会社 表示装置用基板、液晶装置及び電子機器
US7118854B2 (en) 2001-03-30 2006-10-10 Rigel Pharmaceuticals, Inc. PAK2: modulators of lymphocyte activation
US6686651B1 (en) * 2001-11-27 2004-02-03 Amkor Technology, Inc. Multi-layer leadframe structure
KR100840330B1 (ko) * 2002-08-07 2008-06-20 삼성전자주식회사 액정 표시 장치 및 이에 사용하는 구동 집적 회로
KR20040087452A (ko) * 2003-04-08 2004-10-14 비오이 하이디스 테크놀로지 주식회사 액정표시 모듈
US7514767B2 (en) * 2003-12-03 2009-04-07 Advanced Chip Engineering Technology Inc. Fan out type wafer level package structure and method of the same
KR101159318B1 (ko) * 2005-05-31 2012-06-22 엘지디스플레이 주식회사 액정 표시 장치
TWI312434B (en) * 2005-08-19 2009-07-21 Au Optronics Corporatio A fan-out structure for a flat panel display
TWI277133B (en) * 2005-09-05 2007-03-21 Au Optronics Corp Fan-out wire structure
JP5175433B2 (ja) * 2005-09-22 2013-04-03 京セラ株式会社 画像表示装置
TWI327671B (en) * 2005-11-14 2010-07-21 Au Optronics Corp Electrical connector and method thereof and electronic module
JP4907155B2 (ja) * 2005-11-17 2012-03-28 株式会社 日立ディスプレイズ 表示装置の製造方法
JP4886278B2 (ja) * 2005-11-22 2012-02-29 東芝モバイルディスプレイ株式会社 表示装置
WO2007115333A2 (en) 2006-04-04 2007-10-11 Sennari Entertainment, Inc. Voting and multi-media actionable messaging services for mobile social networks
KR20070117268A (ko) * 2006-06-08 2007-12-12 삼성전자주식회사 박막 트랜지스터 기판 및 이를 포함하는 액정 표시판
KR20080053781A (ko) * 2006-12-11 2008-06-16 삼성전자주식회사 팬아웃 배선 구조와 이를 구비한 평판표시패널 및평판표시장치
US8008665B2 (en) * 2007-01-02 2011-08-30 Samsung Electronics Co., Ltd. Fan-out, display substrate having the same and method for manufacturing the display substrate
KR101515085B1 (ko) * 2007-10-22 2015-05-04 삼성디스플레이 주식회사 액정 표시 장치
KR101569766B1 (ko) * 2009-01-29 2015-11-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US8446006B2 (en) * 2009-12-17 2013-05-21 International Business Machines Corporation Structures and methods to reduce maximum current density in a solder ball
KR101812776B1 (ko) * 2010-09-27 2017-12-28 삼성디스플레이 주식회사 액정 표시 장치
TWI537656B (zh) * 2014-03-14 2016-06-11 群創光電股份有限公司 顯示裝置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1743927A (zh) * 2005-10-12 2006-03-08 友达光电股份有限公司 扇出导线结构
CN101424837A (zh) * 2007-11-02 2009-05-06 上海广电Nec液晶显示器有限公司 液晶显示装置阵列基板的制造方法
US20110013130A1 (en) * 2009-07-16 2011-01-20 Beijing Boe Optoelectronics Technology Co., Ltd. Ffs type tft-lcd array substrate and manufacturing method thereof

Also Published As

Publication number Publication date
US9210797B2 (en) 2015-12-08
KR101847307B1 (ko) 2018-04-10
WO2014205858A1 (zh) 2014-12-31
CN103337501A (zh) 2013-10-02
GB2530211A (en) 2016-03-16
GB201522340D0 (en) 2016-02-03
CN103337501B (zh) 2015-11-25
US10206291B2 (en) 2019-02-12
JP2016528525A (ja) 2016-09-15
US20140374140A1 (en) 2014-12-25
KR20160019510A (ko) 2016-02-19
GB2530211B (en) 2018-05-09
US20160057871A1 (en) 2016-02-25
JP6127209B2 (ja) 2017-05-10

Similar Documents

Publication Publication Date Title
RU2619814C1 (ru) Подложка матрицы, способ ее изготовления и дисплейное устройство с плоской панелью
US9865622B2 (en) Array substrate and a method for manufacturing the same
US9711541B2 (en) Display panel and method for forming an array substrate of a display panel
CN107978627B (zh) 具有微盖层的显示装置及其制造方法
CN100369258C (zh) 有源元件阵列基板
WO2018214727A1 (zh) 柔性显示基板及其制作方法、显示装置
US9989821B2 (en) Display substrate structure
US9864246B2 (en) Array substrate and display device
WO2014183327A1 (zh) 阵列基板的扇出线结构及显示面板
US11189648B2 (en) Array substrate and display device
US20160063912A1 (en) Array substrate, its manufacturing method, and display device
JP5467449B2 (ja) 引出線配線装置、画像表示装置及び引出線配線装置の製造方法
CN103064223B (zh) 一种阵列基板和一种显示面板
CN104617106A (zh) 一种阵列基板及显示装置
CN110164914B (zh) 半导体器件、显示面板、显示装置和制造方法
TW583446B (en) Conducting line structure of a liquid crystal display
US9990904B2 (en) Pixel array suitable for slim border designs
TWI569426B (zh) 畫素陣列結構、顯示面板以及畫素陣列結構的製作方法
CN104516166A (zh) 用于制造液晶显示器的方法
CN104460116A (zh) 一种液晶显示面板、其制作方法及显示装置
CN107093608B (zh) 阵列基板及其制造方法、显示装置
US20170040236A1 (en) Array substrate, method for manufacture the same, and display device
CN108873511A (zh) 平面显示面板及其制造方法
CN105161502B (zh) 一种阵列基板及其制造方法、显示装置
CN115064533A (zh) 阵列基板、显示面板、显示装置及阵列基板的制备方法

Legal Events

Date Code Title Description
PD4A Correction of name of patent owner
TK4A Correction to the publication in the bulletin (patent)

Free format text: CORRECTION TO CHAPTER -PD4A- IN JOURNAL 32-2020 FOR INID CODE(S) (73)