CN105161502B - 一种阵列基板及其制造方法、显示装置 - Google Patents
一种阵列基板及其制造方法、显示装置 Download PDFInfo
- Publication number
- CN105161502B CN105161502B CN201510524402.6A CN201510524402A CN105161502B CN 105161502 B CN105161502 B CN 105161502B CN 201510524402 A CN201510524402 A CN 201510524402A CN 105161502 B CN105161502 B CN 105161502B
- Authority
- CN
- China
- Prior art keywords
- substrate
- signal wire
- passivation layer
- antioxidation coating
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Abstract
本发明公开了一种阵列基板及其制作方法、显示装置,主要内容包括:由于作为栅线和公共电极线的信号线在制作过程中极易被腐蚀氧化,本发明在信号线之上设置一第三图案化的防氧化层,以防止信号线被腐蚀氧化,从而保证了信号线的低电阻特性,减小了信号延迟,提升了显示效果。
Description
技术领域
本发明涉及显示技术领域,尤其涉及一种阵列基板及其制造方法、显示装置。
背景技术
对于薄膜场效应晶体管(Thin Film Transistor,TFT)液晶显示装置,解决RC信号延迟问题成为增加液晶显示面板尺寸和实现高分辨率的关键,其中,各膜层的电阻成为诱发RC信号延迟的重要因素,因此,开发低电阻材料配线成为现在显示技术领域研究的重要方向之一。
而作为低电阻金属的铜在显示技术领域的应用也由此成为研究热点。以图1中所示的阵列基板的部分结构的俯视图为例进行说明,在该俯视图中,仅列出该阵列基板的一个像素结构,该像素结构中的像素单元由栅线101、公共电极线102以及数据线103限定而成,其中,该像素单元包含像素电极104,公共电极105(位于像素电极下层,部分无法显示),以及TFT元件106。具体地,以图1中a-a截面进行切割得到图2,由该截面图可知,该阵列基板还包括:基底107,栅绝缘层108和钝化层109,其中,栅线101和公共电极线102均采用金属铜材料。在进行工艺制作时,位于底层的公共电极105和栅线101及公共电极线102图案化完成后,暴露在外的Cu极易被氧化,在其上表面形成氧化铜(网格区域所示),使得栅线101和公共电极线102的电阻增大,而电阻增大很容易导致器件RC信号延迟变大,影响显示效果。
发明内容
本发明实施例提供一种阵列基板及其制造方法、显示装置,用以解决现有技术中存在的由于信号线极易被氧化引起的电阻增大,而导致RC信号延迟变大的问题。
本发明实施例采用以下技术方案:
一种阵列基板,包括:
基底;
位于所述基底之上的第一图案化的信号线;
位于所述信号线之上的第二图案化的防氧化层。
优选地,所述信号线为栅线和/或公共电极线。
优选地,所述防氧化层与所述信号线的图案相同,其中,所述防氧化层中的金属元素包括以下之一或组合:钛、锆、锰、铌、铁。
优选地,所述防氧化层覆盖整个基底,其中,所述防氧化层的材料为二氧化钛和/或二氧化锆。
优选地,所述信号线的材料为铜。
优选地,还包括:
位于所述防氧化层之上、覆盖整个基底的栅绝缘层;
位于所述栅绝缘层之上、且位于所述栅线上方的半导体层;
位于所述半导体层之上的源、漏极;
位于所述漏极之上、覆盖整个基底的钝化层;
设置在所述钝化层中的钝化层过孔,其中,所述钝化层过孔暴露出所述源漏极;
位于所述钝化层之上的像素电极,其中,所述像素电极通过所述钝化层过孔与所述源漏极连接。
一种阵列基板的制造方法,包括:
提供一基底;
在所述基底之上,通过一次构图工艺形成第一图案化的信号线和第二图案化的防氧化层。
优选地,所述信号线为栅线和/或公共电极线。
优选地,在所述基底上,通过一次构图工艺形成第一图案化的信号线和第二图案化的防氧化层,具体包括:
利用沉积工艺,在所述基底上沉积金属膜层;
利用液相沉积工艺,在所述信号线膜层之上形成防氧化层薄膜;
利用曝光工艺,对所述防氧化层薄膜和所述金属膜层进行刻蚀,形成第一图案化的信号线和第二图案化的防氧化层;
其中,所述信号线和所述防氧化层的图案相同。
优选地,在所述基底上,通过一次构图工艺形成第一图案化的信号线和第二图案化的防氧化层,具体包括:
利用沉积工艺,在所述基底上沉积金属膜层;
利用曝光工艺,对所述金属膜层进行刻蚀,形成第一图案化的信号线;
利用液相沉积工艺,在所述信号线之上形成覆盖整个基底的第二图案化的防氧化层,其中,所述防氧化层的材料为二氧化钛或二氧化锆。
优选地,所述防氧化层中的金属元素包括以下之一或组合:钛、锆、锰、铌、铁。
优选地,还包括:
在所述防氧化层之上形成覆盖整个基底的栅绝缘层;
在所述栅绝缘层之上形成位于所述栅线上方的半导体层;
在所述半导体层之上形成源、漏极;
在所述源、漏极之上形成覆盖整个基底的钝化层;
在所述钝化层中形成钝化层过孔,其中,所述钝化层过孔暴露出所述源漏极;
在所述钝化层之上形成像素电极,其中,所述像素电极通过所述钝化层过孔与所述源漏极连接。
一种显示装置,包括所述的阵列基板。
在本发明实施例中,通过在信号线之上设置防氧化层,有效避免了信号线被腐蚀氧化的可能性,保证了信号线的低电阻特性,减小了信号延迟,提升了显示效果。
附图说明
为了更清楚地说明本发明实施例中的技术方案,下面将对实施例描述中所需要使用的附图作简要介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域的普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。
图1为现有技术中阵列基板的部分结构的俯视图;
图2为以图1中a-a截面进行切割得到的剖面示意图;
图3为本发明实施例提供的阵列基板的部分结构的俯视图;
图4为以图3中的B-B’进行切割得到的剖面示意图;
图5为本发明实施例提供的另一种阵列基板的剖面示意图;
图6为本发明实施例提供的阵列基板的制作方法的流程图;
图7为本发明利用方式一制作防氧化层的工艺流程图;
图8为本发明利用方式二制作防氧化层的工艺流程图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚,下面将结合附图对本发明作进一步地详细描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例,都属于本发明保护的范围。
在本发明实施例中,为了能够避免现有技术中存在的信号线容易被氧化导致的电阻变大,而最终引起的信号延迟,以及显示效果变差等问题,本发明通过在该信号线之上形成一防氧化层作为保护层,有效避免了该信号线膜层的电阻的变化,保证了器件配线的低电阻特性,减小了信号延迟,有效保证了显示效果。
本发明提供了一种阵列基板,该阵列基板包括:基底;位于所述基底之上的第一图案化的信号线;位于所述信号线之上的第二图案化的防氧化层。
优选地,该信号线可以为栅线和/或公共电极线,也可以为数据线等信号线,本发明并不对信号线做具体限定。
下面以信号线为栅线和公共电极线为例,对本发明所涉及的技术方案进行详细描述,本发明包括但并不限于以下实施例。
如图3所示,为本发明实施例提供的一种阵列基板的俯视图,其中2032为公共电极线,2021为公共电极,210为像素电极、1106为薄膜晶体管,2031为栅线,1103为数据线。
如图4所示,为以图3中的B-B’进行切割后的剖面示意图,该像素结构主要包括:
基底201;
位于基底201之上的第三图案化的公共电极层,其中,该公共电极层进一步包括公共电极2021和公共电极薄膜2022;
位于公共电极层之上的第一图案化的信号线,其中,信号线包括栅线2031和公共电极线2032;
位于栅线2031和公共电极线2032之上的第二图案化的防氧化层204。
在本发明实施例中,通过在栅线2031和公共电极线2032之上设置一防氧化层204,可以避免栅线2031和公共电极线2032被氧化腐蚀,保证信号线的电阻不会变大(由于金属氧化物的电阻大于金属本身),有效避免了信号延迟,保证了显示效果。
同时,作为一种优选地实施例,仍结合图4所示,该阵列基板还包括:位于防氧化层204之上、覆盖整个基底201的栅绝缘层205,位于栅绝缘层205之上、且位于栅线2031上方的半导体层206,位于半导体层206之上的源/漏极207,位于源/漏极207之上、覆盖整个基底201的钝化层208,设置在钝化层208中的钝化层过孔209,其中,钝化层过孔209暴露出源/漏极207,位于钝化层208之上的像素电极210,其中,像素电极210通过钝化层过孔209与源/漏极207连接。
优选地,在本发明实施例中,形成的用于保护信号线的防氧化层204可以设置为以下两种结构。
结构1:防氧化层204与信号线的图案相同
具体地,结合图4所示,在该阵列基板中,形成的防氧化层204其目的是为了保护栅线2031和公共电极线2032,防止这两个金属线被腐蚀氧化,因此,仅在栅线2031和公共电极线2032上方设置防氧化层204即可实现对栅线2031和公共电极线2032的保护。其中,防氧化层204中的金属元素包括以下之一或组合:钛、锆、锰、铌、铁。栅线2031和公共电极线2032的材料为铜。
结构2:防氧化层204覆盖整个基底201
具体地,结合图5所示,由于二氧化钛和二氧化锆所制成的薄膜均为透明结构,则该防氧化层204可以以二氧化钛和/或二氧化锆为材料,覆盖整个基底201。此时,该防氧化层204为透明结构,且保护了栅线2031和公共电极线2032,防止该两种金属线被腐蚀氧化而造成电阻增大。
通过上述实施例,至少在栅线和公共电极线之上设置防氧化层,以保护栅线和公共电极线不被腐蚀氧化,避免了栅线和公共电极线由于氧化而电阻变大的可能性。具体地,无论防氧化层采用上述结构1还是结构2,都可以有效实现对栅线和公共电极线的保护,从而,提升了方案选择的灵活性。
与上述方案属于同一发明构思,本发明实施例还提供了一种阵列基板的制作方法。
如图6所示,为本发明实施例提供的一种阵列基板的制作方法的流程图,该方法主要包括以下步骤:
步骤301:提供一基底。
步骤302:在基底之上,通过一次构图工艺形成第一图案化的信号线和第二图案化的防氧化层。
优选地,该信号线可以为栅线和/或公共电极线,也可以为数据线等信号线,本发明并不对信号线做具体限定。
具体地,本发明所提供的阵列基板制作方法,主要以信号线为栅线和公共电极线为例进行说明。其中,作为保护信号线的防氧化层的制作可以进一步包括以下两种方式:
方式一:该方式对应制作方案1的防氧化层结构
如图7所示,为本发明利用方式一制作防氧化层的工艺流程图;
第一步:提供一基底401。其中,该基底401包括但并不限于玻璃基底或金属基底。
第二步:利用沉积工艺,在基底401上依次沉积公共电极膜层402、信号线膜层403。
第三步:利用液相沉积工艺,在信号线膜层403之上形成防氧化层薄膜404。
需要说明的是,在液相沉积工艺中,应当配置有能够容纳基底大小的反应槽,该反应槽中盛装有适当容量的金属氟化物反应液。在基底401上依次沉积形成公共电极膜层402、信号线膜层403后,将该基底401放置该反应槽中。下面结合以下化学反应式(1)、(2)进行简单说明:
在该金属氟化物反应液中,其与水分子就发生了如(1)的化学反应,生成金属氧化物(MOn),该反应存在化学平衡,因此,当金属氧化物生成到一定量,反应达到平衡以后,不再会有金属氧化物析出,但是,加入氟离子消耗剂H3BO3后,如化学反应式(2)所示,H3BO3与氟离子结合生成BF4 -,促使化学反应式(1)反应平衡向水解方向移动,促进金属氧化物生成。
将沉积有公共电极膜层402、信号线膜层403的基底401放入该反应槽中,由于金属氟化物反应液中金属氟代络离子与氟离子消耗剂H3BO3之间进行配位体置换,驱动金属氟化物的水解平衡移动,使金属氧化物沉积在信号线膜层403表面形成防氧化层薄膜404。其中,金属氟化物中的金属元素包括以下之一或组合:钛、锆、锰、铌、铁。进而,形成的防氧化层中的金属元素也包括:钛、锆、锰、铌、铁中的之一或组合。
在该过程中,虽然形成了金属氧化物作为保护层,但是,该金属氧化物的形成不同于现有技术中与信号线膜层表面发生氧化反应,而是利用金属氟化物反应液中的水解反应析出所需的金属氧化物,由于本发明的方案在金属氧化物形成过程中并不会使原有的信号线膜层发生变化,且起到了保护信号线膜层的作用,保证了信号线膜层的低电阻特性,减小了信号延迟,改善了显示效果。
第四步:利用曝光工艺,对防氧化层薄膜404、信号线膜层403和公共电极膜层402进行刻蚀,形成第三图案化的公共电极层、第一图案化的信号线和第二图案化的防氧化层407,其中,公共电极层包括公共电极4051和公共电极薄膜4052,信号线包括栅线4061和公共电极线4062。
具体地,待液相沉积完成之后,对沉积有防氧化层的基板进行清洗、干燥。然后,利用灰度掩膜板或半掩膜板进行掩膜、曝光、显影、刻蚀等工艺。其中,先利用灰度掩膜板进行曝光、显影,使得附着的光刻胶408具有图案化,然后,将该基板放置刻蚀液中进行湿刻,将区域A和区域B的公共电极膜层、信号线膜层以及防氧化层薄膜刻蚀掉。将位于区域C的光刻胶408灰化掉,并进行第二次湿刻工艺,进而,得到第一图案化的公共电极层、第二图案化的信号线和第三图案化的防氧化层407。
在上述图案化的膜层制作完成之后,还包括:在防氧化层之上形成覆盖整个基底的栅绝缘层,在栅绝缘层之上形成位于栅线上方的半导体层,在半导体层之上形成源、漏极,在源、漏极之上形成覆盖整个基底的钝化层,在钝化层中形成钝化层过孔,其中,钝化层过孔暴露出源漏极;在钝化层之上形成像素电极,其中,像素电极通过钝化层过孔与源、漏极连接。由于后续的步骤与现有技术中的制作工艺流程类似,在此不作赘述。
方式二:该方式对应制作方案2的防氧化层结构
如图8所示,为本发明利用方式二制作防氧化层的工艺流程图;
第一步:提供一基底501。其中,该基底501包括但并不限于玻璃基底或金属基底。
第二步:利用沉积工艺,在基底501上依次沉积公共电极膜层502、信号线膜层503。
第三步:利用曝光工艺,对信号线膜层503和公共电极膜层502进行刻蚀,形成第一图案化的公共电极层、第二图案化的信号线,其中,公共电极和信号线的图案不相同,其中,公共电极层包括公共电极5041和公共电极薄膜5042,信号线包括栅线5051和公共电极线5052。
该步骤与方式一中的第四步类似,利用灰度掩膜板或半掩膜板进行掩膜、曝光、显影、刻蚀等工艺,形成图案化的公共电极和信号线。其中,先利用灰度掩膜板进行曝光、显影,使得附着的光刻胶506具有图案化,然后,将该基板放置刻蚀液中进行湿刻,将区域A和区域B的公共电极膜层、信号线膜层刻蚀掉。将位于区域C的光刻胶506灰化掉,并进行第二次湿刻工艺,进而,得到第一图案化的公共电极、第二图案化的信号线。
第四步:利用液相沉积工艺,在信号线膜层503之上形成防氧化层507。
需要说明的是,该步骤与方式一中的液相沉积工艺相同,在此不作赘述。唯一的区别在于,在方式二中的液相沉积工艺中,所使用的金属氟化物反应液是金属钛和/或金属锆的金属氟化物反应液,即钛氟化物或锆氟化物。需要说明的是,在经过本次液相沉积工艺之后,金属氧化物不仅仅将信号线覆盖住,而且沉积在整个基底上,然而,反应生成的氧化钛和氧化锆均为透明薄膜结构,因此,并不影响本发明的透过率等特性,可以不做处理,予以保留。
在上述液相沉积工艺中,由于液相沉积工艺制作薄膜(可为衬底保护膜等)质地均匀致密,且成膜过程不需要热处理,操作简单便捷,且待形成的膜层厚度可以有效控制。而且,液相沉积工艺所需的设备成本低,易于实现。因此,从整体上要优于现有技术中采用的磁控溅射或CVD沉积等工艺。
后续就可以进行与上述相同工艺流程,即在防氧化层之上形成覆盖整个基底的栅绝缘层,在栅绝缘层之上形成位于栅线上方的半导体层,在半导体层之上形成源、漏极,在源、漏极之上形成覆盖整个基底的钝化层,在钝化层中形成钝化层过孔,其中,钝化层过孔暴露出源漏极;在钝化层之上形成像素电极,其中,像素电极通过钝化层过孔与源、漏极连接。由于后续的步骤与现有技术中的制作工艺流程类似,在此不作赘述。
本发明实施例提供给了一种显示装置,包括本发明实施例提供的任意一种所述的阵列基板,其中,所述显示装置可以为液晶面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
尽管已描述了本发明的优选实施例,但本领域内的技术人员一旦得知了基本创造性概念,则可对这些实施例作出另外的变更和修改。所以,所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然,本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样,倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内,则本发明也意图包含这些改动和变型在内。
Claims (8)
1.一种阵列基板,其特征在于,包括:
基底;
位于所述基底之上的第一图案化的信号线;
位于所述信号线之上的第二图案化的防氧化层,其中,所述防氧化层的材料为二氧化钛和/或二氧化锆,且所述防氧化层覆盖整个基底。
2.如权利要求1所述的阵列基板,其特征在于,所述信号线为数据线、栅线和/或公共电极线。
3.如权利要求2所述的阵列基板,其特征在于,所述信号线的材料为铜。
4.如权利要求2-3项任一所述的阵列基板,其特征在于,还包括:
位于所述防氧化层之上、覆盖整个基底的栅绝缘层;
位于所述栅绝缘层之上、且位于所述栅线上方的半导体层;
位于所述半导体层之上的源、漏极;
位于所述漏极之上、覆盖整个基底的钝化层;
设置在所述钝化层中的钝化层过孔,其中,所述钝化层过孔暴露出所述源漏极;
位于所述钝化层之上的像素电极,其中,所述像素电极通过所述钝化层过孔与所述源漏极连接。
5.一种阵列基板的制造方法,其特征在于,包括:
提供一基底;
在所述基底之上,通过一次构图工艺形成第一图案化的信号线和覆盖整个基底的第二图案化的防氧化层,其中,所述防氧化层的材料为二氧化钛或二氧化锆。
6.如权利要求5所述的方法,其特征在于,所述信号线为数据线、栅线和/或公共电极线。
7.如权利要求6所述的方法,其特征在于,还包括:
在所述防氧化层之上形成覆盖整个基底的栅绝缘层;
在所述栅绝缘层之上形成位于所述栅线上方的半导体层;
在所述半导体层之上形成源、漏极;
在所述源、漏极之上形成覆盖整个基底的钝化层;
在所述钝化层中形成钝化层过孔,其中,所述钝化层过孔暴露出所述源漏极;
在所述钝化层之上形成像素电极,其中,所述像素电极通过所述钝化层过孔与所述源漏极连接。
8.一种显示装置,其特征在于,包括权利要求1-4任一所述的阵列基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510524402.6A CN105161502B (zh) | 2015-08-24 | 2015-08-24 | 一种阵列基板及其制造方法、显示装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510524402.6A CN105161502B (zh) | 2015-08-24 | 2015-08-24 | 一种阵列基板及其制造方法、显示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN105161502A CN105161502A (zh) | 2015-12-16 |
CN105161502B true CN105161502B (zh) | 2018-09-11 |
Family
ID=54802316
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510524402.6A Expired - Fee Related CN105161502B (zh) | 2015-08-24 | 2015-08-24 | 一种阵列基板及其制造方法、显示装置 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN105161502B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108364934B (zh) * | 2018-02-12 | 2019-12-24 | 武汉天马微电子有限公司 | 一种电子设备、显示面板及其制备方法 |
CN110828514B (zh) * | 2019-10-25 | 2022-03-08 | 武汉华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1763617A (zh) * | 2004-10-21 | 2006-04-26 | 三星电子株式会社 | 金属线及制造方法、基板及制造方法和显示装置 |
CN103003861A (zh) * | 2011-07-19 | 2013-03-27 | 松下电器产业株式会社 | 显示装置以及显示装置的制造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4238956B2 (ja) * | 2000-01-12 | 2009-03-18 | エルジー ディスプレイ カンパニー リミテッド | 銅配線基板及びその製造方法並びに液晶表示装置 |
-
2015
- 2015-08-24 CN CN201510524402.6A patent/CN105161502B/zh not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1763617A (zh) * | 2004-10-21 | 2006-04-26 | 三星电子株式会社 | 金属线及制造方法、基板及制造方法和显示装置 |
CN103003861A (zh) * | 2011-07-19 | 2013-03-27 | 松下电器产业株式会社 | 显示装置以及显示装置的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN105161502A (zh) | 2015-12-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107808895B (zh) | 透明oled显示器及其制作方法 | |
CN100576550C (zh) | 薄膜晶体管阵列基板及其制造方法 | |
CN104269414B (zh) | 一种阵列基板及其制作方法、显示装置 | |
CN105137672B (zh) | 阵列基板及其制造方法 | |
CN104766803B (zh) | Tft的制作方法及tft、阵列基板、显示装置 | |
CN106019751B (zh) | 阵列基板及其制造方法、显示装置 | |
CN103700628B (zh) | 阵列基板制作方法、阵列基板及显示装置 | |
CN103295970A (zh) | 阵列基板、其制造方法及显示装置 | |
CN105742299B (zh) | 一种像素单元及其制作方法、阵列基板及显示装置 | |
CN104795407B (zh) | 一种阵列基板及其制备方法、显示面板、显示装置 | |
CN104465510A (zh) | 一种阵列基板及其制作方法和显示面板 | |
CN103219284A (zh) | Tft阵列基板、tft阵列基板的制作方法及显示装置 | |
CN105957867A (zh) | 阵列基板母板及其制作方法、显示装置 | |
CN104934443A (zh) | 阵列基板及其制造方法、显示装置 | |
CN107946322A (zh) | 阵列基板及其制造方法、显示装置 | |
CN105552028A (zh) | 阵列基板及其制作方法、显示面板及显示装置 | |
CN106129063B (zh) | 薄膜晶体管阵列基板及其制造方法 | |
US10879278B2 (en) | Display substrate, manufacturing method therefor, and display device | |
CN104538356B (zh) | 一种阵列基板及其制作方法、显示装置 | |
CN104538413B (zh) | 阵列基板及其制作方法、显示装置 | |
CN102723309B (zh) | 一种阵列基板及其制造方法和显示装置 | |
CN105161502B (zh) | 一种阵列基板及其制造方法、显示装置 | |
CN105529274A (zh) | 薄膜晶体管的制作方法、阵列基板和显示装置 | |
CN103413834A (zh) | 一种薄膜晶体管及其制作方法、阵列基板及显示装置 | |
CN104409510A (zh) | 薄膜晶体管及制备方法、阵列基板及制备方法、显示装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20180911 Termination date: 20210824 |
|
CF01 | Termination of patent right due to non-payment of annual fee |