RU2163035C2 - Способ регенерации для динамических запоминающих устройств с произвольным доступом - Google Patents
Способ регенерации для динамических запоминающих устройств с произвольным доступом Download PDFInfo
- Publication number
- RU2163035C2 RU2163035C2 RU97110100/09A RU97110100A RU2163035C2 RU 2163035 C2 RU2163035 C2 RU 2163035C2 RU 97110100/09 A RU97110100/09 A RU 97110100/09A RU 97110100 A RU97110100 A RU 97110100A RU 2163035 C2 RU2163035 C2 RU 2163035C2
- Authority
- RU
- Russia
- Prior art keywords
- regeneration
- memory
- blocks
- memory block
- random access
- Prior art date
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
Изобретение относится к способу регенерации ячеек памяти в динамическом запоминающем устройстве с произвольным доступом и, в частности, к способу, который уменьшает помехи регенерации на напряжении стока динамического запоминающего устройства с произвольным доступом, имеющего КМОП-структуру. Техническим результатом является увеличение времени для восстановления подаваемого напряжения до его исходного уровня. Способы заключаются в том, что в процессе циклов регенерации осуществляют последовательный доступ к блокам памяти, которые не используют общие конденсаторы сглаживающего фильтра. 2 с. и 5 з.п.ф-лы, 4 ил.
Description
Настоящее изобретение относится к способу регенерации ячеек памяти в динамическом запоминающем устройстве с произвольным доступом и, в частности, к способу, который уменьшает помехи регенерации на напряжении стока динамического запоминающего устройства с произвольным доступом, имеющего КМОП-структуру (комплементарную структуру метал-окисел-полупроводник).
Предпосылки создания настоящего изобретения
Как хорошо известно в этой области техники, динамические запоминающие устройства с произвольным доступом требуют периодической регенерации ячеек памяти в динамическом запоминающем устройстве с произвольным доступом так, чтобы данные, хранимые в каждой ячейке памяти, не разрушались или распадались за пределами установленного времени. Путем периодической регенерации каждой строки памяти в динамическом запоминающем устройстве с произвольным доступом к каждой ячейке емкостной памяти в строке энергию подают так, чтобы не разрушить данные, хранимые в ячейках памяти.
Как хорошо известно в этой области техники, динамические запоминающие устройства с произвольным доступом требуют периодической регенерации ячеек памяти в динамическом запоминающем устройстве с произвольным доступом так, чтобы данные, хранимые в каждой ячейке памяти, не разрушались или распадались за пределами установленного времени. Путем периодической регенерации каждой строки памяти в динамическом запоминающем устройстве с произвольным доступом к каждой ячейке емкостной памяти в строке энергию подают так, чтобы не разрушить данные, хранимые в ячейках памяти.
Таким образом, для энергозависимых запоминающих устройств регенерация является существенным элементом хранения запоминающего устройства.
Регенерация может быть выборкой адреса столбца перед регенерацией выборки адреса строки или только регенерацией выборки адреса строки. Выборка адреса столбца перед регенерацией выборки адреса строки включает в себя установление уровня сигнала выборки адреса столбца прежде, чем устанавливают сигнал выборки адреса строки для указания на то, что следующий цикл является циклом регенерации. В ответ на установление сигнала выборки адреса столбца перед установлением сигнала выборки адреса строки внутренний счетчик адреса в запоминающем устройстве сообщает адрес строки следующей строки, подлежащей регенерации. Регенерация только выборки адреса строки работает аналогичным образом для регенерации выбранных строк запоминающего устройства; за исключением того, что адрес строки, подлежащей регенерации, сообщается внешней схемой регенерации.
Однако всякий раз, когда осуществляется регенерация, выброс тока в регенерируемом динамическом запоминающем устройстве с произвольным доступом приводит к падению напряжения сети, подаваемого на динамическое запоминающее устройство с произвольным доступом. Помехи, вызванные падением напряжения сети, могут оказать воздействие на работу этого динамического запоминающего устройства с произвольным доступом или других динамических устройств с произвольным доступом, на которые оно подается. Это особенно относится к динамическим запоминающим устройствам с произвольным доступом, в которых использована КМОП-технология, поскольку внутренние схемы таких динамических запоминающих устройств с произвольным доступом особенно чувствительны к внезапным падениям напряжения или помехам.
Таким образом, для предотвращения больших всплесков помех в процессе цикла регенерации способы регенерации, соответствующие предшествующему уровню техники, обеспечивают предполагаемые регенерации в шахматном порядке, осуществляемые в смежных модулях памяти с однорядным расположением выводов так, чтобы регенерации осуществлялись, следуя одна за другой и были разделены по меньшей мере одним периодом повторения тактовых или синхронизирующих импульсов. Кроме того, для уменьшения величины падения напряжения, вызываемого доступами регенерации, предусматривают конденсаторы сглаживающего фильтра для каждого блока памяти для поддержания напряжения сети в процессе большого выброса тока. Хотя этот способ предназначен для распределения падения напряжения, возникающего в процессе регенерации, равномерно по множеству периодов повторения тактовых или синхронизирующих импульсов, уменьшение падения напряжения еще не оптимизировано. Это имеет место, поскольку иногда смежные блоки памяти совместно используют один или более конденсаторов сглаживающего фильтра, так что, если, например, первый и второй блоки памяти регенерируют последовательно, конденсаторы сглаживающего фильтра не имеют достаточного времени восстановления, чтобы вновь зарядиться до номинального напряжения сети. Таким образом, если блоки памяти, совместно использующие один конденсатор сглаживающего фильтра, регенерируются в течение последовательных периодов повторения тактовых или синхронизирующих импульсов, то имеется вероятность того, что на линии подвода электрического напряжения, соединенной с имеющими доступ блоками памяти, возникает большое падение напряжения, и того, что возникающие в результате этого падения напряжения, помехи повлияют на работу динамических запоминающих устройств с произвольной выборкой.
Известен способ регенерации блоков динамической памяти (SU авторское свидетельство 982081 G 11 C 11/401, 1982). Недостатки указанного способа приведены выше.
Целью настоящего изобретения является ликвидация указанных недостатков.
Указанная цель достигается использованием способа регенерации энергонезависимых блоков памяти, включающего инициирование регенерации блоков памяти, причем для сглаживания падений напряжения на линии подачи напряжения используют конденсатор сглаживающего фильтра общий для первого и второго блоков памяти, причем сначала инициируют регенерацию первого блока памяти, затем инициируют регенерацию третьего блока памяти, после чего инициируют регенерацию второго блока памяти. Предпочтительно первый, второй и третий блоки памяти являются блоками памяти, выполненными по КМОП-технологии. Преимущественно дополнительно предусматривают инициирование регенерации четвертого блока памяти, следующее за инициированием регенерации второго блока памяти, причем указанные третий и четвертый блоки памяти совместно используют другой конденсатор сглаживающего фильтра. Обычно каждая регенерация предусматривает выборку адреса столбца перед регенерацией выборки адреса строки.
Указанная цель достигается так же и тем, что используют способ уменьшения падения подаваемого напряжения при регенерации блоков памяти, включающий инициирование регенерации блоков памяти, причем инициируют регенерацию первого блока памяти совместно со вторым блоком памяти, использующего, по меньшей мере, один конденсатор сглаживающего фильтра, инициируют регенерацию указанного второго блока памяти после проведения достаточного количества циклов регенерации, инициированных на блоке памяти, не использующем указанный конденсатор, используемый первым и вторым блоками, причем указанную регенерацию второго блока памяти проводят таким образом, чтобы падение напряжения на указанных первом и втором блоках памяти было не выше, чем падение напряжения на первом и втором блоках при раздельном проведении регенерации на указанных блоках. Преимущественно указанное достаточное количество циклов регенерации является одним циклом регенерации. Предпочтительно каждая указанная регенерация предусматривает выборку адреса столбца, проводимую до регенерации выборки адреса строки.
Краткое описание чертежей
Фиг. 1 - принципиальная блок-схема, которая иллюстрирует две пары блоков памяти, каждая из которых совместно использует конденсатор сглаживающего фильтра.
Фиг. 1 - принципиальная блок-схема, которая иллюстрирует две пары блоков памяти, каждая из которых совместно использует конденсатор сглаживающего фильтра.
Фиг. 2 - временная диаграмма, которая иллюстрирует порядок доступов регенерации к каждому из блоков памяти в соответствии со способом предшествующего уровня техники.
Фиг. 3 - временная диаграмма, которая иллюстрирует порядок доступов регенерации к каждому из блоков памяти, показанных на фиг. 1, в соответствии со способом настоящего изобретения.
Фиг. 4a-4c- схемы прохождения сигнала, которые иллюстрируют падение напряжения, которые имеют место в процессе регенерации для того случая, где (a) - способ предшествующего уровня техники, используемый для доступа в шахматном порядке к смежным блокам памяти, в которых не используют конденсатор сглаживающего фильтра; (b) - способ предшествующего уровня техники, используемый для регенерации смежных блоков памяти, совместно использующих один и тот же конденсатор сглаживающего фильтра; и (c) - способ, соответствующий настоящему изобретению, используемый для доступа к смежным блокам памяти в разнесенных интервалах, где конденсатор сглаживающего фильтра используют совместно между блоками памяти.
Подробное описание предпочтительного варианта осуществления настоящего изобретения
Фиг. 1 - принципиальная блок-схема, которая иллюстрирует некоторое количество блоков 100 памяти динамического запоминающего устройства с произвольным доступом в связи с линией 110 подачи напряжения. Как показано на фиг. 1, первый блок 120 памяти динамического запоминающего устройства с произвольным доступом и второй блок 130 памяти динамического запоминающего устройства с произвольным доступом совместно используют батарею 140 конденсаторов сглаживающего фильтра. Такое исполнение характерно для тех случаев применения, где, например, модули памяти с двухрядным расположением выводов выполнены так, чтобы иметь динамические запоминающие устройства с произвольным доступом на обеих сторонах печатной платы. Как будет очевидно для обычных специалистов в этой области техники, батарея 140 конденсаторов может содержать некоторое количество конденсаторов, совместно используемых каждым из элементов динамического запоминающего устройства с произвольным доступом в блоках 120,130 памяти динамического запоминающего устройства с произвольным доступом. Аналогичным образом, как дополнительно показано на фиг. 1, третий блок 150 памяти динамического запоминающего устройства с произвольным доступом и четвертый блок 160 памяти динамического запоминающего устройства с произвольным доступом совместно используют батарею 170 конденсаторов.
Фиг. 1 - принципиальная блок-схема, которая иллюстрирует некоторое количество блоков 100 памяти динамического запоминающего устройства с произвольным доступом в связи с линией 110 подачи напряжения. Как показано на фиг. 1, первый блок 120 памяти динамического запоминающего устройства с произвольным доступом и второй блок 130 памяти динамического запоминающего устройства с произвольным доступом совместно используют батарею 140 конденсаторов сглаживающего фильтра. Такое исполнение характерно для тех случаев применения, где, например, модули памяти с двухрядным расположением выводов выполнены так, чтобы иметь динамические запоминающие устройства с произвольным доступом на обеих сторонах печатной платы. Как будет очевидно для обычных специалистов в этой области техники, батарея 140 конденсаторов может содержать некоторое количество конденсаторов, совместно используемых каждым из элементов динамического запоминающего устройства с произвольным доступом в блоках 120,130 памяти динамического запоминающего устройства с произвольным доступом. Аналогичным образом, как дополнительно показано на фиг. 1, третий блок 150 памяти динамического запоминающего устройства с произвольным доступом и четвертый блок 160 памяти динамического запоминающего устройства с произвольным доступом совместно используют батарею 170 конденсаторов.
В процессе работы, регенерации ячеек памяти в каждом из блоков 120, 130, 150 и 160 памяти динамического запоминающего устройства с произвольным доступом осуществляют в заданном порядке так, чтобы уменьшить мгновенное потребление тока по линии 110. Как хорошо известно квалифицированным в этой области техники специалистам, линия 110 подачи напряжения обладает некоторым импедансом, так что, если в некоторой точке на линии 110 имеет место внезапный выброс тока, то возникает вероятность того, что в этом месте линии 110 будет наблюдаться большое падение напряжения. По этой причине конденсаторы 140, 170 сглаживающего фильтра включены в нескольких местах по линии 110 источника напряжения для уменьшения эффектов такого падения напряжения. Кроме того, для уменьшения общего выброса тока в любом данном месте вдоль линии 110 доступы регенерации, которые часто являются ответственными за внезапные выбросы тока на линии 110, осуществляют в шахматном порядке.
Некоторые способы, соответствующие предшествующему уровню техники, уменьшения выброса тока в любом данном месте вдоль линии 110 предусматривали регенерации, осуществляемые в шахматном порядке, каждого из блоков памяти динамического запоминающего устройства с произвольным доступом так, чтобы селекторная линия адреса строки не устанавливалась в одно и то же время для любого из блоков 120, 130, 150, 160 памяти динамического запоминающего устройства с произвольным доступом. Как показано на фиг. 2, для инициирования операции регенерации, после селекторной линии адреса столбца последовательно устанавливают каждую из селекторных линий адреса строки (то есть линий, соответствующих каждому блоку 120, 130, 150, 160 памяти динамического запоминающего устройства с произвольным доступом) соответственно. Однако, если селекторные сигналы адреса строки установлены в быстрой последовательности для блоков памяти динамического запоминающего устройства с произвольным доступом, совместно использующих одни и те же конденсаторы сглаживающего фильтра, возникает вероятность того, что конденсаторы сглаживающего фильтра не будут иметь достаточно времени для восстановления после выброса тока, который следует за установкой выборки первой строки, так что дополнительный выброс тока, который следует за установкой селекторного сигнала адреса второй строки приводит к падению напряжения вдоль линии 110 от уровня напряжения, который уже ниже нормального уровня напряжения. Этот случай иллюстрируется на фиг. 4a и фиг. 4b. В частности, на фиг. 4a показано падение напряжения, которое бы имело место вдоль линии 110 в блоках 120, 130 памяти динамического запоминающего устройства с произвольным доступом, если сигнал выборки адреса строки второго блока памяти установлен непосредственно после сигнала выборки доступа строки первого блока памяти (как показано на фиг. 2) при отсутствии конденсатора 140 сглаживающего фильтра. Таким образом, на фиг. 4a иллюстрируется непосредственная близость падений напряжений, наблюдаемых на входах напряжения в блоки 120, 130 памяти динамического запоминающего устройства с произвольным доступом, когда эти смежные блоки памяти регенерируют в последовательных периодах повторения тактовых или синхронизирующих импульсов.
Поскольку конденсатор 140 сглаживающего фильтра представлен на линии 110 смежно блокам 120, 130 памяти динамического запоминающего устройства с произвольным доступом, наблюдаемое падение напряжения имеет вид, как показано на фиг. 4b. Хотя падение напряжения, наблюдаемое на входах напряжения в блоки 120, 130 памяти динамического запоминающего устройства с произвольным доступом не так велико, как падение напряжения, которое было бы, если бы не было конденсатора 140 при первом падении напряжения, когда имеет место второе падение напряжения, в то время как напряжение на линии 110 вблизи блоков 120, 130 памяти динамического запоминающего устройства с произвольным доступом еще не восстановилось до своего исходного значения, при установке второго селекторного сигнала адреса строки наблюдается большое падение. Таким образом очевидно, что в некоторых случаях способ, соответствующий предшествующему уровню техники, приводит к значительному падению напряжения на входах напряжения, смежных блокам памяти динамического запоминающего устройства с произвольным доступом, если регенерацию осуществляют в быстрой последовательности, так что конденсатор 140 сглаживающего фильтра не имеет времени для восстановления из первоначального падения напряжения. Эта проблема дополнительно усугубляется, если в блоках 120, 130 памяти динамического запоминающего устройства с произвольным доступом использована КМОП-технология, поскольку КМОП-технология особенно чувствительна к помехам при наличии таких падений напряжения.
Однако в соответствии с настоящим изобретением предлагается усовершенствованный способ доступа блоков памяти динамического запоминающего устройства с произвольным доступом в процессе регенерации, как показано на фиг. 3. Как показано на фиг. 3, последовательность регенераций динамического запоминающего устройства с произвольным доступом изменяют так, чтобы блоки памяти динамического запоминающего устройства с произвольным доступом, совместно использующие одни и те же конденсаторы сглаживающего фильтра, не имели доступа в последовательных периодах повторения тактовых или синхронизирующих импульсов. То есть, как показано на фиг. 3, выборку адреса строки, используемую для регенерации второго блока 130 памяти динамического запоминающего устройства с произвольным доступом, устанавливают перед селекторным сигналом адреса строки, используемым для регенерации четвертого блока 160 памяти динамического запоминающего устройства с произвольным доступом, следующего перед селекторным сигналом адреса строки, используемым для регенерации первого блока 120 памяти динамического запоминающего устройства с произвольным доступом, и наконец устанавливают селекторный сигнал адреса строки, используемый для регенерации третьего блока 150 памяти динамического запоминающего устройства с произвольным доступом. Таким образом, из фиг. 3 следует, что регенерации блоков памяти, совместно использующих один и тот же конденсатор сглаживающего фильтра, никогда не инициируют в последовательных периодах повторений тактовых или синхронизирующих импульсов.
Преимущества этой усовершенствованной последовательности регенерации показаны на фиг. 4c. Как показано на фиг. 4c, падения напряжения достаточно разнесены друг относительно друга так, чтобы конденсатор 140 имел достаточно времени для восстановления до исходной величины 5B прежде, чем на конденсаторе 140 наблюдается следующее падение напряжения. В этом случае на входах напряжения блоков 120, 130 памяти динамического запоминающего устройства с произвольным доступом имеют место только небольшие падения напряжения. Аналогичные эффекты наблюдаются также у блоков 150, 160 памяти динамического запоминающего устройства с произвольным доступом. Таким образом, усовершенствованный способ последовательности регенерации, соответствующий настоящему изобретению, гарантирует отсутствие значительного падения напряжения в любом из блоков 120, 130, 150 и 160 памяти динамического запоминающего устройства с произвольным доступом.
Хотя был подробно описан предпочтительный вариант осуществления настоящего изобретения, квалифицированному специалисту в этой области техники будут очевидны модификации, которые могут быть сделаны без отклонения от его объема или основных характеристик. Например, настоящее изобретение может быть использовано в системе, в которой вместо выборки доступа столбца перед регенерациями выборки адреса строки осуществляют регенерации только выборки доступа строки. По этой причине объем настоящего изобретения должен быть интерпретирован в свете прилагаемой формулы изобретения.
Claims (7)
1. Способ регенерации энергонезависимых блоков памяти, включающий инициирование регенерации блоков памяти, отличающийся тем, что для сглаживания падений напряжения на линии подачи напряжения используют конденсатор сглаживающего фильтра, общий для первого и второго блоков памяти, причем сначала инициируют регенерацию первого блока памяти, затем инициируют регенерацию третьего блока памяти, после чего инициируют регенерацию второго блока памяти.
2. Способ по п.1, отличающийся тем, что первый, второй, третий блоки памяти являются блоками памяти, выполненными по КМОП-технологии.
3. Способ по п.1, отличающийся тем, что дополнительно предусматривают инициирование регенерации четвертого блока памяти, следующее за инициированием регенерации второго блока памяти, причем указанные третий и четвертый блоки памяти совместно используют другой конденсатор сглаживающего фильтра.
4. Способ по п.1, отличающийся тем, что каждая регенерация предусматривает выборку адреса столбца перед регенерацией выборки адреса строки.
5. Способ уменьшения падения подаваемого напряжения при регенерации блоков памяти, включающий инициирование регенерации блоков памяти, отличающийся тем, что инициируют регенерацию первого блока памяти, совместно со вторым блоком памяти использующего, по крайней мере, один конденсатор сглаживающего фильтра, инициируют регенерацию указанного второго блока памяти после проведения достаточного количества циклов регенерации, инициированных на блоке памяти, неиспользующем указанный конденсатор, используемый первым и вторым блоками, причем указанную регенерацию второго блока памяти проводят таким образом, чтобы падение напряжения на указанных первом и втором блоках памяти было не выше, чем падение напряжения на первом и втором блоках при раздельном проведении регенерации на указанных блоках.
6. Способ по п.5, отличающийся тем, что указанное достаточное количество циклов регенерации является одним циклом регенерации.
7. Способ по п. 5, отличающийся тем, что каждая указанная регенерация предусматривает выборку адреса столбца перед регенерацией выборки адреса строки.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/527,950 US5654929A (en) | 1995-09-14 | 1995-09-14 | Refresh strategy for DRAMs |
| US08/527,950 | 1995-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| RU97110100A RU97110100A (ru) | 1999-05-27 |
| RU2163035C2 true RU2163035C2 (ru) | 2001-02-10 |
Family
ID=24103635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| RU97110100/09A RU2163035C2 (ru) | 1995-09-14 | 1996-06-27 | Способ регенерации для динамических запоминающих устройств с произвольным доступом |
Country Status (12)
| Country | Link |
|---|---|
| US (1) | US5654929A (ru) |
| EP (1) | EP0792506B1 (ru) |
| JP (1) | JP4166274B2 (ru) |
| KR (1) | KR100248259B1 (ru) |
| CN (1) | CN1130730C (ru) |
| AU (1) | AU6393496A (ru) |
| DE (1) | DE69621419T2 (ru) |
| FI (1) | FI113572B (ru) |
| IN (1) | IN192635B (ru) |
| RU (1) | RU2163035C2 (ru) |
| TW (1) | TW303469B (ru) |
| WO (2) | WO1997010602A1 (ru) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6610493B1 (en) | 1993-06-17 | 2003-08-26 | Brigham And Women's Hospital | Screening compounds for the ability to alter the production of amyloid-β peptide |
| US5841686A (en) * | 1996-11-22 | 1998-11-24 | Ma Laboratories, Inc. | Dual-bank memory module with shared capacitors and R-C elements integrated into the module substrate |
| KR100243335B1 (ko) * | 1996-12-31 | 2000-02-01 | 김영환 | 독립적인 리프레쉬 수단을 가지는 데이지 체인 구조의 반도체 장치 |
| DE19855445C1 (de) * | 1998-12-01 | 2000-02-24 | Siemens Ag | Vorrichtung zur Verringerung der elektromagnetischen Emission bei integrierten Schaltungen mit Treiberstufen |
| JP4270707B2 (ja) * | 1999-04-09 | 2009-06-03 | 株式会社東芝 | ダイナミック型半導体記憶装置 |
| US7124285B2 (en) * | 2001-03-29 | 2006-10-17 | Intel Corporation | Peak power reduction when updating future file |
| US6532175B1 (en) * | 2002-01-16 | 2003-03-11 | Advanced Micro Devices, In. | Method and apparatus for soft program verification in a memory device |
| CN101042933B (zh) * | 2007-04-12 | 2010-05-19 | 复旦大学 | 非挥发sram单元、阵列及其操作方法和应用 |
| CN101504865B (zh) * | 2009-03-06 | 2011-06-22 | 成都市华为赛门铁克科技有限公司 | 存储系统的数据处理方法及存储设备 |
| JP6314673B2 (ja) * | 2014-06-11 | 2018-04-25 | 富士電機株式会社 | 半導体装置 |
| KR20160013624A (ko) * | 2014-07-28 | 2016-02-05 | 에스케이하이닉스 주식회사 | 리프레쉬 회로 |
| US10490251B2 (en) | 2017-01-30 | 2019-11-26 | Micron Technology, Inc. | Apparatuses and methods for distributing row hammer refresh events across a memory device |
| US11200944B2 (en) | 2017-12-21 | 2021-12-14 | SK Hynix Inc. | Semiconductor memory apparatus operating in a refresh mode and method for performing the same |
| KR20190075341A (ko) | 2017-12-21 | 2019-07-01 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| US11017833B2 (en) | 2018-05-24 | 2021-05-25 | Micron Technology, Inc. | Apparatuses and methods for pure-time, self adopt sampling for row hammer refresh sampling |
| US10573370B2 (en) | 2018-07-02 | 2020-02-25 | Micron Technology, Inc. | Apparatus and methods for triggering row hammer address sampling |
| US10685696B2 (en) | 2018-10-31 | 2020-06-16 | Micron Technology, Inc. | Apparatuses and methods for access based refresh timing |
| WO2020117686A1 (en) | 2018-12-03 | 2020-06-11 | Micron Technology, Inc. | Semiconductor device performing row hammer refresh operation |
| CN117198356A (zh) | 2018-12-21 | 2023-12-08 | 美光科技公司 | 用于目标刷新操作的时序交错的设备和方法 |
| US10957377B2 (en) | 2018-12-26 | 2021-03-23 | Micron Technology, Inc. | Apparatuses and methods for distributed targeted refresh operations |
| US11615831B2 (en) * | 2019-02-26 | 2023-03-28 | Micron Technology, Inc. | Apparatuses and methods for memory mat refresh sequencing |
| US11227649B2 (en) | 2019-04-04 | 2022-01-18 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of targeted refresh operations |
| US11069393B2 (en) | 2019-06-04 | 2021-07-20 | Micron Technology, Inc. | Apparatuses and methods for controlling steal rates |
| US10978132B2 (en) | 2019-06-05 | 2021-04-13 | Micron Technology, Inc. | Apparatuses and methods for staggered timing of skipped refresh operations |
| US11302374B2 (en) | 2019-08-23 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic refresh allocation |
| US11302377B2 (en) | 2019-10-16 | 2022-04-12 | Micron Technology, Inc. | Apparatuses and methods for dynamic targeted refresh steals |
| US11309010B2 (en) | 2020-08-14 | 2022-04-19 | Micron Technology, Inc. | Apparatuses, systems, and methods for memory directed access pause |
| US11380382B2 (en) | 2020-08-19 | 2022-07-05 | Micron Technology, Inc. | Refresh logic circuit layout having aggressor detector circuit sampling circuit and row hammer refresh control circuit |
| US11348631B2 (en) | 2020-08-19 | 2022-05-31 | Micron Technology, Inc. | Apparatuses, systems, and methods for identifying victim rows in a memory device which cannot be simultaneously refreshed |
| US11557331B2 (en) | 2020-09-23 | 2023-01-17 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh operations |
| US11222686B1 (en) | 2020-11-12 | 2022-01-11 | Micron Technology, Inc. | Apparatuses and methods for controlling refresh timing |
| US11264079B1 (en) | 2020-12-18 | 2022-03-01 | Micron Technology, Inc. | Apparatuses and methods for row hammer based cache lockdown |
| US12112787B2 (en) | 2022-04-28 | 2024-10-08 | Micron Technology, Inc. | Apparatuses and methods for access based targeted refresh operations |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4887240A (en) * | 1987-12-15 | 1989-12-12 | National Semiconductor Corporation | Staggered refresh for dram array |
| JPH06338187A (ja) * | 1993-05-27 | 1994-12-06 | Melco:Kk | Ｄｒａｍを用いたメモリ装置 |
| US5465237A (en) * | 1994-12-01 | 1995-11-07 | Advanced Peripherals Labs, Inc. | RAS encoded generator for a memory bank |
-
1995
- 1995-09-14 US US08/527,950 patent/US5654929A/en not_active Expired - Lifetime
-
1996
- 1996-06-27 CN CN96191400A patent/CN1130730C/zh not_active Expired - Lifetime
- 1996-06-27 AU AU63934/96A patent/AU6393496A/en not_active Abandoned
- 1996-06-27 DE DE69621419T patent/DE69621419T2/de not_active Expired - Lifetime
- 1996-06-27 RU RU97110100/09A patent/RU2163035C2/ru not_active IP Right Cessation
- 1996-06-27 WO PCT/US1996/010855 patent/WO1997010602A1/en active IP Right Grant
- 1996-06-27 EP EP96922577A patent/EP0792506B1/en not_active Expired - Lifetime
- 1996-06-27 KR KR1019970703236A patent/KR100248259B1/ko not_active IP Right Cessation
- 1996-06-27 JP JP51068697A patent/JP4166274B2/ja not_active Expired - Fee Related
- 1996-06-27 WO PCT/US1996/010854 patent/WO1997010601A1/en active IP Right Grant
- 1996-07-03 IN IN1173MA1996 patent/IN192635B/en unknown
- 1996-07-20 TW TW085108858A patent/TW303469B/zh not_active IP Right Cessation
-
1997
- 1997-05-14 FI FI972050A patent/FI113572B/fi not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| AU6393496A (en) | 1997-04-01 |
| DE69621419T2 (de) | 2003-01-16 |
| KR970707554A (ko) | 1997-12-01 |
| DE69621419D1 (de) | 2002-07-04 |
| FI972050A (fi) | 1997-05-14 |
| WO1997010601A1 (en) | 1997-03-20 |
| JPH10509269A (ja) | 1998-09-08 |
| CN1169205A (zh) | 1997-12-31 |
| US5654929A (en) | 1997-08-05 |
| KR100248259B1 (ko) | 2000-03-15 |
| CN1130730C (zh) | 2003-12-10 |
| FI113572B (fi) | 2004-05-14 |
| IN192635B (ru) | 2004-05-08 |
| EP0792506A1 (en) | 1997-09-03 |
| WO1997010602A1 (en) | 1997-03-20 |
| EP0792506A4 (en) | 1998-08-19 |
| JP4166274B2 (ja) | 2008-10-15 |
| EP0792506B1 (en) | 2002-05-29 |
| FI972050A0 (fi) | 1997-05-14 |
| TW303469B (ru) | 1997-04-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| RU2163035C2 (ru) | Способ регенерации для динамических запоминающих устройств с произвольным доступом | |
| RU97110100A (ru) | Способ регенерации для динамических запоминающих устройств с произвольным доступом | |
| DE19807298C2 (de) | Synchrone Halbleiterspeichereinrichtung | |
| KR950021656A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| DE10307244B4 (de) | Automatische Vorladesteuerungsschaltung und zugehöriges Vorladesteuerungsverfahren | |
| JPH025288A (ja) | Ｄｒａｍアレイ用スタガードリフレッシュ | |
| DE3620858C2 (ru) | ||
| US5822265A (en) | DRAM controller with background refresh | |
| JP2003257178A (ja) | 半導体メモリ装置 | |
| JP2000156079A (ja) | マルチバンク構造を有する半導体メモリ装置 | |
| DE3686926T2 (de) | Taktsignalgeneratorschaltung fuer eine dynamische halbleiterspeicheranordnung. | |
| DE60211996T2 (de) | Steuerungsschaltung und Halbleiterspeicheranordnung | |
| DE10321451A1 (de) | Die Verwendung eines chipinternen Temperaturerfassungsschemas zum Wärmeschutz von DRAMs | |
| EP0153015A2 (en) | Wafer scale integrated circuits | |
| US20140237198A1 (en) | Reducing effective cycle time in accessing memory modules | |
| DE19933539A1 (de) | Integrierter Speicher | |
| KR100237629B1 (ko) | 반도체 메모리 소자의 리프레시 제어방법 | |
| RU2332783C2 (ru) | Селектор импульсов по длительности | |
| CN1811736A (zh) | 控制装置 | |
| KR100349357B1 (ko) | 데이타 마스킹 방법 및 회로 | |
| DE60204900T2 (de) | Verfahren und vorrichtung zum erfassen von befehlen mittels daten sequenzierung, wobei eine begrenzte anzahl von stördaten erlaubt ist zwischen aufeinander folgenden daten der sequenz | |
| JPH0576119B2 (ru) | ||
| JPH0644772A (ja) | メモリ回路及びそのリフレッシュ方式 | |
| JPS6228995A (ja) | メモリ集積回路 | |
| SU1246135A1 (ru) | Устройство дл регенерации информации в блоках пам ти микропроцессорной системы |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | The patent is invalid due to non-payment of fees |
Effective date: 20130628 |