TW303469B - - Google Patents

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經濟部中央棣準局貝工消費合作社印裝 A 7 ___B7五、發明説明（1 ) 發明背景 目前這項發明是有關在依電性記憶髖組（DRAM) 內更新記憶格（memory cell)的一種方法；特別是關於 降低使用互補金氧半導體（CMO S )之DRAM因漏電 壓（drain voltage)所引起的更新雜訊的一種方法。 發明領域 誠如技術上所週知，依電性記憶體需要週期性地更新 位於其內的記憶格；如此，儲存在每個記憶格內的資料才 不會在某些時間消失或產生錯誤·週期性地更新DRAM 內的每一行記憶體，方能供應行內的每一電容性記億格， 而儲存在記憶格內的資料才不會產生錯誤*因此，更新是 無常性記億髖（volatile memory)記憶餹存的基本要素 —次更新可以是先依櫚位址選擇（Column address select, CAS)後依行位址選擇（RAS)，或是只有 RAS。一個先CAS再RAS的更新必然先醱信（ asserting) CAS訊號再断言RA S訊號，作爲指示下 —個更新循環的開始•爲了回應先C A S再RA S斷言， 在記億體的內在位址計數器會提供下一行該被更新的行位 址。一個只有RA S的更新以類似的方式更新記憶體被選' 擇之行：不過，該被更新的行位址是由外在的更新電路提 供· 然而·* —旦開·始執行更新，被更新的DRAMS內的 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨0父297公釐） ] ： (請先閲讀背面之注意事項再填寫本頁} -訂 經濟部中央標準局貝工消费合作社印製 303469 at ___B7_ 五、發明説明（2 ) 電流奔流（current serge)將引起供應DRAM電源之 線路電壓的壓降》由線路電壓的壓降所引起的雜訊會影響 該DRAM的運作及其他由同一電壓供電的DRAM。由 於使用CMO S技術的D RAM的內在電路特別容易受突 然壓降或雜訊影響，此現象更爲明顯。 所以，爲了防止更新週期的巨大雜訊尖峰產生，以前 的更新方法試圖錯開加諸於毗鄰的單排記憶體組（ SIMM)之更新，而讓更新一個個接連發生，且至少間 隔一個時鐘週期。此外，爲了降低由更新存取引起的電壓 降置，每一個15憶體排配有過濂電容，用以在高電流移動 時維持線電壓。雖然，這種方法可以平均分散多個時鐘週 期的更新所產生的電壓降，電壓降的減低並未最佳化。這 是因爲，有時毗鄰的記憶體排共用一或多個過濾氰容；因 此，例如：當第一與第二記憶體排依序被更新時，該過濾 電容並沒有足夠的復原時間重新充電至槺稱線電壓（ nominal line voltage)。於是，假如共用同一個過嫌電 容的記憶體排在連績的時鐘週期內被更新，有可能連接至 被存取的記億體排的電壓供應線上會有重大的電壓降；而 且，所產生的雜訊會影響DRAM的運作· 發明概述 \ 用來過濾電壓供應線電壓降的一種更新共用同一個過 濾電容的無常性記憶體排的方法，其中包含如下步驟：先 啓動更新與第二個記億體排共用一個過濾電容的第一個記 本紙張尺度適用十國國家橾準（〇奶）戍4规格（210'犬297公釐） ' — - 5 - ---------1---If'-----— 訂.------線、 (請先閲讀背面之注意事項再填、寫本耳j 經濟部中央標準局貝工消费合作社印製 A7 B7五、發明説明（3 ) 憶體排；於啓動更新第一個記憶體排後，再啓動更新並不 與第一與第二個記憶體排共用該過濾電容的第三個記億體 排；於啓動更新第三個記憶體排後，更新第二個記億體排 〇 依據較佳實施例，第一、第二與第三個記億體排爲 CMO S記憶體排· 依據另一較佳實施例，此方法包括：在更新第二個記 億體排後接著啓動更新第四個記憶體排，其中第四記憶體 排與第三個記憶髏排共用另一個過濾電容· 在另一方面，目前道項發明是一種方法，用來減低更 新共用一個電容的記憶體排時的供應電壓降；其中，每一 次記憶體排更新時有明顯的供應電壓降•更新週期間的時 間太短而導致：立即而連績地更新第一與第二個記億體排 會比單次對第一或第二個記億體排其中之一更新產生較大 的供應電壓降。此方法包含步驟：先啓動更新與第二個記 憶髖排共用一個過濾電容的第一個記憶體排；於足夠個數 的更新週期後，再啓動更新第二個記憶體排：如此一來， 更新第二個記憶體排所產生的供應電壓降並不會比只有更 新第一或第二個記憶體排其中之一時所產生者更大· 附圓簡述 ~ 圖1是兩對各別共用一過濾電容的記憶體排之示意方 塊圖。 圖2爲根據習知技術所進行的更新存取每一個記憶體 ^-訂I 線 .(請先閲讀背面之注意事項再填寫本頁) 本紙張尺度通用中國國家橾準（CNS ) A4規格（210X297公釐） 經濟部中央標準局員工消费合作社印製 A7 B7 五、發明説明（4 ) 排順序之定時（timing)圖· 圖3爲根據目前這項發明的方法對圖1所示之記億髖 排的更新存取順序之定時圖。 圖4 A至4 C說明依照各個方法在更新時所產生的電 壓降之訊號圓；（A)是習知技術的錯開方法，用以存取 沒有共用過濾電容之毗鄰的記憶體排、（B)是習知技術 的方法，用來更新共用過濾電容之毗鄰的記憶體排、（C )是目前這項發明的方法，在一段間隔時間後’用以存取 共用過濾電容之毗鄰的記憶«排。 較佳實施例之詳細說明 圓1是多數個依電性記憶髖組（DRAM) 1 〇 0與 電壓供應線110連接之籣單示意方塊圖•如_1所示’ 第一個DRAM排1 2 0與第二個DRAM排1 3 0共用 過濾電容排1 4 0 ·這種規割在應用上是常見的，例如： 一個雙排記憶模組（dual in-line memory jnodual, DIMM )是製造成電路板兩端都有DRAM的•正如在一般技術 上常被使用者，過濾電容排1 4 0可能由多個電容器所組 成，用來讓DRAM排120和130內的各個DRAM 所共用。同樣地，再如圖1所示，第三個DRAM排 1 5 0與第四個DRAM排1 6 0共用電容器排1 70〜 運作時，在各DRAM排120，130、150和 1 6 0內記憶格的於預定的順序下被更新，以降低經由 1 1 0線的瞬.間電流漏失。如技術上所週知，電壓供應線 本紙張尺度逡用中國國家橾準lcNS).A4规格（210X297公釐） 一 7 - I—-------A------tr·:------^ (請先閱讀背面之注意事項再填寫本頁) A7 B7 經濟部中央樣準局貝工消費合作社印製 五、發明説明（5 ) 1 1 0有一些阻抗，以致於電壓供應線1 1 0上任一點的 突然電流拖引（current draw)可能引起該位置明顯的電 壓降。因此，爲了降低此一電壓流的影響，在電源線 1 1 0上某些位置上裝有過濾電容1 40和1 70。此外 ，爲了降低在1 1 0線上任一點的總電流拖引，並錯開更 新存取時間，以避免引起瞬間在1 1 0線上的電流拖引。 以前的這種方法，用以減低在1 1 0線上任一點的電 流拖弓丨；其中包含錯開對毎一 DRAM排的更新，導致在 同一時間，DRAM排 120、130、150 和 160 的位址閃發線（address strobe line)並未被斷首β如 圖2所示，爲了啓動更新運作，先斷言欄位址閃發線，再 連縯地斷言行位址閃發線（也就是說，分別對應各存取 DRAM排120、130、150和160)。可是， 當連績迅速地斷言共用同一過濂電容的D R AM排之行位 址閃發訊號時，可能該過濾電容並沒有足夠的時間，從緊 隨著首次行位址閃發訊號斷言的電流拖引中恢復；以致於 緊隨著第二次位址閃發訊猇斷言的額外電流拖引會引起 110線上的電壓從已經低於正常電壓水平再往下降•該 情形如圖4 A與4 B所示•尤其，圖4 A顯示當R A S 2訊號緊鼸著RAS 1訊號被斷言（如圖2所示）且無 過濾電容140時，在DRAM排120、130的 、 1 1 0線上明顯的電壓降。因此，圖4A顯示當吡鄰的記 憶體排1 2 0和1 3 0在連績的時鐘週期被更新時，非常 近似的輸入電壓降* 本紙張尺度適用中國國家標準（CNS ) A4规格（2丨〇><297公釐） ~ i — _---1---J-------訂：------線「 •(請先閲讀背面之注意事項再填寫本頁) 303469 經濟部中央標準局員工消费合作社印製 A7 B7五、發明説明（6 ) 由於在相鄰DRAM排1 20、1 30的1 1 0線上 有過濾電容140，其電壓降如圖4B所示。雖然，此時 供應DRAM排1 2 0、1 3 0的電源線上的電壓降並不 如沒有過濾電容1 4 0時的第一個電壓降嚴重，然而當靠 近DRAM排1 20、1 30的1 1 0線上尙未恢復其原 有值時，第二個m壓降發生，且由於斷言第二個行位址閃 發訊號，《壓降很大。所以，很明顯地，在某些情況下， 如果以習知技術的方法迅速而連績地更新毗鄰的DRAM 排，以致過濾電容1 4 0沒有足夠的時間從原來的電壓降 恢復，會引起該記憶髏排電壓输入的重大的電壓降*由於 使用CMO S技術的DRAM特別容易受這樣的電壓降產 生的雜訊影響，若DRAM排120、130應用 CMOS技術，將加重該問題。 然而，根據目前的發明，在更新期間，存取DRAM 排的改良方法如圖3之說明•如匾3所示，改變DRAM 的更新順序，而使共用同一過《電容的DRAM排並未在 連績的時鐘週期被更新·換言之，如圈3顯示，用來更新 第二DRAM排1 3 0的行位址閃發先被斷言，接著用來 更新第四DRAM排1 6 0的行位址閃發訊號再被斷言， 再來是用來更新第一 DRAM排1 2 0的行位址閃發訊號 ，最後才是用來更新第三DRAM排1 5 0的行位址閃發^ 被斷言•所以，從圖3可以看出，共用相同過濾電容的記 億體排從未在連績的時鐘週期被更新。 改良後之更新順序的優黏如圖4 C所示。圖4 C顯示 ----^-------^-----—訂.------,^. * (請先閲讀背面之注意Ϋ項再填寫本頁) 本紙張尺度通用中國國家標準（CNS ) A4規格（210X297公釐） A7 B7 五、發明説明（7 ) :各電壓降間分開一段足夠的時間，使得電容器1 4 0在 下一個電壓降到達之前有足夠的時間恢復至原有電壓水平 --5伏特•如此一來，僅有小量的電壓降發生在DRAM 排1 2 0、1 3 0的電源供應輸入；同一效應也發生在 DRAM排150、160。於是，目前的發明的改良更 新順序方法確保在DRAM排1 20、1 30、1 50和 1 6 0中任一個都不會有重大的電壓降發生· 雖然目前的發明之較佳實施例已於上文詳細說明，但 是，只要不悖離此項發明的精神或中心特徴*在技術上做 某些明顬的修改是可理解的。例如：在只有RA S而非 CA S後RA S更新的系統亦可採用此項發明。因此，藉 由如下所附的申請專利範画可閜述此項發明的範圍。 (請先閲讀背面之注意事項再填寫本頁) 、-? 線. 經濟部中央標準扃貝工消費合作社印製 本紙張尺度逋用中國國家標準（CNS ) A4規格（210X297公釐） -10-

Claims (1)

1. 經濟部中夬揉率局員工消費合作社印裝 A8 B8 C8 ______ D8 六、申請專利範圍 1 種方法，用以更新至少共用同一個過濾電容以 過嫌電壓供應線上《壓降的無常性記億體排；該方法包含 以下步驟： 啓動更新第一個記億體排；而該記億體排與第二個記 憶體排至少共用上述的一個過濾電容； 在上述啓動更新該第一個記憶體排之後，啓動更新第 三個記憶體排；而該第三個記億體排，並未與上述第一或 第二個記慵體排共用任何前述的過濾電容； 以及 在上述啓動更新第三個記憶髖排之後，啓動更新前述 的第二個記憶髖排。 2 ·如申請專利範園第1項之方法，其中上述的第一 、第二與第三個記憶《排爲CMO S記億體排· 3 . —種方法*如申請專利範園第1項所定義；更包 含以下步驟：緊隨著該啓動更新前述的第二個記億髖排之 後，啓動更新第四個記億體排；其中，該第四個記憶體排 與上述第三個記憶體排共用另一個過濾電容* 4 .—種方法，如申請專利範園第1項所定義；其中 ，上述的更新包含：先CA S再RAS的更新· 5 .—種方法，用以降低更新至少共用一個過濾電容 的記億體排時所產生的供應電壓降：而且，其中，更新週、 期間的時間太短而導致：立即而連績地更新上述的第一與 第二個記憶體排會比單次對上述的第一或第二個記億體排 其中之一更新時，在該第一與第二個記憶體排上，產生較 .---------^-----—tr------f (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家捸準（CNS ) A4規格（2丨Ο X 297公釐）-11 - Α8 Β8 C8 D8 303469 ττ、申請專利乾圍 大的供應電壓降；.該方法包含以下步驟： 啓動更新第一個記億體排；而該記憶體排與第二個記 億體排至少共用一個過濾電容；以及 在足夠個數的更新週期後*啓動更新前述的第二個記 憶體排；這樣，上述更新前述的第二個記憶體排不會比單 獨的對上述的第一或第二個記慵體排其中之一更新時*在 該第一與第二個記憶髖排上，產生更大的供應電壓降* 6 . —種方法，如申請專利範圓第5項所定義；其中 ，在上述的對該第一個記憶體排的前述更新與上述的對該 第二個記億體排的前述更新之間，至少有另一個記憶體排 被更新。 7 . —種方法，如申請專利範困第5項所定義；其中 上述充分數目的更新週期是一個週期。 8 . —種方法，如申請專利範園第5項所定義；其中 上述的更新包含：先CA S再RAS的更新· (請先閱讀背面之注意事項再填寫本頁) 經濟部中央揉隼局負工消費合作社印製 本紙張尺度逍用t國國家標準（CNS > A4JC.格（2丨0X297公釐）-12 - 丨公告本 303469 申請曰期 813 牛 ί Β ΖΌ U 案 號 85108^58 類丨：刘 (-此土各棚由本局填註）

   303469 || |專利説明書 中 文 發明 新型 名稱 更新依電性記億體組的方法 [method for refreshing volatile memory banks 英 文 姓 名 國 籍 發明 創作 人 (1)艾爾，摩待二世 Mote, J「.，L. Randall (1)美國 (1)美國加州羅格那丘瑞德柯羅路二六一五二號 26152 Red Corral Road, Laguna Hills, CA 92718, U.S.A. 裝 住、居所 訂 經濟部中央梯率局員工消費合作杜印製 申請人 姓 名 (名稱） 國 籍 住 、居所 (事務所） 代 表人 姓 名 (1)艾斯待研究公司 AST Research,丨nc. (1)美國 il)美國加州愛文艾爾頓路一六二一五號 16215 Alton Parkway, Irvine, CA 92718, U.S.A. (1)丹尼斯•理目，爾 Leibel，Denn i s R. 本紙張尺度適用中國國家標芈（CNS > A4規格（210X297公釐） 線