RU2016107022A - Обучение чтению контроллера памяти - Google Patents

Обучение чтению контроллера памяти Download PDF

Info

Publication number
RU2016107022A
RU2016107022A RU2016107022A RU2016107022A RU2016107022A RU 2016107022 A RU2016107022 A RU 2016107022A RU 2016107022 A RU2016107022 A RU 2016107022A RU 2016107022 A RU2016107022 A RU 2016107022A RU 2016107022 A RU2016107022 A RU 2016107022A
Authority
RU
Russia
Prior art keywords
read
identifier
data
memory module
read identifier
Prior art date
Application number
RU2016107022A
Other languages
English (en)
Other versions
RU2643664C2 (ru
Inventor
Тоня Г. МОРРИС
Джонатан К. ДЖАСПЕР
Арно Дж. ФОРЕСТЬЕ
Original Assignee
Интел Корпорейшн
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Интел Корпорейшн filed Critical Интел Корпорейшн
Publication of RU2016107022A publication Critical patent/RU2016107022A/ru
Application granted granted Critical
Publication of RU2643664C2 publication Critical patent/RU2643664C2/ru

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1668—Details of memory controller
    • G06F13/1689—Synchronisation and timing concerns
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4063—Device-to-bus coupling
    • G06F13/4068—Electrical coupling
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0629—Configuration or reconfiguration of storage systems
    • G06F3/0632—Configuration or reconfiguration of storage systems by initialisation or re-initialisation of storage systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Databases & Information Systems (AREA)
  • Memory System (AREA)
  • Dram (AREA)
  • Error Detection And Correction (AREA)
  • Information Transfer Systems (AREA)

Claims (54)

1. Устройство, содержащее:
устройство сопряжения шины по меньшей мере с одним модулем памяти;
логическую схему контроллера памяти, которая при работе выполнена с возможностью осуществления операций, причем операции включают в себя:
программирование модуля памяти для запуска режима обучения, в котором модуль памяти передает непрерывные битовые шаблоны по тракту боковой полосы устройства сопряжения шины;
прием битовых шаблонов по устройству сопряжения шины;
определение из принятых битовых шаблонов перехода значений в битовом шаблоне для определения окна данных между определенными переходами значений; и
определение настройки для управления устройством фазовой интерполяции для выработки прошедших интерполяцию сигналов, используемых для выборки данных в пределах определенного окна данных.
2. Устройство по п. 1, в котором операции дополнительно включают в себя:
программирование модуля памяти для завершения режима обучения и отправки упомянутых битовых шаблонов в ответ на определение окна данных и упомянутой настройки для управления устройством фазовой интерполяции.
3. Устройство по п. 1, в котором определение перехода из принятых тактовых битовых шаблонов включает в себя:
сохранение считанного значения из битового шаблона в регистре; и
определение, соответствует ли следующее считанное значение из последующей передачи битового шаблона считанному значению в регистре, при этом окно данных определяют между краями двух считанных значений, которые соответствуют значениям, сохраненным в регистре.
4. Устройство по п. 1, в котором битовые шаблоны содержат первый непрерывный битовый шаблон по тракту боковой полосы устройства сопряжения шины, используемый для сигналов идентификатора чтения, и второй непрерывный битовый шаблон по тракту боковой полосы, при этом первый и второй непрерывные битовые шаблоны обладают противоположными значениями.
5. Устройство по п. 4, в котором первый непрерывный битовый шаблон отправляется по первой сигнальной линии идентификатора чтения и содержит непрерывный шаблон 1010, а второй непрерывный битовый шаблон отправляется по второй сигнальной линии идентификатора чтения и содержит непрерывный шаблон 0101.
6. Устройство по п. 5, в котором первый и второй непрерывные битовые шаблоны чередуются между 0 и 1 каждый тактовый интервал для создания тактового шаблона с периодом, в два раза большим периода тактового интервала устройства сопряжения шины.
7. Устройство по п. 1, в котором устройство сопряжения шины включает в себя командные линии, по которым передаются команды, линии данных, по которым передаются данные, и сигнальные линии идентификатора чтения, при этом битовые шаблоны передаются по сигнальным линиям идентификатора чтения на частоте команд, меньшей тактовой частоты.
8. Устройство по п. 1, в котором операции дополнительно включают в себя:
отправку, в ответ на определение настройки для управления устройством фазовой интерполяции, команды чтения с идентификатором чтения в модуль памяти;
прием считанных данных из модуля памяти, в том числе возвращенного идентификатора чтения; и
определение смещения чтения в ответ на определение, что возвращенный идентификатор чтения соответствует идентификатору чтения, отправленному с командой чтения, при этом смещение чтения используется для определения времени начала выборки считанных данных в окне данных с использованием определенной настройки для устройства фазовой интерполяции.
9. Устройство по п. 8, в котором устройство сопряжения шины включает в себя командные линии, по которым передаются команды, линии данных, по которым передаются данные, и сигнальные линии идентификатора чтения, при этом модуль памяти выполнен с возможностью возврата идентификатора чтения по сигнальным линиям идентификатора чтения.
10. Устройство по п. 9, характеризующееся тем, что выполнено с возможностью возврата идентификатора чтения из модуля памяти на сигналах синхронизации.
11. Устройство, содержащее:
устройство сопряжения шины по меньшей мере с одним модулем памяти;
логическую схему контроллера памяти, которая при работе выполнена с возможностью осуществления операций грубого обучения чтению, причем операции включают в себя:
отправку в модуль памяти команды чтения и идентификатора чтения;
прием из модуля памяти по устройству сопряжению шины считанных данных и принятого идентификатора чтения; и
определения смещения чтения в ответ на определение, что принятый идентификатора чтения от модуля памяти включает в себя идентификатор чтения, отправленный с командой чтения, при этом смещение чтения используется для определения времени начала выборки данных в окне данных принятых считанных данных.
12. Устройство по п. 11, в котором операции дополнительно включают в себя:
осуществление в ответ на определение, что принятый идентификатор чтения не соответствует идентификатору чтения, отправленному с командой чтения, по меньшей мере одной итерации выработки нового идентификатора чтения для включения его в новую команду чтения, отправляемую в модуль памяти, пока не будет определено смещения чтения в ответ на принятые из модуля памяти считанные данные, содержащие выработанный новый идентификатор чтения.
13. Устройство по п. 12, дополнительно содержащее:
регистр (LFSR) сдвига с линейной обратной связью, используемый для выработки идентификатора чтения и новых идентификаторов чтения для обеспечения случайных значений идентификаторов чтения.
14. Устройство по п. 11, характеризующееся тем, что выполнено с возможностью завершения грубого обучения чтению в ответ на принятый идентификатор чтения, содержащий идентификатор чтения, отправленный с командой чтения.
15. Устройство по п. 11, в котором идентификатор чтения вызывает закольцовывание модулем памяти идентификатора чтения при возврате считанных данных в ответ на команду чтения.
16. Устройство по п. 11, в котором идентификатор чтения передается из модуля памяти по тракту боковой полосы.
17. Устройство по п. 11, в котором операции дополнительно включают в себя:
отправку в модуль памяти сигнала предоставления прав после отправки команды чтения, при этом модуль памяти выполнен с возможностью отправки сигнала идентификатора чтения в ответ на сигнал предоставления прав, при этом смещение чтения определяется временем поступления данных после отправки сигнала предоставления прав.
18. Устройство, содержащее:
устройство сопряжения шины по меньшей мере с одним модулем памяти;
устройство фазовой интерполяции;
логическую схему контроллера памяти, которая при работе выполнена с возможностью осуществления операций грубого обучения чтению, причем операции включают в себя:
использование идентификатора чтения, возвращенного из модуля памяти по тракту боковой полосы устройства сопряжения шины, отдельному от командных линий и линий сигналов данных устройства сопряжения шины, для определения смещения чтения, при котором осуществляется выборка считанных данных устройства сопряжения шины; и
выполнение при использовании смещения чтения для определения времени начала выборки данных в окне данных считанных данных:
отправки команды чтения с идентификатором чтения в модуль памяти;
приема принятого идентификатора чтения из модуля памяти по тракту боковой полосы устройства сопряжения шины;
в ответ на определение, соответствует ли принятый идентификатор чтения идентификатору чтения, отправленному с командой чтения:
определения окна данных в качестве окна данных, в котором считан принятый идентификатор чтения; и
определения настройки для управления устройством фазовой интерполяции для выработки прошедших интерполяцию сигналов, используемых для выборки данных в определенном окне данных, в котором считан принятый идентификатор чтения.
19. Устройство по п. 18, в котором использование идентификатора чтения для определения смещения чтения включает в себя:
отправка команды чтения с идентификатором чтения в модуль памяти;
приема из модуля памяти по устройству сопряжения шины считанных данных и принятого идентификатора чтения, при этом принятый идентификатор чтения принимается по тракту боковой полосы сопряжения с помощью шины;
определение смещение чтения как момента времени, в который принятые считанные данные соответствуют идентификатору чтения, отправленному с командой чтения.
20. Устройство по п. 18, дополнительно содержащее:
регистр (LFSR) сдвига с линейной обратной связью, используемый для выработки идентификаторов чтения во время грубого обучения чтению и, при использовании смещения чтения, для определения времени начала выборки данных в окне данных.
RU2016107022A 2013-09-27 2014-07-29 Обучение чтению контроллера памяти RU2643664C2 (ru)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/040,548 US9021154B2 (en) 2013-09-27 2013-09-27 Read training a memory controller
US14/040,548 2013-09-27
PCT/US2014/048719 WO2015047532A1 (en) 2013-09-27 2014-07-29 Read training a memory controller

Publications (2)

Publication Number Publication Date
RU2016107022A true RU2016107022A (ru) 2017-08-31
RU2643664C2 RU2643664C2 (ru) 2018-02-02

Family

ID=52741301

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2016107022A RU2643664C2 (ru) 2013-09-27 2014-07-29 Обучение чтению контроллера памяти

Country Status (8)

Country Link
US (6) US9021154B2 (ru)
EP (1) EP3049946B1 (ru)
JP (4) JP6084756B2 (ru)
KR (3) KR101855512B1 (ru)
CN (2) CN112069110A (ru)
BR (3) BR122017013533B1 (ru)
RU (1) RU2643664C2 (ru)
WO (1) WO2015047532A1 (ru)

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9021154B2 (en) 2013-09-27 2015-04-28 Intel Corporation Read training a memory controller
WO2016081192A1 (en) 2014-11-20 2016-05-26 Rambus Inc. Memory systems and methods for improved power management
US10025747B2 (en) * 2015-05-07 2018-07-17 Samsung Electronics Co., Ltd. I/O channel scrambling/ECC disassociated communication protocol
US9921763B1 (en) * 2015-06-25 2018-03-20 Crossbar, Inc. Multi-bank non-volatile memory apparatus with high-speed bus
US10141034B1 (en) 2015-06-25 2018-11-27 Crossbar, Inc. Memory apparatus with non-volatile two-terminal memory and expanded, high-speed bus
US10222989B1 (en) 2015-06-25 2019-03-05 Crossbar, Inc. Multiple-bank memory device with status feedback for subsets of memory banks
US9558850B1 (en) 2015-12-01 2017-01-31 International Business Machines Corporation Efficient calibration of a data eye for memory devices
US9620184B1 (en) 2015-12-16 2017-04-11 International Business Machines Corporation Efficient calibration of memory devices
KR102536657B1 (ko) * 2016-07-12 2023-05-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
US10034407B2 (en) 2016-07-22 2018-07-24 Intel Corporation Storage sled for a data center
US10067689B1 (en) * 2016-08-29 2018-09-04 Cadence Design Systems, Inc. Method and apparatus for high bandwidth memory read and write data path training
US10552252B2 (en) * 2016-08-29 2020-02-04 Seagate Technology Llc Patterned bit in error measurement apparatus and method
US10148416B2 (en) 2016-09-02 2018-12-04 Intel Corporation Signal phase optimization in memory interface training
US10262751B2 (en) * 2016-09-29 2019-04-16 Intel Corporation Multi-dimensional optimization of electrical parameters for memory training
KR20180049338A (ko) * 2016-10-31 2018-05-11 삼성전자주식회사 저장 장치 및 그것의 동작 방법
US10416912B2 (en) 2016-11-03 2019-09-17 Intel Corporation Efficiently training memory device chip select control
KR20180069565A (ko) * 2016-12-15 2018-06-25 에스케이하이닉스 주식회사 반도체 장치, 반도체 시스템 및 트레이닝 방법
BR112019026942B1 (pt) 2017-06-23 2024-02-15 Huawei Technologies Co., Ltd Tecnologia de acesso à memória e sistema de computador
KR102353027B1 (ko) * 2017-07-03 2022-01-20 삼성전자주식회사 스토리지 장치의 데이터 트레이닝 방법
US20190095308A1 (en) 2017-09-26 2019-03-28 Intel Corporation Registering clock driver controlled decision feedback equalizer training process
US10810141B2 (en) * 2017-09-29 2020-10-20 Intel Corporation Memory control management of a processor
US11074151B2 (en) 2018-03-30 2021-07-27 Intel Corporation Processor having embedded non-volatile random access memory to support processor monitoring software
US10691466B2 (en) * 2018-04-02 2020-06-23 Intel Corporation Booting a computing system using embedded non-volatile memory
JP2019215662A (ja) * 2018-06-12 2019-12-19 株式会社日立製作所 不揮発性メモリデバイス、及びインターフェース設定方法
JP2020046918A (ja) 2018-09-19 2020-03-26 キオクシア株式会社 記憶装置及び制御方法
KR102648186B1 (ko) * 2018-12-24 2024-03-18 에스케이하이닉스 주식회사 트래이닝 기능을 갖는 반도체 시스템
CN110210018B (zh) * 2019-05-14 2023-07-11 北京百度网讯科技有限公司 挂号科室的匹配方法和装置
WO2020237410A1 (en) 2019-05-24 2020-12-03 Intel Corporation Training for chip select signal read operations by memory devices
CN112764667A (zh) * 2019-10-21 2021-05-07 伊姆西Ip控股有限责任公司 用于存储管理的方法、设备、存储系统和计算机程序产品
TWI693796B (zh) * 2019-11-08 2020-05-11 群聯電子股份有限公司 訊號產生電路、記憶體儲存裝置及訊號產生方法
US11126585B1 (en) 2020-03-09 2021-09-21 Western Digital Technologies, Inc. Data storage device with improved interface transmitter training
US11288225B2 (en) 2020-04-14 2022-03-29 Western Digital Technologies, Inc. Adapting transmitter training behavior based upon assumed identity of training partner
KR20210136203A (ko) * 2020-05-06 2021-11-17 삼성전자주식회사 저장 장치 및 그것의 리트레이닝 방법
US11190331B1 (en) * 2020-12-16 2021-11-30 Cadence Design Systems, Inc. Data alignment in physical layer device
CN116052742A (zh) * 2022-07-13 2023-05-02 成都海光集成电路设计有限公司 数据处理方法、装置、存储控制器、设备及介质

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6570944B2 (en) 2001-06-25 2003-05-27 Rambus Inc. Apparatus for data recovery in a synchronous chip-to-chip system
KR100233122B1 (ko) 1992-03-25 1999-12-01 윤종용 모뎀 운용 테스트 회로
US6266379B1 (en) * 1997-06-20 2001-07-24 Massachusetts Institute Of Technology Digital transmitter with equalization
JP3922765B2 (ja) * 1997-07-22 2007-05-30 富士通株式会社 半導体装置システム及び半導体装置
JPH11139869A (ja) 1997-11-10 1999-05-25 Murata Mfg Co Ltd 半導体セラミックおよびその製造方法
JP2002082830A (ja) 2000-02-14 2002-03-22 Mitsubishi Electric Corp インターフェイス回路
WO2001084702A2 (en) 2000-04-28 2001-11-08 Broadcom Corporation High-speed serial data transceiver systems and related methods
US6651148B2 (en) * 2000-05-23 2003-11-18 Canon Kabushiki Kaisha High-speed memory controller for pipelining memory read transactions
US6658523B2 (en) 2001-03-13 2003-12-02 Micron Technology, Inc. System latency levelization for read data
US7437624B2 (en) * 2002-09-30 2008-10-14 Lecroy Corporation Method and apparatus for analyzing serial data streams
US7167946B2 (en) * 2003-09-30 2007-01-23 Intel Corporation Method and apparatus for implicit DRAM precharge
US6958634B2 (en) 2003-12-24 2005-10-25 Intel Corporation Programmable direct interpolating delay locked loop
US7403584B2 (en) 2003-12-31 2008-07-22 Intel Corporation Programmable phase interpolator adjustment for ideal data eye sampling
US7107424B1 (en) * 2004-03-25 2006-09-12 Emc Corporation Memory read strobe pulse optimization training system
KR100594294B1 (ko) * 2004-09-21 2006-06-30 삼성전자주식회사 메모리 장치 및 데이터 트레이닝 방법
KR100618870B1 (ko) * 2004-10-23 2006-08-31 삼성전자주식회사 데이터 트레이닝 방법
JP2006260071A (ja) * 2005-03-16 2006-09-28 Oki Data Corp メモリ制御装置および情報処理装置
KR100703976B1 (ko) * 2005-08-29 2007-04-06 삼성전자주식회사 동기식 메모리 장치
US7607031B2 (en) * 2006-03-28 2009-10-20 Advanced Micro Devices, Inc. Power management in a communication link
US7904639B2 (en) 2006-08-22 2011-03-08 Mosaid Technologies Incorporated Modular command structure for memory and memory system
US7983368B2 (en) 2006-12-11 2011-07-19 International Business Machines Corporation Systems and arrangements for clock and data recovery in communications
US7814401B2 (en) 2006-12-21 2010-10-12 Ramot At Tel Aviv University Ltd. Soft decoding of hard and soft bits read from a flash memory
US7886174B2 (en) 2007-06-27 2011-02-08 Intel Corporation Memory link training
US8341450B2 (en) * 2007-07-23 2012-12-25 Rambus Inc. Continuous timing calibrated memory interface
US7913033B2 (en) 2007-10-09 2011-03-22 Micron Technology, Inc. Non-volatile memory device having assignable network identification
US8793525B2 (en) * 2007-10-22 2014-07-29 Rambus Inc. Low-power source-synchronous signaling
WO2010080174A1 (en) * 2009-01-12 2010-07-15 Rambus Inc. Mesochronous signaling system with core-clock synchronization
US7978538B2 (en) * 2009-01-29 2011-07-12 International Business Machines Corporation Setting memory device termination in a memory device and memory controller interface in a communication bus
US8037375B2 (en) * 2009-06-30 2011-10-11 Intel Corporation Fast data eye retraining for a memory
US8578086B2 (en) 2009-09-25 2013-11-05 Intel Corporation Memory link initialization
US8681571B2 (en) * 2010-06-15 2014-03-25 International Business Machines Corporation Training a memory controller and a memory device using multiple read and write operations
US8533538B2 (en) * 2010-06-28 2013-09-10 Intel Corporation Method and apparatus for training a memory signal via an error signal of a memory
KR20120011491A (ko) 2010-07-29 2012-02-08 주식회사 하이닉스반도체 반도체 시스템 및 그 데이터 트래이닝 방법
US20120066471A1 (en) 2010-09-14 2012-03-15 Advanced Micro Devices, Inc. Allocation of memory buffers based on preferred memory performance
US8631256B2 (en) * 2010-12-22 2014-01-14 Via Technologies, Inc. Distributed management of a shared power source to a multi-core microprocessor
KR101571278B1 (ko) * 2011-07-01 2015-11-24 퀄컴 인코포레이티드 시리얼 통신 시스템에서의 대기 전력 감소를 위한 시스템 및 방법
US8954408B2 (en) 2011-07-28 2015-02-10 International Business Machines Corporation Allowing writes to complete without obtaining a write lock to a file
US9021154B2 (en) 2013-09-27 2015-04-28 Intel Corporation Read training a memory controller

Also Published As

Publication number Publication date
CN105723351B (zh) 2020-08-18
US9058111B2 (en) 2015-06-16
JP2017107584A (ja) 2017-06-15
KR101855512B1 (ko) 2018-06-25
US20150095565A1 (en) 2015-04-02
US9021154B2 (en) 2015-04-28
EP3049946B1 (en) 2021-06-23
US9495103B2 (en) 2016-11-15
JP6327762B2 (ja) 2018-05-23
EP3049946A1 (en) 2016-08-03
JP6327763B2 (ja) 2018-05-23
JP6327764B2 (ja) 2018-05-23
US20170286330A1 (en) 2017-10-05
US9766817B2 (en) 2017-09-19
US20150113215A1 (en) 2015-04-23
KR20180049244A (ko) 2018-05-10
BR122017013543B1 (pt) 2023-03-07
US20150113235A1 (en) 2015-04-23
RU2643664C2 (ru) 2018-02-02
WO2015047532A1 (en) 2015-04-02
KR20180050765A (ko) 2018-05-15
CN105723351A (zh) 2016-06-29
JP2017097907A (ja) 2017-06-01
US10482041B2 (en) 2019-11-19
CN112069110A (zh) 2020-12-11
US20150113234A1 (en) 2015-04-23
KR102058019B1 (ko) 2019-12-20
KR20160034961A (ko) 2016-03-30
EP3049946A4 (en) 2017-04-26
KR102058018B1 (ko) 2019-12-20
BR122017013533B1 (pt) 2023-03-07
US20170031846A1 (en) 2017-02-02
JP2017097908A (ja) 2017-06-01
BR112016003865A2 (pt) 2017-08-01
JP6084756B2 (ja) 2017-02-22
US10331585B2 (en) 2019-06-25
JP2016534472A (ja) 2016-11-04

Similar Documents

Publication Publication Date Title
RU2016107022A (ru) Обучение чтению контроллера памяти
JP2017097907A5 (ja) 集積回路装置およびシステム
CN105406842B (zh) 半导体器件的输出时序控制电路及其方法
US9880950B2 (en) Dynamically addressable master-slave system and method for dynamically addressing slave units
JP2020513539A5 (ru)
CN107844445B (zh) 用于非源同步系统的调谐电路系统和操作
US9213615B2 (en) Information processing apparatus with debugging unit and debugging method therefor
JP2009282927A (ja) Ｆｐｇａコンフィグレーション装置及びこれを有する回路基板、電子装置、及びｆｐｇａコンフィグレーション方法
KR102163431B1 (ko) 반도체 장치 및 그를 포함하는 반도체 시스템
US7672393B2 (en) Single-wire asynchronous serial interface
US20150058502A1 (en) I/o device, programmable logic controller, and operation method
JP2009522902A (ja) シリアルデータ通信システムおよび方法
CN103891194A (zh) 测量值传输设备
US11251990B2 (en) Control device, control system, control method, and non-transitory storage medium storing control program
US10977206B2 (en) Data communication device and method for data communication
KR102256556B1 (ko) 반도체 장치 및 그를 포함하는 반도체 시스템
JP6070600B2 (ja) マイクロコンピュータ
CN102778645B (zh) 一种jtag主控制器及其实现方法
JP2015118571A5 (ru)
JP2018129679A (ja) センサ制御装置、およびセンサシステム
JP3408486B2 (ja) 装置間の同期回路
CN102761329B (zh) 可反弹跳的电路、反弹跳模组
JP6201331B2 (ja) 同期シリアルインタフェース回路
JP2019033424A (ja) 通信装置及び通信システム
KR20210081081A (ko) 송신 활성화 신호 생성 회로 및 집적회로