JP6327764B2 - 集積回路装置およびシステム - Google Patents
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Description
[例]
以下の複数の例はさらなる複数の実施形態に関する。
本実施形態の例を下記の各項目として示す。
[項目1]
少なくとも1つのメモリモジュールへのバスインターフェースと、
動作するとき、複数の動作を実行するメモリコントローラロジックとを備え、前記複数の動作は、
前記メモリモジュールが前記バスインターフェースの側波帯レーン上で、連続する複数のビットパターンを送信するトレーニングモードを開始するよう前記メモリモジュールにプログラムすることと、
前記バスインターフェースを介して前記複数のビットパターンを受信することと、
前記受信された複数のビットパターンからビットパターンにおける複数の値の遷移を決定して、前記複数の値の前記決定された複数の遷移の間でデータアイを決定することと、
前記決定されたデータアイ内でデータをサンプリングするために使用される複数の補間信号を生成する位相補間器を制御するための設定を決定することとを備える、
デバイス。
[項目2]
前記複数の動作は、
前記トレーニングモードを終了するよう前記メモリモジュールにプログラムすることと、前記データアイ、及び前記位相補間器を制御するための前記設定を決定することに応答して、前記複数のビットパターンを送信することとをさらに備える
項目1に記載のデバイス。
[項目3]
前記受信された複数のビットパターンから前記遷移を決定することは、
レジスタに前記ビットパターンからのリードされた値を格納することと、
次の前記ビットパターンの送信からの次にリードされた値が、前記レジスタ中の前記リードされた値と一致するかどうかを決定することとを含み、前記データアイは前記レジスタに格納される複数の値と一致する2つのリードされた値の端部の間で決定される
項目1又は2に記載のデバイス。
[項目4]
前記複数のビットパターンは、複数のリード識別子信号のために用いられる前記バスインターフェースの前記側波帯レーン上に第1の連続するビットパターンを、及び、前記側波帯レーン上に第2の連続するビットパターンを含み、前記第1の連続するビットパターン及び前記第2の連続するビットパターンは反対の値を有する
項目1から3の何れか一項に記載のデバイス。
[項目5]
前記第1の連続するビットパターンは、第1のリード識別子信号ライン上で送信され、連続する1010パターンを備え、第2の連続するパターンは、第2のリード識別子信号ライン上で送信され、連続する0101パターンを備える
項目4に記載のデバイス。
[項目6]
前記第1の連続するパターン及び前記第2の連続するパターンは、クロック間隔毎に0と1との間で交互に変化して、前記バスインターフェース上のクロック間隔の周期の2倍の周期を有するクロックパターンを作成する
項目5に記載のデバイス。
[項目7]
前記バスインターフェースは、複数のコマンドが送信される複数のコマンドラインと、データが送信される複数のデータラインと、複数のリード識別子信号ラインとを含み、前記複数のビットパターンは、クロック周波数より小さいコマンド周波数で前記複数のリード識別子信号ライン上で送信される
項目1から6の何れか一項に記載のデバイス。
[項目8]
前記複数の動作は、
位相補間器を制御するための前記設定を決定することに応答して、リード識別子と共にリードコマンドを前記メモリモジュールに送信することと、
前記メモリモジュールから、戻されたリード識別子を含むリードデータを受信することと、
前記戻されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子と一致すると決定することに応答してリードオフセットを決定することとをさらに含み、前記リードオフセットは、前記位相補間器のための前記決定された設定を用いて、前記データアイにおいて前記リードデータをサンプリングすることをいつ開始すべきかを決定するために使用される
項目1から7の何れか一項に記載のデバイス。
[項目9]
少なくとも1つのメモリモジュールへのバスインターフェースと、
動作するとき、粗いリードトレーニングの複数の動作を実行するメモリコントローラロジックとを備え、前記複数の動作は、
前記メモリモジュールにリードコマンド及びリード識別子を送信することと、
前記バスインターフェースを介して前記メモリモジュールからリードデータ及び受信されたリード識別子を受信することと、
前記メモリモジュールからの前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子を含むと決定することに応答してリードオフセットを決定することを備え、前記リードオフセットは、受信されたリードデータのデータアイにおいてデータをサンプリングすることをいつ開始すべきかを決定するために使用される、
デバイス。
[項目10]
前記動作は、
前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子と一致しないと決定することに応答して、前記メモリモジュールからの前記受信されたリードデータが、生成された新たなリード識別子を含むことに応答して前記リードオフセットが決定されるまで、前記新たなリード識別子を生成して、前記メモリモジュールに送信される新たなリードコマンドに含めるイタレーションを少なくとも1回実行することをさらに備える
項目9に記載のデバイス。
[項目11]
複数のランダムなリード識別子の値を提供すべく、前記リード識別子及び複数の前記新たなリード識別子を生成するために使用されるリニアフィードバックシフトレジスタ(LFSR)をさらに含む
項目10に記載のデバイス。
[項目12]
前記粗いリードトレーニングは、前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子を含むことに応答して終了される
項目9から11の何れか一項に記載のデバイス。
[項目13]
前記リード識別子は、前記リードコマンドに応答して前記リードデータを戻すとき、前記メモリモジュールに前記リード識別子をループバックさせる
項目9から12の何れか一項に記載のデバイス。
[項目14]
前記リード識別子は側波帯レーン上で、前記メモリモジュールから送信される
項目9から13の何れか一項に記載のデバイス。
[項目15]
前記バスインターフェースは、複数のコマンドが送信される複数のコマンドラインと、データが送信される複数のデータラインと、複数のリード識別子信号ラインとを含み、前記メモリモジュールは前記複数のリード識別子信号ライン上で前記リード識別子を戻す
項目8から14の何れか一項に記載のデバイス。
[項目16]
前記リード識別子は、前記メモリモジュールから複数のクロック信号上で戻される
項目15に記載のデバイス。
[項目17]
前記複数の動作は、
前記リードコマンドの前記送信に続いて、前記メモリモジュールにグラント信号を送信することをさらに備え、前記メモリモジュールは前記グラント信号に応答して前記リード識別子の信号を送信し、前記リードオフセットは前記グラント信号が送信された後データが到達する時間の長さである
項目9から16の何れか一項に記載のデバイス。
[項目18]
少なくとも1つのメモリモジュールへのバスインターフェースと、
位相補間器と、
動作するとき、粗いリードトレーニングの複数の動作を実行するメモリコントローラロジックとを備え、前記複数の動作は、
前記バスインターフェースのコマンド及びデータの信号ラインとは別個の、前記バスインターフェースの側波帯レーン上で前記メモリモジュールから戻されるリード識別子を用いて、前記バスインターフェース上でリードデータがサンプリングされるリードオフセットを決定することと、
リードデータのデータアイにおいてデータをサンプリングすることをいつ開始すべきかを決定すべく前記リードオフセットを用いる間、
リード識別子と共にリードコマンドを前記メモリモジュールに送信することと、
前記バスインターフェースの前記側波帯レーン上で前記メモリモジュールからの受信されたリード識別子を受信することと、
前記受信されたリード識別子が、前記リードコマンドと共に送信された前記リード識別子と一致するという決定に応答して、
前記受信されたリード識別子がリードされた場所として前記データアイを決定すること、及び、
前記受信されたリード識別子がリードされた、前記決定されたデータアイにおいてデータをサンプリングするために使用される複数の補間信号を生成する前記位相補間器を制御するための設定を決定することと、を実行することを備える、
デバイス。
[項目19]
前記リードオフセットを決定すべく前記リード識別子を用いることは、
リード識別子と共にリードコマンドを前記メモリモジュールに送信することと、
前記バスインターフェースを介して前記メモリモジュールから、リードデータと、前記バスインターフェースの前記側波帯レーン上で受信される、受信されたリード識別子とを受信することと、
前記受信されたリードデータが、前記リードコマンドと共に送信された前記リード識別子と一致するタイミングとして前記リードオフセットを決定することとを備える
項目18に記載のデバイス。
[項目20]
前記粗いリードトレーニング中、及び、前記データアイにおいてデータをサンプリングすることをいつ開始すべきかを決定すべく前記リードオフセットを用いる間、複数の前記リード識別子を生成するために使用されるリニアフィードバックシフトレジスタ(LFSR)をさらに含む
項目18又は19に記載のデバイス。
Claims (12)
- バスインターフェースを介してメモリモジュールと通信するためのインターフェースと、
位相補間器と、
複数のリードトレーニング動作を実行するためのメモリコントローラのロジックと、を備え、前記メモリコントローラのロジックは、
リードおよびライト動作の間にリードトレーニング動作を開始することであって、第1のリードオフセットは、いつ受信データのサンプリングを開始するかを決定するために使用される、開始することと、
ランダムリード識別子である第1のリード識別子を生成することと、
第1のリードコマンドとともに、前記第1のリード識別子を前記メモリモジュールに送信することと、
前記バスインターフェースの側波帯レーンを介して、前記メモリモジュールから第2のリード識別子を受信することと、
前記第2のリード識別子が、前記第1のリードコマンドとともに送信された前記第1のリード識別子と一致することを決定することと、
前記第2のリード識別子が前記第1のリード識別子を含むという前記決定の結果として、リードデータが前記メモリモジュールからの前記第2のリード識別子を用いて前記バスインターフェース上でサンプリングされる、第2のリードオフセットを決定することであって、前記第2のリードオフセットを決定することは、前記第2のリード識別子におけるデータアイの前記決定を含む、決定することと、
データのサンプリングに使用される補間信号を生成するための前記位相補間器の設定を決定することと、を行うためのものである
集積回路装置。 - 前記メモリコントローラのロジックはさらに、前記メモリモジュールにグラント信号を送信することを行うためのものである
請求項1に記載の集積回路装置。 - 前記メモリコントローラのロジックはさらに、前記第2のリードオフセットの前記決定の一部として、前記第2のリード識別子が前記メモリコントローラによりリードされたタイミングからの複数の端部を決定することを行うためのものである
請求項1または2に記載の集積回路装置。 - 前記メモリコントローラのロジックはさらに、
前記第2のリード識別子が、前記第1のリードコマンドとともに送信された前記第1のリード識別子を含まないことを決定することと、
前記第2のリードオフセットが決定されるまで、ランダムリード識別子である第3のリード識別子を生成し、前記第3のリード識別子を含む、前記メモリモジュールへの第2のリードコマンドを送信する、複数のイタレーションを実行することと、を行うためのものである
請求項1から3のいずれか1項に記載の集積回路装置。 - 前記集積回路装置はさらに、リニアフィードバックシフトレジスタ(LFSR)を備え、前記リニアフィードバックシフトレジスタ(LFSR)は、前記第1のリード識別子を生成するためのものである
請求項1から4のいずれか1項に記載の集積回路装置。 - 前記集積回路装置はさらに、リニアフィードバックシフトレジスタ(LFSR)を備え、前記リニアフィードバックシフトレジスタ(LFSR)は、前記第1のリード識別子および前記第3のリード識別子を生成するためのものである
請求項4に記載の集積回路装置。 - プロセッサと、
メモリモジュールと、
バスインターフェースと、
メモリコントローラとを備え、
前記メモリコントローラは、前記プロセッサに接続され、前記メモリモジュールは、前記バスインターフェースを介して前記メモリコントローラに接続され、前記メモリコントローラは、位相補間器を有し、
前記メモリコントローラは、複数のリードトレーニング動作を実行するためのロジックを有し、
前記メモリコントローラのロジックは、
リードおよびライト動作の間にリードトレーニング動作を開始することであって、第1のリードオフセットは、いつ受信データのサンプリングを開始するかを決定するために使用される、開始することと、
ランダムリード識別子である第1のリード識別子を生成することと、
第1のリードコマンドとともに、前記第1のリード識別子を前記メモリモジュールに送信することと、
前記バスインターフェースの側波帯レーンを介して、前記メモリモジュールから第2のリード識別子を受信することと、
前記第2のリード識別子が、前記第1のリードコマンドとともに送信された前記第1のリード識別子と一致することを決定することと、
前記第2のリード識別子が前記第1のリード識別子を含むという前記決定の結果として、リードデータが前記メモリモジュールからの前記第2のリード識別子を用いて前記バスインターフェース上でサンプリングされる、第2のリードオフセットを決定することであって、前記第2のリードオフセットを決定することは、前記第2のリード識別子におけるデータアイの前記決定を含む、決定することと、
データのサンプリングに使用される補間信号を生成するための前記位相補間器の設定を決定することと、を行うためのものである
システム。 - 前記メモリコントローラのロジックはさらに、前記メモリモジュールにグラント信号を送信することを行うためのものである
請求項7に記載のシステム。 - 前記メモリコントローラのロジックはさらに、前記第2のリードオフセットの前記決定の一部として、前記第2のリード識別子が前記メモリコントローラによりリードされたタイミングからの複数の端部を決定することを行うためのものである
請求項7または8に記載のシステム。 - 前記メモリコントローラのロジックはさらに、
前記第2のリード識別子が、前記第1のリード識別子を含まないことを決定することと、
前記第2のリードオフセットが決定されるまで、ランダムリード識別子である第3のリード識別子を生成し、前記第3のリード識別子を含む、前記メモリモジュールへの第2のリードコマンドを送信する、複数のイタレーションを実行することと、を行うためのものである
請求項7から9のいずれか1項に記載のシステム。 - 前記システムはさらに、リニアフィードバックシフトレジスタ(LFSR)を備え、前記リニアフィードバックシフトレジスタ(LFSR)は、前記第1のリード識別子を生成するためのものである
請求項7から10のいずれか1項に記載のシステム。 - 前記システムはさらに、リニアフィードバックシフトレジスタ(LFSR)を備え、前記リニアフィードバックシフトレジスタ(LFSR)は、前記第1のリード識別子および前記第3のリード識別子を生成するためのものである
請求項10に記載のシステム。
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