RU2004121027A - Устройство и способ перемежения для системы связи - Google Patents

Устройство и способ перемежения для системы связи Download PDF

Info

Publication number
RU2004121027A
RU2004121027A RU2004121027/09A RU2004121027A RU2004121027A RU 2004121027 A RU2004121027 A RU 2004121027A RU 2004121027/09 A RU2004121027/09 A RU 2004121027/09A RU 2004121027 A RU2004121027 A RU 2004121027A RU 2004121027 A RU2004121027 A RU 2004121027A
Authority
RU
Russia
Prior art keywords
size
interleaver
addresses
memory
bits
Prior art date
Application number
RU2004121027/09A
Other languages
English (en)
Other versions
RU2274950C2 (ru
Inventor
Мин-Гоо КИМ (KR)
Мин-Гоо КИМ
Санг-Хиук ХА (KR)
Санг-Хиук ХА
Original Assignee
Самсунг Электроникс Ко.,Лтд (Kr)
Самсунг Электроникс Ко.,Лтд
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Самсунг Электроникс Ко.,Лтд (Kr), Самсунг Электроникс Ко.,Лтд filed Critical Самсунг Электроникс Ко.,Лтд (Kr)
Publication of RU2004121027A publication Critical patent/RU2004121027A/ru
Application granted granted Critical
Publication of RU2274950C2 publication Critical patent/RU2274950C2/ru

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2789—Interleaver providing variable interleaving, e.g. variable block sizes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/276—Interleaving address generation

Landscapes

  • Physics & Mathematics (AREA)
  • Probability & Statistics with Applications (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)

Claims (10)

1. Способ перемежения, заключающийся в том, что определяют новый размер N'=2mx(j+1) перемежителя и адреса от 0 до N'-1, если заданный размер N перемежителя больше, чем 2mxj, и меньше, чем 2mx(j+1), последовательно сохраняют N битов входных данных в памяти от адреса 0 до адреса N-1, выполняют перемежение с частичным реверсированием битов (PBRO-перемежение) адресов памяти и считывают данных из памяти путем удаления адресов, соответствующих адресам от N до N'-1, при этом первая переменная m обозначает число битов последовательных нулей от младшего бита (LSB) размера N перемежителя до старшего бита (MSB), где размер N перемежителя выражен двоичным значением, и вторая переменная j обозначает десятичное значение битов иных, чем биты последовательных нулей размера N перемежителя.
2. Способ по п.1, отличающийся тем, что размер памяти равен N.
3. Способ по п.1, отличающийся тем, что размер памяти равен N'.
4. Способ перемежения входных данных с размером N=2mxj+a (где 0<а<2m) в системе связи, заключающийся в том, что определяют адреса в последовательном направлении в памяти со структурой R×C матрицы размера N'=2mx(j+1), сохраняют входные данные в последовательном направлении в памяти от адреса 0 до адреса N-1, и при этом никакие входные данные не сохраняются в (2m-a) областях, соответствующих адресам от N до N'-1 в последнем столбце в памяти, генерируют выходные адреса со структурой R×C матрицы путем PBRO-перемежения определенных адресов и генерируют адрес считывания для считывания данных, сохраненных в памяти, путем определения выходных адресов в последовательном направлении, при этом генерируемый адрес считывания исключает выходные адреса, соответствующие адресам от N до N'-1, при этом первая переменная m обозначает число битов последовательных нулей от младшего бита (LSB) размера N перемежителя до старшего бита (MSB), где размер N перемежителя выражен двоичным значением, и вторая переменная j обозначает десятичное значение битов иных, чем биты последовательных нулей размера N перемежителя.
5. Способ по п.4, отличающийся тем, что дополнительно включает считывание данных, сохраненных в памяти, в соответствии со сформированным адресом считывания.
6. Устройство перемежения, содержащее счетчик, предназначенный для счета адресов от 0 до N'-1 соответственно новому размеру N'=2mx(j+1) перемежителя, если заданный размер N перемежителя больше, чем 2mxj, и меньше, чем 2mx(j+1), память, предназначенную для последовательного сохранения N битов входных данных от адреса 0 до адреса N-1 на основе результата счета счетчика, и генератор адресов, предназначенный для генерации адресов считывания для считывания данных, сохраненных в памяти, посредством выполнения перемежения с частичным реверсированием битов (PBRO-перемежения), при этом сформированные адреса считывания исключают адреса, соответствующие адресам от N до N'-1, при этом первая переменная m обозначает число битов последовательных нулей от младшего бита (LSB) размера N перемежителя до старшего бита (MSB), где размер N перемежителя выражен двоичным значением, и вторая переменная j обозначает десятичное значение битов иных, чем биты последовательных нулей размера N перемежителя.
7. Устройство по п.6, отличающееся тем, что размер памяти равен N.
8. Устройство по п.6, отличающееся тем, что размер памяти равен N'.
9. Устройство перемежения в системе связи, содержащее память со структурой R×C матрицы размера N'=2mx(j+1), генератор адресов записи и генератор адресов считывания, при этом генератор адресов записи обеспечивает генерацию адресов считывания для считывания входных данных с размером N=2mxj+a (где 0<a<2m) в последовательном направлении в памяти от адреса 0 до адреса N-1, причем никакие входные данные не сохраняются в (2m-a) областях, соответствующих адресам от N до N'-1 памяти, генератор адресов считывания обеспечивает генерацию адресов считывания для считывания данных, сохраненных в памяти, путем определения в последовательном направлении выходных адресов со структурой R×C матрицы, генерируемых PBRO-перемежением адресов от 0 до N-1, причем сформированные адреса считывания исключают выходные адреса, соответствующие адресам от N до N'-1, при этом первая переменная m обозначает число битов последовательных нулей от младшего бита (LSB) размера N перемежителя до старшего бита (MSB), где размер N перемежителя выражен двоичным значением, и вторая переменная j обозначает десятичное значение битов иных, чем биты последовательных нулей размера N перемежителя.
10. Считываемый компьютером носитель команд, предназначенный для управления перемежителем, при этом упомянутые команды включают в себя первый набор команд для управления перемежителем для определения нового размера N'=2mx(j+1) перемежителя и адресов от 0 до N'-1, если заданный размер N перемежителя больше, чем 2mxj, и меньше, чем 2mx(j+1), второй набор команд для управления перемежителем для последовательного сохранения N битов входных данных в памяти с размером N' от адреса 0 до адреса N-1, третий набор команд для управления перемежителем для выполнения перемежения с частичным реверсированием битов (PBRO-перемежения) в памяти с размером N' и четвертый набор команд для управления перемежителем для считывания данных из памяти путем удаления адресов, соответствующих адресам от N до N'-1, при этом первая переменная m обозначает число битов последовательных нулей от младшего бита (LSB) размера N перемежителя до старшего бита (MSB), где размер N перемежителя выражен двоичным значением, и вторая переменная j обозначает десятичное значение битов иных, чем биты последовательных нулей размера N перемежителя.
RU2004121027/09A 2002-01-09 2003-01-09 Устройство и способ перемежения для системы связи RU2274950C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020020001252A KR100860660B1 (ko) 2002-01-09 2002-01-09 통신시스템의 인터리빙 장치 및 방법
KR10-2002-1252 2002-01-09

Publications (2)

Publication Number Publication Date
RU2004121027A true RU2004121027A (ru) 2005-05-27
RU2274950C2 RU2274950C2 (ru) 2006-04-20

Family

ID=19718325

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2004121027/09A RU2274950C2 (ru) 2002-01-09 2003-01-09 Устройство и способ перемежения для системы связи

Country Status (10)

Country Link
US (1) US6910110B2 (ru)
EP (1) EP1330040B1 (ru)
JP (1) JP3958745B2 (ru)
KR (1) KR100860660B1 (ru)
CN (2) CN100539443C (ru)
AU (1) AU2003202155B2 (ru)
BR (1) BRPI0306689B1 (ru)
CA (1) CA2472952C (ru)
RU (1) RU2274950C2 (ru)
WO (1) WO2003058823A1 (ru)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BR0302968A (pt) * 2002-02-06 2004-07-13 Samsung Electronics Co Ltd Intercalador e método de intercalação em um sistema de comunicação
US7401207B2 (en) * 2003-04-25 2008-07-15 International Business Machines Corporation Apparatus and method for adjusting instruction thread priority in a multi-thread processor
US7401208B2 (en) * 2003-04-25 2008-07-15 International Business Machines Corporation Method and apparatus for randomizing instruction thread interleaving in a multi-thread processor
US7360062B2 (en) * 2003-04-25 2008-04-15 International Business Machines Corporation Method and apparatus for selecting an instruction thread for processing in a multi-thread processor
US7398446B2 (en) * 2003-05-29 2008-07-08 Lucent Technologies Inc. Low power operation of an address interleaver
US7069398B2 (en) * 2003-06-20 2006-06-27 Industrial Technology Research Institute Apparatus and method for de-interleaving the interleaved data in a coded orthogonal frequency division multiplexing receiver
WO2005052798A1 (en) * 2003-11-26 2005-06-09 Cygnus Communications Canada Co. Interleaving memory
US7415584B2 (en) 2003-11-26 2008-08-19 Cygnus Communications Canada Co. Interleaving input sequences to memory
KR100925911B1 (ko) 2004-07-29 2009-11-09 콸콤 인코포레이티드 다이버시티 인터리빙을 위한 시스템 및 방법
US9246728B2 (en) 2004-07-29 2016-01-26 Qualcomm Incorporated System and method for frequency diversity
KR100853497B1 (ko) * 2004-08-25 2008-08-21 삼성전자주식회사 터보 인터리빙 장치 및 그의 출력주소 발생 방법
US7167114B2 (en) * 2004-10-05 2007-01-23 Sony Corporation Memory efficient interleaving
KR100762134B1 (ko) 2004-10-07 2007-10-02 엘지전자 주식회사 블록 인터리빙을 위한 읽기 주소 발생 방법
US7543197B2 (en) * 2004-12-22 2009-06-02 Qualcomm Incorporated Pruned bit-reversal interleaver
KR100699491B1 (ko) * 2005-07-19 2007-03-26 삼성전자주식회사 인터리빙 방법 및 그 장치
US9042212B2 (en) 2005-07-29 2015-05-26 Qualcomm Incorporated Method and apparatus for communicating network identifiers in a communication system
US9391751B2 (en) 2005-07-29 2016-07-12 Qualcomm Incorporated System and method for frequency diversity
US7555684B1 (en) * 2006-01-17 2009-06-30 Xilinx, Inc. Circuit for and a method of generating an interleaver address
US20070277064A1 (en) * 2006-05-02 2007-11-29 Mediatek Inc. Reconfigurable convolutional interleaver/deinterleaver using minimum amount of memory and an address generator
US8266508B2 (en) * 2007-06-08 2012-09-11 Telefonaktiebolaget L M Ericsson (Publ) Computational efficient convolutional coding with rate matching
KR101435830B1 (ko) * 2007-06-20 2014-08-29 엘지전자 주식회사 인터리빙 수행 방법
KR101613893B1 (ko) 2007-10-04 2016-04-20 삼성전자주식회사 이동통신 시스템에서 데이터 인터리빙 방법 및 장치
US9712279B2 (en) 2007-10-04 2017-07-18 Samsung Electronics Co., Ltd. Method and apparatus for interleaving data in a mobile communication system
GB2456775B (en) * 2008-01-22 2012-10-31 Advanced Risc Mach Ltd Apparatus and method for performing permutation operations on data
US8127105B2 (en) * 2008-11-04 2012-02-28 Qualcomm Incorporated Parallel pruned bit-reversal interleaver
CN101710850B (zh) * 2008-12-26 2013-10-30 三星电子株式会社 卷积Turbo编码方法及实现编码方法的设备
US8572148B1 (en) * 2009-02-23 2013-10-29 Xilinx, Inc. Data reorganizer for fourier transformation of parallel data streams
WO2011033680A1 (en) 2009-09-16 2011-03-24 Nec Corporation Interleaver and interleaving method
EP2706667A1 (en) * 2010-09-13 2014-03-12 Hughes Network Systems, LLC Method and apparatus for a parameterized interleaver design process
WO2013187862A1 (en) * 2012-06-11 2013-12-19 Intel Corporation A FAST MECHANISM FOR ACCESSING 2n±1 INTERLEAVED MEMORY SYSTEM
KR20180081050A (ko) * 2015-11-10 2018-07-13 소니 주식회사 데이터 처리 장치 및 데이터 처리 방법
CN109474373B (zh) * 2017-09-08 2021-01-29 华为技术有限公司 交织方法和交织装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6198733B1 (en) * 1998-03-13 2001-03-06 Lucent Technologies Inc. Forward-link sync-channel interleaving/de-interleaving for communication systems based on closed-form expressions
US6466564B1 (en) * 1998-09-14 2002-10-15 Terayon Communications Systems, Inc. Two dimensional interleave process for CDMA transmissions of one dimensional timeslot data
US6304991B1 (en) * 1998-12-04 2001-10-16 Qualcomm Incorporated Turbo code interleaver using linear congruential sequence
KR100306282B1 (ko) * 1998-12-10 2001-11-02 윤종용 통신시스템의인터리빙/디인터리빙장치및방법
KR100346170B1 (ko) * 1998-12-21 2002-11-30 삼성전자 주식회사 통신시스템의인터리빙/디인터리빙장치및방법
KR100350459B1 (ko) * 1998-12-26 2002-12-26 삼성전자 주식회사 통신시스템의인터리빙/디인터리빙장치및방법
US6314534B1 (en) * 1999-03-31 2001-11-06 Qualcomm Incorporated Generalized address generation for bit reversed random interleaving
KR100480286B1 (ko) 1999-04-02 2005-04-06 삼성전자주식회사 터보 인터리빙 어드레스 발생 장치 및 방법
US6854077B2 (en) * 2000-08-05 2005-02-08 Motorola, Inc. Apparatus and method for providing turbo code interleaving in a communications system
KR100430567B1 (ko) * 2000-10-11 2004-05-10 한국전자통신연구원 주소발생기를 포함한 인터리빙/디인터리빙 수행 장치 및그 방법과 그를 이용한 채널 부호화 시스템
JP2004512757A (ja) * 2000-10-25 2004-04-22 ノキア　コーポレイション 時空間冗長性を有する信号を形成する装置及びその方法
JP3636708B2 (ja) * 2001-02-13 2005-04-06 サムスン エレクトロニクス カンパニー リミテッド 通信システムにおける符号を生成するための装置及び方法
KR100724921B1 (ko) * 2001-02-16 2007-06-04 삼성전자주식회사 통신시스템에서 부호 생성 및 복호 장치 및 방법

Also Published As

Publication number Publication date
CN1615592A (zh) 2005-05-11
EP1330040A2 (en) 2003-07-23
CA2472952C (en) 2008-04-01
EP1330040B1 (en) 2012-10-03
RU2274950C2 (ru) 2006-04-20
US6910110B2 (en) 2005-06-21
KR20030060518A (ko) 2003-07-16
CN100539443C (zh) 2009-09-09
BR0306689A (pt) 2004-12-07
WO2003058823A1 (en) 2003-07-17
EP1330040A3 (en) 2003-07-30
AU2003202155B2 (en) 2006-07-06
BRPI0306689B1 (pt) 2016-11-16
CN101615915A (zh) 2009-12-30
JP3958745B2 (ja) 2007-08-15
AU2003202155A1 (en) 2003-07-24
KR100860660B1 (ko) 2008-09-26
US20030149849A1 (en) 2003-08-07
CA2472952A1 (en) 2003-07-17
JP2005514848A (ja) 2005-05-19

Similar Documents

Publication Publication Date Title
RU2004121027A (ru) Устройство и способ перемежения для системы связи
JP4717154B2 (ja) オフセット表を使用する完全ハッシュの生成
JPH10214486A (ja) 重畳インターリーバ及びメモリのアドレス発生方法
RU2000116891A (ru) Устройство и способ перемежения/обратного перемежения для системы связи
RU2003136830A (ru) Перемежитель и способ перемежения в системе связи
EP2160838A1 (en) Multiple access for parallel turbo decoder
WO2011121490A1 (en) Two -level bch codes for solid state storage devices
JP2020510931A (ja) 非２値コンテキスト・ミキシング方法、非２値コンテキスト・ミキシング圧縮器および圧縮解除器を備えるデータ・ストレージ・システム、ならびにコンピュータ・プログラム
JP4357561B2 (ja) 符号化装置及び符号化方法
US9921969B2 (en) Generation of random address mapping in non-volatile memories using local and global interleaving
US4800535A (en) Interleaved memory addressing system and method using a parity signal
KR102355082B1 (ko) 채널 편파 코드의 연속 제거 리스트 디코딩을 위한 효율적인 생존 메모리 아키텍처
CN1755611A (zh) 随机数据发生器及利用该发生器的扰码器
CN100350378C (zh) 用于并行访问多个存储器模块的方法和设备
KR100499467B1 (ko) 블록 인터리빙 방법 및 그를 위한 장치
CN101515805B (zh) 一种Turbo译码器及其译码方法
CN1446406A (zh) 在高速acs维特比译码器实现的存储器中有效读取和存储状态量度的方法和设备
JP4159761B2 (ja) Ｆｆｔのためのインプレイスメモリ管理
US6714606B1 (en) Integrated services digital broadcasting deinterleaver architecture
JP6437428B2 (ja) 不揮発性半導体メモリのコントローラ
KR102285940B1 (ko) 데이터 처리 회로, 데이터 처리 회로를 포함하는 데이터 저장 장치 및 그것의 동작 방법
JPS6015971B2 (ja) 緩衝記憶装置
JP3229690B2 (ja) 可変長符号復号器
CN1087086C (zh) 显示器的控制装置
JP2012247866A (ja) ソート時のキー削減方法及び装置及びプログラム