KR20180081050A - 데이터 처리 장치 및 데이터 처리 방법 - Google Patents

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Abstract

본 기술은, 인터리브에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행할 수 있도록 하는 데이터 처리 장치 및 데이터 처리 방법에 관한 것이다. 데이터 처리 장치에 있어서, 주파수 인터리브를 행하는 주파수 인터리버는, 랜덤한 비트 열을 생성하는 제1 의사 난수 발생부에 의해 생성되는 제1 비트 열과, 랜덤한 비트 열을 생성하는 제2 의사 난수 발생부에 의해 생성되는 제2 비트 열과, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부에 의해 생성되는 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 기록 어드레스 또는 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 한다. 본 기술은, 예를 들어 주파수 인터리브를 행하는 주파수 인터리버에 적용할 수 있다.

Description

데이터 처리 장치 및 데이터 처리 방법
본 기술은, 데이터 처리 장치 및 데이터 처리 방법에 관한 것으로, 특히 인터리브에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행할 수 있도록 한 데이터 처리 장치 및 데이터 처리 방법에 관한 것이다.
디지털 방송 분야에 있어서, 수신측에서, 데이터의 전송 시의 버스트 에러 등의 영향을 피하기 위해, 전송 데이터를 시간 방향이나 주파수 방향으로 분산시키는 인터리브를 행하는 것이 알려져 있다(예를 들어, 비특허문헌 1 참조).
ATSC Candidate Standard: Physical Layer Protocol(Doc. S32-230r2128 September 2015)
그런데, 주파수 인터리브 등의 인터리브에서는, 인터리브용 메모리의 어드레스를 생성하여 데이터의 기록이나 판독을 행함으로써 데이터를 재배열하게 되는데, 어드레스 생성 시에 유효한 어드레스를 생성할 수 없는 경우가 있기 때문에, 보다 확실하게 유효한 어드레스의 생성을 행하기 위한 제안이 요청되고 있었다.
본 기술은 이러한 상황에 비추어 이루어진 것이며, 인터리브에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행할 수 있도록 하는 것이다.
본 기술의 제1 측면의 데이터 처리 장치는, 데이터의 기록과 판독을 행하는 인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 인터리브를 행하는 주파수 인터리버를 구비하고, 상기 어드레스 생성부는, 랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와, 랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와, 랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부를 갖고, 상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는 데이터 처리 장치이다.
본 기술의 제1 측면의 데이터 처리 장치는, 독립된 장치여도 되고, 하나의 장치를 구성하고 있는 내부 블록이어도 된다. 또한, 본 기술의 제1 측면의 데이터 처리 방법은, 상술한 본 기술의 제1 측면의 데이터 처리 장치에 대응하는 데이터 처리 방법이다.
본 기술의 제1 측면의 데이터 처리 장치 및 데이터 처리 방법에 있어서는, 랜덤한 비트 열을 생성하는 제1 의사 난수 발생부에 의해 생성되는 제1 비트 열과, 랜덤한 비트 열을 생성하는 제2 의사 난수 발생부에 의해 생성되는 제2 비트 열과, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부에 의해 생성되는 추가 비트가 연산되어, 랜덤한 비트 열로 이루어지는 기록 어드레스 또는 판독 어드레스가 생성될 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되게 된다.
본 기술의 제2 측면의 데이터 처리 장치는, 데이터의 기록과 판독을 행하는 디인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 디인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 디인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 디인터리브를 행하는 주파수 디인터리버를 구비하고, 상기 어드레스 생성부는, 랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와, 랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와, 랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부를 갖고, 상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는 데이터 처리 장치이다.
본 기술의 제2 측면의 데이터 처리 장치는, 독립된 장치여도 되고, 하나의 장치를 구성하고 있는 내부 블록이어도 된다. 또한, 본 기술의 제2 측면의 데이터 처리 방법은, 상술한 본 기술의 제2 측면의 데이터 처리 장치에 대응하는 데이터 처리 방법이다.
본 기술의 제2 측면의 데이터 처리 장치 및 데이터 처리 방법에 있어서는, 랜덤한 비트 열을 생성하는 제1 의사 난수 발생부에 의해 생성되는 제1 비트 열과, 랜덤한 비트 열을 생성하는 제2 의사 난수 발생부에 의해 생성되는 제2 비트 열과, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부에 의해 생성되는 추가 비트가 연산되어, 랜덤한 비트 열로 이루어지는 기록 어드레스 또는 판독 어드레스가 생성될 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되게 된다.
본 기술의 제1 측면 및 제2 측면에 의하면, 인터리브에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것은 아니며, 본 개시 중에 기재된 어느 효과여도 된다.
도 1은 본 기술을 적용한 전송 시스템의 일 실시 형태의 구성예를 나타내는 도면이다.
도 2는 주파수 인터리버의 개요를 설명하는 도면이다.
도 3은 주파수 인터리버에 의한 주파수 인터리브를 설명하는 도면이다.
도 4는 주파수 인터리버의 구성예를 나타내는 도면이다.
도 5는 어드레스 생성부의 구성예를 나타내는 도면이다.
도 6은 어드레스용 비트 열의 생성의 상세를 설명하는 도면이다.
도 7은 FFT 모드와 Mmax의 값의 관계를 나타내는 도면이다.
도 8은 8K 모드인 경우에 있어서의 비트 열의 변환의 예를 나타내는 도면이다.
도 9는 16K 모드인 경우에 있어서의 비트 열의 변환의 예를 나타내는 도면이다.
도 10은 32K 모드인 경우에 있어서의 비트 열의 변환의 예를 나타내는 도면이다.
도 11은 오프셋용 비트 열의 생성의 상세를 설명하는 도면이다.
도 12는 수정 전의 어드레스 생성식을 나타내는 도면이다.
도 13은 수정 전의 어드레스 생성식의 구체예를 나타내는 도면이다.
도 14는 수정 후의 어드레스 생성식의 예를 나타내는 도면이다.
도 15는 수정 후의 어드레스 생성식의 구체예를 나타내는 도면이다.
도 16은 수정 후의 어드레스 생성식에 대응한 어드레스 생성부의 구성예를 나타내는 도면이다.
도 17은 그 밖의 수정 후의 어드레스 생성식의 예를 나타내는 도면이다.
도 18은 주파수 디인터리버의 구성예를 나타내는 도면이다.
도 19는 송신측 데이터 처리의 흐름을 설명하는 흐름도이다.
도 20은 수신측 데이터 처리의 흐름을 설명하는 흐름도이다.
도 21은 컴퓨터의 구성예를 나타내는 도면이다.
이하, 도면을 참조하면서 본 기술의 실시 형태에 대해 설명한다. 또한, 설명은 이하의 순서로 행하기로 한다. 또한, 도면이나 수식 중의 「○」 내에 「+」를 기술한 기호는, 배타적 논리합(exclusive or)을 의미하고, 본 명세서 중에서는, 「XOR(EXOR)」로 기술하기로 한다.
1. 시스템의 구성
2. 주파수 인터리브의 개요
3. 주파수 인터리브의 어드레스 생성식
4. 주파수 디인터리브의 개요
5. 송신측과 수신측의 처리의 흐름
6. 변형예
7. 컴퓨터의 구성
<1. 시스템의 구성>
(전송 시스템의 구성예)
도 1은, 본 기술을 적용한 전송 시스템의 일 실시 형태의 구성을 나타내는 도면이다. 또한, 시스템이란, 복수의 장치가 논리적으로 집합된 것을 말한다.
도 1에 있어서, 전송 시스템(1)은, 송신 장치(10)와 수신 장치(20)로 구성된다. 이 전송 시스템(1)에서는, ATSC(Advanced Television Systems Committee) 3.0 등의 디지털 방송의 규격에 준거한 데이터 전송이 행해진다.
송신 장치(10)는, ATSC 3.0 등의 디지털 방송의 규격에 대응한 송신기이며, 전송로(30)를 통해 콘텐츠를 송신한다. 예를 들어, 송신 장치(10)는, 텔레비전 프로그램 등의 콘텐츠를 구성하는 비디오나 오디오 등(의 컴포넌트)과 시그널링을 포함하는 방송 스트림을, 디지털 방송 신호로서, 전송로(30)를 통해 송신한다.
송신 장치(10)는, 처리부(101) 및 송신부(102)로 구성된다.
처리부(101)는, 전단의 회로로부터 입력되는 전송 데이터에 대해 필요한 처리를 실시하고, 송신부(102)에 공급한다. 여기서는, 예를 들어 전송 데이터가 전송 패킷으로 캡슐화되고, BCH 부호화나 LDPC(Low Density Parity Check) 부호화 등의 오류 정정 부호화 처리가 행해진 후에, 비트 인터리브가 행해진다. 또한, 소정의 변조 방식에 따른 직교 변조가 행해지고, 그것에 의해 얻어지는 데이터에 대해, 시간 방향이나 주파수 방향의 인터리브가 행해진다. 그리고, 인터리브 후의 데이터가, 송신부(102)에 공급된다.
송신부(102)는, 처리부(101)로부터 공급되는 데이터에 대해 필요한 처리를 실시하고, 디지털 방송 신호로서 송신한다. 여기서는, 예를 들어 IFFT(Inverse Fast Fourier Transform) 외에, 파일럿의 심볼이나 프리앰블, 가드 인터벌에 관한 처리 등이 행해지고, 프레임에 대응하는 OFDM(Orthogonal Frequency Division Multiplexing) 신호가 생성되어, 전송로(30)를 통해 송신된다.
수신 장치(20)는, ATSC 3.0 등의 디지털 방송의 규격에 대응한 수신기이며, 송신 장치(10)로부터 전송로(30)를 통해 송신되어 오는, 콘텐츠를 수신하여 출력한다. 예를 들어, 수신 장치(20)는, 송신 장치(10)로부터의 디지털 방송 신호를 수신하여, 방송 스트림에 포함되는 비디오나 오디오 등(의 컴포넌트)과 시그널링을 처리하고, 텔레비전 프로그램 등의 콘텐츠의 영상이나 음성을 재생한다.
수신 장치(20)는, 수신부(201) 및 처리부(202)로 구성된다.
수신부(201)는, 전송로(30)를 통해 송신되어 오는 디지털 방송 신호를 수신하여 필요한 처리를 실시하고, 처리부(202)에 공급한다. 여기서는, 예를 들어 FFT(Fast Fourier Transform) 외에, 파일럿의 심볼이나 프리앰블, 가드 인터벌에 관한 처리 등이 행해지고, 전송로(30)를 통해 송신되어 오는 OFDM 신호로부터 데이터가 추출된다.
처리부(202)는, 수신부(201)로부터 공급되는 데이터에 대해 필요한 처리를 실시하고, 후단의 회로에 출력한다. 여기서는, 예를 들어 수신부(201)로부터의 데이터에 대해, 주파수 방향이나 시간 방향의 디인터리브가 행해진다. 또한, 소정의 복조 방식에 따른 직교 복조가 행해지고, 그것에 의해 얻어지는 데이터에 대해 비트 디인터리브가 행해진 후에, LDPC 복호나 BCH 복호 등의 오류 정정 복호 처리가 행해진다. 그리고 전송 패킷에 저장된 전송 데이터가 추출되어, 후단의 복호부 등에 출력된다.
또한, 전송 시스템(1)에 있어서, 전송로(30)는, 지상파(지상파 방송) 외에, 예를 들어 방송 위성(BS: Broadcasting Satellite)이나 통신 위성(CS: Communications Satellite)을 이용한 위성 방송, 혹은 케이블을 사용한 유선 방송(CATV) 등이어도 된다.
또한, ATSC 3.0은, 현재 책정이 진행되고 있는 미국의 차세대 방송 규격이다. ATSC 3.0에서는, 전송 방식으로서, 현재 널리 보급되고 있는 MPEG2-TS(Transport Stream) 방식이 아닌, 통신 분야에서 사용되고 있는 IP(Internet Protocol) 패킷을 디지털 방송에 사용한 IP 전송 방식을 도입함으로써, 보다 고도의 서비스를 제공하는 것이 상정되어 있다.
<2. 주파수 인터리브의 개요>
(주파수 인터리브의 개요)
그런데, 도 1의 전송 시스템(1)에 있어서는, 수신측에서, 데이터의 전송 시의 버스트 에러 등의 영향을 피하기 위해, 전송 데이터를 주파수 방향으로 분산시키는 주파수 인터리브가 행해진다. 도 2에는, 송신 장치(10)의 처리부(101)에 있어서, 주파수 인터리브를 행하는 주파수 인터리버(111)가 도시되어 있다.
이 주파수 인터리버(111)에 있어서는, 전단의 회로로부터 입력되는 데이터(이하, 기록 데이터 Xm,l이라고도 함)를, 기록 어드레스에 따라서, 인터리버 메모리에 기록함과 함께, 판독 어드레스에 따라서, 인터리버 메모리로부터 데이터(이하, 판독 데이터 Am,l이라고도 함)를 판독함으로써, 주파수 인터리브가 행해진다.
도 3은, 도 2의 주파수 인터리버(111)에 의해 행해지는 주파수 인터리브를 모식적으로 나타내고 있다. 도 3에 있어서는, 세로 방향이 시간 방향을 나타내고, 가로 방향이 주파수 방향을 나타내고 있다.
도 3에 있어서는, 주파수 방향의 각 행이, 1 심볼(symbol)분의 데이터에 상당하고 있다. 즉, 기록 데이터 Xm,l을, 인터리버 메모리에 기록하여, 주파수 인터리브를 행할 때, 물리층 프레임(Frame)에 포함되는 서브 프레임(Subframe) 내의 OFDM 셀(셀)이, 1 심볼 내에서, 주파수 방향으로 불연속으로 재배열됨으로써(뒤섞임으로써), 주파수 특성이 개선되게 된다.
단, 도 3에 있어서는, 1 심볼 내에 포함되는 OFDM 셀의 개수를 Ndata라고 하면, 기록 데이터 Xm,l의 m은, 0≤m＜Ndata의 관계를 만족시키고 있다. 또한, 서브 프레임 내의 심볼의 개수를 LF라고 하면, 기록 데이터 Xm,l의 l은, 0≤l＜LF의 관계를 만족시키고 있다.
(주파수 인터리버의 구성)
도 4는, 도 2의 주파수 인터리버(111)의 구성예를 나타내는 도면이다.
도 4에 있어서, 주파수 인터리버(111)는, 어드레스 생성부(121) 및 인터리버 메모리(122)로 구성된다.
어드레스 생성부(121)는, 전단의 회로로부터 입력되는 기록 데이터 Xm,l을 인터리버 메모리(122)에 기록하기 위한 기록 어드레스를 생성하고, 인터리버 메모리(122)에 공급한다. 이에 의해, 인터리버 메모리(122)에서는, 어드레스 생성부(121)로부터의 기록 어드레스에 따라서, 기록 데이터 Xm,l이 기록된다.
또한, 어드레스 생성부(121)는, 인터리버 메모리(122)에 기록된 데이터를, 판독 데이터 Am,l로서 판독하기 위한 판독 어드레스를 생성하고, 인터리버 메모리(122)에 공급한다. 이에 의해, 인터리버 메모리(122)에서는, 어드레스 생성부(121)로부터의 판독 어드레스에 따라서, 판독 데이터 Am,l이 판독되어, 후단의 회로에 출력된다.
이와 같이, 주파수 인터리버(111)에 있어서는, 어드레스 생성부(121)가, 대상 데이터를, 인터리버 메모리(122)에 기록할 때의 기록 어드레스와, 인터리버 메모리(122)로부터 판독할 때의 판독 어드레스가 상이하도록 어드레스 생성을 행함으로써, 주파수 방향의 인터리브가 행해진다.
(어드레스 생성부의 구성)
도 5는, 도 4의 어드레스 생성부(121)의 구성예를 나타내는 도면이다.
도 5에 있어서, 어드레스 생성부(121)는, 제어부(131), 의사 난수 발생부(132), 비트 생성부(133), 의사 난수 발생부(134), 오프셋 연산부(135) 및 어드레스 체크부(136)로 구성된다.
제어부(131)는, 의사 난수 발생부(132) 및 비트 생성부(133)를 제어한다.
의사 난수 발생부(132)는, 제어부(131)로부터의 제어에 따라서, 12비트의 비트 열로 이루어지는 의사 랜덤 비트 계열(PRBS: Pseudo Random Bit Sequence)을 생성하는 의사 난수 발생기이다. 여기서는, 의사 난수 발생부(132)에 의해 생성되는, 어느 주기를 가진 의사 랜덤 비트 계열(PRBS)이, 어드레스용 비트 열로서 사용된다.
구체적으로는, 의사 난수 발생부(132)는, 12비트의 선형 귀환 시프트 레지스터(LFSR: Linear Feedback Shift Register)를 포함하고 있다. 이 선형 귀환 시프트 레지스터(LFSR)에서는, 탭 시퀀스가 [0, 1, 4, 6]으로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 좌측단의 최상위 비트(MSB: Most Significant Bit)로 피드백되게 된다. 이에 의해, 12비트의 비트 열 R'이, 퍼뮤테이션(permutation)되어, 12비트의 비트 열 R로 변환된다.
비트 생성부(133)는, 제어부(131)로부터의 제어에 따라서, 0인 비트와, 1인 비트를 교대로 생성함으로써, 출력되는 1비트를, 0과 1로 토글(toggle)시킨다. 이 1비트가, 의사 난수 발생부(132)로부터 출력되는 12비트의 어드레스용 비트 열 R에 대해, 최상위 비트(MSB)로서 추가되어, 어드레스용 비트 열은, 13비트의 비트 열 R이 된다.
의사 난수 발생부(134)는, 13비트의 비트 열로 이루어지는 의사 랜덤 비트 계열(PRBS)을 생성하는 의사 난수 발생기이다. 여기서는, 의사 난수 발생부(134)에 의해 생성되는, 어느 주기를 가진 의사 랜덤 비트 계열(PRBS)이 오프셋용 비트 열로서 사용된다.
구체적으로는, 의사 난수 발생부(134)는, 13비트의 선형 귀환 시프트 레지스터(LFSR)를 포함하고 있다. 이 선형 귀환 시프트 레지스터(LFSR)에서는, 탭 시퀀스가 [0, 1, 4, 5, 9, 11]로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 하단의 최상위 비트(MSB)로 피드백되게 된다. 이에 의해, 13비트의 비트 열 G가 출력된다. 단, 이 비트 열 G(오프셋용 비트 열)는, 2 심볼마다 갱신되게 된다.
오프셋 연산부(135)에는, 의사 난수 발생부(132)로부터의 12비트의 비트 열 R에, 1비트의 최상위 비트가 추가된 13비트의 비트 열 R과, 의사 난수 발생부(134)로부터의 13비트의 비트 열 G가 입력된다. 오프셋 연산부(135)는, 13비트의 어드레스용 비트 열 R에, 13비트의 오프셋용 비트 열 G를 가산하여, 그것에 의해 얻어지는 13비트의 비트 열을, 어드레스용 비트 열로서 출력한다.
즉, 여기서는, 어드레스용 비트 열 R의 계열과 오프셋용 비트 열 G의 계열을 더함으로써, 보다 복잡한 어드레스를 생성할 수 있도록 하고 있다. 단, 어드레스용 비트 열 R은, 1 심볼 내의 OFDM 셀(셀)마다 생성되는 것인 한편, 오프셋용 비트 열 G는, 2 심볼마다 갱신(생성)되는 것이다.
어드레스 체크부(136)는, 오프셋 연산부(135)로부터 출력되는 13비트의 어드레스용 비트 열이, 데이터 길이 내에 있는지 여부를 체크한다. 여기서는, 어드레스 H(p)＜Ndata의 관계를 만족시키고 있는지 여부에 의해, 어드레스의 체크가 행해진다.
어드레스 체크부(136)는, 13비트의 어드레스용 비트 열이, 데이터 길이 내에 있는 경우에는, 생성된 어드레스용 비트 열이, 유효(valid)라고 판정한다. 이에 의해, 당해 어드레스 H(p)가, 기록 어드레스 또는 판독 어드레스로서, 어드레스 생성부(121)로부터 인터리버 메모리(122)에 공급된다.
한편, 어드레스 체크부(136)는, 13비트의 어드레스용 비트 열이, 데이터 길이 내에 있지 않은 경우에는, 생성된 어드레스용 비트 열이, 무효(invalid)라고 판정한다. 이 경우, 어드레스 체크부(136)는, 어드레스 체크 결과를 제어부(131)에 공급한다. 그리고, 제어부(131)는, 거기에 입력되는 어드레스 체크 결과에 기초하여, 의사 난수 발생부(132)나 비트 생성부(133) 등을 제어하여, 어드레스용 비트 열 R이 재생성되도록 한다.
또한, 도 1의 전송 시스템(1)에서는, ATSC 3.0 등의 디지털 방송의 규격에 준거하여, 복수의 FFT 모드(8K, 16K, 32K)에 대응 가능하지만, 도 5의 어드레스 생성부(121)는 FFT 모드로서 8K 모드를 실장하는 경우의 구성을 예시하고 있다.
(어드레스용 비트 열 Ri의 생성)
여기서, 도 6 내지 도 10을 참조하여, 도 5의 의사 난수 발생부(132)에 있어서의, 어드레스용 비트 열 Ri의 생성의 상세한 내용에 대해 설명한다.
도 6에 나타낸 바와 같이, 비트 열 R'i는, i＝0, 1과, i＝2인 경우에, 이하에 나타내는 관계를 갖고 있다. 단, i는, 어드레스의 인덱스를 나타내고 있다.
Figure pct00001
Figure pct00002
또한, 비트 열 R'i는, 2＜i＜Mmax인 경우에는, 이하에 나타내는 관계를 갖고 있다.
Figure pct00003
단, Mmax의 값은, FFT 모드에 따라서 변화되는 것이며, Nr의 값은, log2Mmax를 연산함으로써 구해진다. 예를 들어, 도 7에 나타낸 바와 같이, FFT 모드가 8K 모드(FFT 사이즈가 8K)인 경우에는, Mmax＝8192가 되므로, Nr＝log28192＝13이 된다. 또한, FFT 모드가 16K 모드(FFT 사이즈가 16K)인 경우에는, Mmax＝16384가 되므로, Nr＝log216384＝14가 된다. 또한, FFT 모드가 32K 모드(FFT 사이즈가 32K)인 경우에는, Mmax＝32768이 되므로, Nr＝log232768＝15가 된다.
즉, 도 5에 나타낸 바와 같이, 8K 모드인 경우, 의사 난수 발생부(132)(의 선형 귀환 시프트 레지스터(LFSR))에서는, 탭 시퀀스가 [0, 1, 4, 6]으로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 좌측단의 최상위 비트(MSB)로 피드백된다. 그 때문에, 도 6에 나타낸 바와 같이, 8K 모드인 경우에는, R'i[11]＝R'i-1[0] XOR R'i-1[1] XOR R'i-1[4] XOR R'i-1[6]의 관계를 갖게 된다.
도 8은, 8K 모드인 경우에 있어서의 비트 열 R'i로부터 비트 열 Ri로의 변환의 예를 나타내고 있다. 단, 도 8에 있어서, 0 내지 11이라는 숫자는, 각 비트 열에 있어서의 최하위 비트(LSB: Least Significant Bit)로부터 최상위 비트(MSB) 사이의 비트 위치를 나타내고 있다.
8K 모드가 되는 경우이며, 또한 짝수(even)의 심볼이 될 때, 12비트의 비트 열 R'i[11, 10, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0]은, 12비트의 비트 열 Ri[5, 11, 3, 0, 10, 8, 6, 9, 2, 4, 1, 7]로 변환된다. 또한, 8K 모드가 되는 경우이며, 또한 홀수(odd)의 심볼이 될 때, 12비트의 비트 열 R'i[11, 10, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0]은, 12비트의 비트 열 Ri[8, 10, 7, 6, 0, 5, 2, 1, 3, 9, 4, 11]로 변환된다.
도 6의 설명으로 되돌아가, 도시는 하지 않았지만, FFT 모드가 16K 모드인 경우에는, 선형 귀환 시프트 레지스터(LFSR)의 탭 시퀀스가, [0, 1, 4, 5, 9, 11]로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 좌측단의 최상위 비트(MSB)로 피드백된다.
그 때문에, 도 6에 나타낸 바와 같이, 16K 모드인 경우에는, R'i[12]＝R'i -1[0] XOR R'i -1[1] XOR R'i -1[4] XOR R'i -1[5] XOR R'i -1[9] XOR R'i -1[11]의 관계를 갖게 된다. 또한, 16K 모드인 경우의 선형 귀환 시프트 레지스터(LFSR)의 구성은, 상술한 비특허문헌 1의 「Figure 7.27 FI address generation scheme for the 16K mode」에 개시되어 있다.
도 9는, 16K 모드인 경우에 있어서의 R'i로부터 비트 열 Ri로의 변환의 예를 나타내고 있다. 단, 도 9에 있어서, 0 내지 12라는 숫자는, 각 비트 열에 있어서의 비트 위치를 나타내고 있다.
16K 모드가 되는 경우이며, 또한 짝수의 심볼이 될 때, 13비트의 비트 열 R'i[12, 11, 10, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0]은, 13비트의 비트 열 Ri[8, 4, 3, 2, 0, 11, 1, 5, 12, 10, 6, 7, 9]로 변환된다. 또한, 16K 모드가 되는 경우이며, 또한 홀수의 심볼이 될 때, 13비트의 비트 열 R'i[12, 11, 10, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0]은, 13비트의 비트 열 Ri[7, 9, 5, 3, 11, 1, 4, 0, 2, 12, 10, 8, 6]로 변환된다.
도 6의 설명으로 되돌아가, 도시는 하지 않았지만, FFT 모드가 32K 모드인 경우에는, 선형 귀환 시프트 레지스터(LFSR)의 탭 시퀀스가, [0, 1, 2, 12]로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 좌측단의 최상위 비트(MSB)로 피드백된다.
그 때문에, 도 6에 나타낸 바와 같이, 32K 모드인 경우에는, R'i[13]＝R'i -1[0] XOR R'i -1[1] XOR R'i -1[2] XOR R'i -1[12]의 관계를 갖게 된다. 또한, 32K 모드인 경우의 선형 귀환 시프트 레지스터(LFSR)의 구성은, 상술한 비특허문헌 1의 「Figure 7.28 FI address generation scheme for the 32K mode」에 개시되어 있다.
도 10은, 32K 모드인 경우에 있어서의 R'i로부터 비트 열 Ri로의 변환의 예를 나타내고 있다. 단, 도 10에 있어서, 0 내지 13이라는 숫자는, 각 비트 열에 있어서의 비트 위치를 나타내고 있다.
32K 모드가 되는 경우에는, 14비트의 비트 열 R'i[13, 12, 11, 10, 9, 8, 7, 6, 5, 4, 3, 2, 1, 0]은, 14비트의 비트 열 Ri[6, 5, 0, 10, 8, 1, 11, 12, 2, 9, 4, 3, 13, 7]로 변환된다.
(오프셋용 비트 열 Gk의 생성)
다음으로, 도 11을 참조하여, 도 5의 의사 난수 발생부(134)에 있어서의, 오프셋용 비트 열 Gk의 생성의 상세한 내용에 대해 설명한다.
도 11에 나타낸 바와 같이, 비트 열 Gk는, k＝0인 경우에, 이하에 나타내는 관계를 갖고 있다. 단, k는, 2 심볼마다 갱신되는 오프셋의 인덱스를 나타내고 있다.
Figure pct00004
또한, 비트 열 Gk는, 0＜k＜LF/2인 경우에는, 이하에 나타내는 관계를 갖고 있다.
Figure pct00005
Figure pct00006
즉, 도 5에 나타낸 바와 같이, FFT 모드가 8K 모드인 경우, 의사 난수 발생부(134)(의 선형 귀환 시프트 레지스터(LFSR))에서는, 탭 시퀀스가 [0, 1, 4, 5, 9, 11]로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 하단의 최상위 비트(MSB)로 피드백된다. 그 때문에, 도 11에 나타낸 바와 같이, 8K 모드인 경우에는, Gk[12]＝Gk -1[0] XOR Gk -1[1] XOR Gk -1[4] XOR Gk -1[5] XOR Gk -1[9] XOR Gk -1[11]의 관계를 갖게 된다.
또한, 도시는 하지 않았지만, FFT 모드가 16K 모드인 경우에는, 선형 귀환 시프트 레지스터(LFSR)의 탭 시퀀스가 [0, 1, 2, 12]로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 하단의 최상위 비트(MSB)로 피드백된다. 그 때문에, 도 11에 나타낸 바와 같이, 16K 모드인 경우에는, Gk[13]＝Gk -1[0] XOR Gk -1[1] XOR Gk -1[2] XOR Gk -1[12]의 관계를 갖게 된다. 또한, 16K 모드인 경우의 선형 귀환 시프트 레지스터(LFSR)의 구성은, 상술한 비특허문헌 1의 「Figure 7.27 FI address generation scheme for the 16K mode」에 개시되어 있다.
또한, 도시는 하지 않았지만, FFT 모드가 32K 모드인 경우에는, 선형 귀환 시프트 레지스터(LFSR)의 탭 시퀀스가 [0, 1]로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 하단의 최상위 비트(MSB)로 피드백된다. 그 때문에, 도 11에 나타낸 바와 같이, 32K 모드인 경우에는, Gk[14]＝Gk -1[0] XOR Gk -1[1]의 관계를 갖게 된다. 또한, 32K 모드인 경우의 선형 귀환 시프트 레지스터(LFSR)의 구성은, 상술한 비특허문헌 1의 「Figure 7.28 FI address generation scheme for the 32K mode」에 개시되어 있다.
<3. 주파수 인터리브의 어드레스 생성식>
(수정 전의 어드레스 생성식)
도 12는, 도 5의 어드레스 생성부(121)에 의해 생성되는 기록 어드레스 또는 판독 어드레스의 어드레스 생성식을 나타내는 도면이다.
도 12에 나타낸 바와 같이, 도 5의 어드레스 생성부(121)에서는, 0≤i＜Mmax에 있어서, 하기의 식(1)에 의해, 어드레스 Hl(p)가 생성되게 된다.
Figure pct00007
단, 식(1)의 우변의 [ ] 내에 있어서, 제1항은, 비트 생성부(133)(도 5)에 의해 생성되는 1비트에 상당하고, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고 있다. 또한, 제2항은, 의사 난수 발생부(132)(도 5)에 의해 생성되는 어드레스용 비트 열 Ri에 상당하고, 제3항은, 의사 난수 발생부(134)(도 5)에 의해 생성되는 오프셋용 비트 열 Gk에 상당하고 있다.
또한, 식(1)에 있어서, 좌변의 l은, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 나타내고, 좌변의 p는, 심볼 내의 셀의 번호를 나타내고 있다. 또한, 우변의 i는, 어드레스의 인덱스를 나타내고, 우변의 Nr과 Mmax는, FFT 모드에 따라서 정해지는 값이 된다. 즉, FFT 모드가, 8K 모드로 되는 경우에는, Nr＝13, Mmax＝8192가 각각 설정된다. 또한, FFT 모드가 16K 모드인 경우에는, Nr＝14, Mmax＝16384가 각각 설정되고, FFT 모드가 32K 모드인 경우에는, Nr＝15, Mmax＝32768이 각각 설정된다.
그리고 도 5의 어드레스 생성부(121)에 있어서는, 어드레스 체크부(136)에 의해, 식(1)에 의해 구해진 어드레스 Hl(p)가, 데이터 길이(Ndata) 내에 들어 있는지 여부가 체크된다. 어드레스 Hl(p)가, 데이터 길이(Ndata) 내에 있는, 즉, Hl(p)＜Ndata가 되는 경우, 당해 어드레스 Hl(p)는, 유효(valid)라고 판정되어, 기록 어드레스 또는 판독 어드레스로서 사용된다.
한편, 어드레스 Hl(p)가, 데이터 길이(Ndata) 내에 들어 있지 않은, 즉, Hl(p)≥Ndata가 되는 경우, 당해 어드레스 Hl(p)는, 무효(invalid)라고 판정된다. 이 경우에는, 상기한 식(1)에 의해, 어드레스 Hl(p)가 재생성되게 된다.
(어드레스 생성의 구체예)
다음으로, 도 13을 참조하여, 도 12의 어드레스 생성식(식(1))에 의해 구해지는 어드레스의 구체예를 예시한다.
도 13의 구체예에서는, 의사 난수 발생부(132)(도 5)에 의해 생성된 어드레스용 비트 열 R로서, Ri＝3000과, Ri +1＝100이 차례로 생성된 경우에, 의사 난수 발생부(134)(도 5)에 의해 생성된 오프셋용 비트 열 G가, Gk＝2000이 된다고 가정하였을 때의 어드레스 Hl(p)의 값이 나타나 있다.
Figure pct00008
Figure pct00009
또한, 여기서는, 어드레스 Hl(p)를 생성하기 위한 값을 10진수로 나타내고 있지만, 설명을 이해하기 쉽게 하기 위해, 이들 값을, 10진수가 아닌, 2진수로 나타내면 다음과 같이 된다.
Figure pct00010
단, 도 13의 구체예에 있어서는, FFT 모드가 8K 모드인 경우를 예시하고 있다. 따라서, 생성되는 어드레스 Hl(p)는, 13비트로 되어 있다. 또한, i는 짝수(even)를 나타내고, i가 짝수인 경우에는, 12비트의 비트 열 Ri의 최상위 비트로서, 0인 비트가 추가되어 있다. 또한, i+1은 홀수(odd)를 나타내고, i가 홀수인 경우에는, 12비트의 비트 열 Ri+1의 최상위 비트로서, 1인 비트가 추가되어 있다.
또한, 비트 열 Gk는, 2 심볼마다 갱신되므로, 이 예에서는, Gk＝2000으로 고정되어 있는 것으로 한다. 또한, 이 예에서는, FFT 모드가 8K 모드인 경우에는, Ndata가, Mmax/2＝8192/2＝4096보다 큰 것을 전제로 하고 있기 때문에, Ndata＝4500이라고 가정하고 있다.
이와 같이, 도 12의 어드레스 생성식(식(1))에 의해, Ri와 Ri +1을 사용하여 어드레스 Hl(p)를 생성한 경우, 연속해서 생성된 5000과 6196의 양쪽 모두, Ndata＝4500을 초과해 버리기 때문에, 2회 연속으로, 유효한 어드레스 Hl(p)를 생성하지 못하고, 어드레스 Hl(p)의 재생성을 반복하여 행할 필요가 있게 된다.
이상과 같이, 도 12의 어드레스 생성식(식(1): 수정 전의 어드레스 생성식)을 적용한 경우, 유효한 어드레스 Hl(p)가 언제 생성될지 보장되지 않아, 하드웨어(HW: Hardware)의 실장을 효율적으로 행할 수 없기 때문에, 어드레스 생성부(121)에 의해 행해지는 어드레스 생성에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행하기 위한 제안이 요청되고 있었다. 그래서, 이하, 주파수 인터리브에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행하는 것이 가능한 어드레스 생성식(식(2) 내지 식(4): 수정 후의 어드레스 생성식)에 대해 설명한다.
(수정 후의 어드레스 생성식)
도 14는, 도 12의 어드레스 생성식을 수정한 수정 후의 어드레스 생성식의 예를 나타내는 도면이다.
도 14에 나타낸 바와 같이, 수정 후의 어드레스 생성식에서는, 하기의 식(2)에 의해, 어드레스 Hl(p)가 생성되게 된다.
Figure pct00011
단, 식(2)의 우변에 있어서, [ ] 내의 제1항은, 비트 생성부(133)에 의해 생성되는 1비트에 상당하고, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고 있다. 또한, [ ] 내의 제2항은, 의사 난수 발생부(132)에 의해 생성되는 비트 열 Ri에 상당하고, [ ] 밖의 제3항은, 의사 난수 발생부(134)에 의해 생성되는 비트 열 Gk에 상당하고 있다.
또한, 식(2)에 있어서, 좌변의 l은, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 나타내고, 좌변의 p는, 심볼 내의 셀의 번호를 나타내고 있다. 또한, 우변의 i는, 어드레스의 인덱스를 나타내고, 우변의 Nr은, FFT 모드에 따라서 정해지는 값이 된다. 즉, FFT 모드가 8K 모드로 되는 경우에는, Nr＝13이 설정된다. 또한, FFT 모드가 16K 모드인 경우에는, Nr＝14가 설정되고, FFT 모드가 32K 모드인 경우에는, Nr＝15가 설정된다.
여기서, 이 수정 후의 어드레스 생성식(식(2))을, 상술한 수정 전의 어드레스 생성식(식(1))과 비교하면, 우변의 제1항과 제2항을 가산하는 점은 일치하지만, 우변의 제3항의 취급이 상이하다. 즉, 상술한 식(1)에서는, 제3항을 오프셋으로서 가산하였지만, 식(2)에 있어서는, 제3항에 의해, 배타적 논리합(XOR)을 구하고 있다.
(어드레스 생성의 구체예)
다음으로, 도 15를 참조하여, 도 14의 어드레스 생성식(식(2))에 의해 구해지는 어드레스의 구체예를 예시한다.
도 15의 구체예에서는, 도 13의 구체예와 마찬가지로, 의사 난수 발생부(132)에 의해 생성된 비트 열 R로서, Ri＝3000과, Ri +1＝100이 차례로 생성된 경우에, 의사 난수 발생부(134)에 의해 생성된 비트 열 G가, Gk＝2000이 된다고 가정하였을 때의 어드레스 Hl(p)의 값이 나타나 있다.
Figure pct00012
Figure pct00013
또한, 여기서는, 어드레스 Hl(p)를 생성하기 위한 값을 10진수로 나타내고 있지만, 설명을 이해하기 쉽게 하기 위해, 이들 값을, 10진수가 아닌, 2진수로 나타내면, 다음과 같이 된다.
Figure pct00014
단, 도 15의 구체예의 가정의 조건은, 도 13의 구체예와 마찬가지이며, 이 예에 있어서도, Ndata＝4500이라고 가정되어 있다. 여기서는, 예를 들어 FFT 모드가 8K 모드인 경우에는, Ndata가, Mmax/2＝8192/2＝4096보다 큰 것을 전제로 하고 있기 때문에, Ndata＝4500으로 하고 있다.
이와 같이, 도 14의 어드레스 생성식(식(2))에 의해, Ri와 Ri +1을 사용하여 어드레스 Hl(p)를 생성한 경우, 연속해서 생성된 3176과 6068 중 한쪽인 6068은 4500(＝Ndata)보다 크게 되어 있지만, 다른 쪽인 3176은 4500(＝Ndata)보다 작게 되어 있다. 이 경우, 3176을 유효한 어드레스 Hl(p)라고 할 수 있다.
즉, 도 14의 어드레스 생성식(식(2): 수정 후의 어드레스 생성식)을 적용한 경우, 적어도 2회에 1회는, 유효한 어드레스 Hl(p)가 생성되기 때문에, 유효한 어드레스 Hl(p)가 생성된 경우에는, 그것을 사용할 수 있고, 가령 유효한 어드레스 Hl(p)가 생성되지 않아, 어드레스 Hl(p)의 재생성을 행한 경우라도, 다음으로 생성되는 어드레스 Hl(p)는 반드시 유효한 어드레스 Hl(p)가 된다. 그 때문에, 유효한 어드레스 Hl(p)가 2회에 1회는 생성되는 것이 보장되어, 보다 확실하게 유효한 어드레스의 생성을 행할 수 있다.
그 이유는, 도 14의 어드레스 생성식(식(2))에서는, 우변의 제1항과 제2항을 가산한 후에, 제3항에 의해 배타적 논리합(XOR)을 구하고 있기 때문에, 0과 1로 토글되어 있는 최상위 비트에 대한 배타적 논리합(XOR)을 구하면, 최상위 비트의 연산값은, 2회에 1회는 반드시 0이 되므로, 비트가 0이 될 때에는, 반드시 어드레스 Hl(p)가 Ndata보다 작아지는 것이 보장되기 때문이다.
여기서, DVB-T2(Digital Video Broadcasting-Second Generation Terrestrial)에 있어서, 주파수 인터리버의 어드레스 생성에서는, 상술한 식(1)과 같은, 우변의 제3항을 오프셋으로서 가산하는 일은 행하지 않고, 우변의 제1항과 제2항을 가산함으로써 어드레스 생성을 행하고 있었다. 이 경우에 있어서, 1 심볼 내의 OFDM 셀(셀)의 사이즈가, Mmax/2 이상이라는 제한도 있었기 때문에, 최상위 비트로서 가산되는 1비트가, 0과 1로 토글됨으로써, 2회에 1회는 반드시 최상위 비트가 0이 된다. 그 때문에, 토글의 비트가 0이 될 때에는, 어드레스 Hl(p)의 값이 Ndata보다 작아져, 유효한 어드레스 Hl(p)가 2회에 1회는 생성되는 것이 보장되어 있었다.
그리고 주파수 인터리버(111)의 어드레스 생성부(121)에 있어서는, 도 14의 어드레스 생성식(식(2))을 적용함으로써, DVB-T2와 마찬가지로, 2회에 1회는, 반드시 유효한 어드레스 Hl(p)가 생성되는 것을 보장하는 것이 가능해진다. 예를 들어, 유효한 어드레스 Hl(p)가 2회에 1회는 생성되는 것이 보장되어 있지 않으면, 10회 연속으로 유효한 어드레스를 생성할 수 없는 것 등도 상정되어, 하드웨어(HW)의 실장이 어려워진다. 그에 비해, 유효한 어드레스 Hl(p)가 2회에 1회는 생성되는 것이 보장되어 있으면, 예를 들어 어드레스 생성부(121)를 2개 가짐으로써, 한쪽의 어드레스 생성부(121)에서는 반드시 유효한 어드레스 Hl(p)를 생성하는 것이 가능해지 때문에, 그러한 실장도 가능해진다.
(어드레스 생성부의 구성)
도 16은, 수정 후의 어드레스 생성식(식(2))에 대응한 어드레스 생성부(121)의 구성예를 나타내는 도면이다. 단, 도 16의 어드레스 생성부(121)에 있어서도, FFT 모드로서 8K 모드를 실장하는 경우의 구성을 예시하고 있다.
도 16의 어드레스 생성부(121)는, 도 5의 어드레스 생성부(121)와 비교하여, 오프셋 연산부(135) 대신에 배타적 논리합 연산부(141)가 설치되어 있다. 단, 도 16의 어드레스 생성부(121)에 있어서, 도 5의 어드레스 생성부(121)와 대응하는 개소에는 동일한 부호가 부여되고, 그 설명은 적절하게 생략하기로 한다.
의사 난수 발생부(132)는, 제어부(131)로부터의 제어에 따라서, 12비트의 비트 열로 이루어지는, 어느 주기를 가진 의사 랜덤 비트 계열(PRBS)을 생성하여 출력한다.
구체적으로는, 의사 난수 발생부(132)는, 12비트의 선형 귀환 시프트 레지스터(LFSR)를 포함하고 있다. 이 선형 귀환 시프트 레지스터(LFSR)에서는, 탭 시퀀스가 [0, 1, 4, 6]으로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 좌측단의 최상위 비트(MSB)로 피드백되게 된다. 이에 의해, 12비트의 비트 열 R'이, 12비트의 비트 열 R로 변환된다.
비트 생성부(133)는, 제어부(131)로부터의 제어에 따라서, 0인 비트와, 1인 비트를 교대로 생성함으로써, 출력되는 1비트를, 0과 1로 토글(toggle)시킨다. 이 1비트가, 의사 난수 발생부(132)로부터 출력되는 12비트의 어드레스용 비트 열 R에 대해 최상위 비트(MSB)로서 추가되어, 어드레스용 비트 열은, 13비트의 비트 열 R이 된다.
의사 난수 발생부(134)는, 13비트의 비트 열로 이루어지는, 어떤 주기를 가진 의사 랜덤 비트 계열(PRBS)을 생성하여 출력한다.
구체적으로는, 의사 난수 발생부(134)는, 13비트의 선형 귀환 시프트 레지스터(LFSR)를 포함하고 있다. 이 선형 귀환 시프트 레지스터(LFSR)에서는, 탭 시퀀스가 [0, 1, 4, 5, 9, 11]로 되고, 이들 탭이, 순차 XOR(배타적 논리합)되어, 그 결과가 하단의 최상위 비트(MSB)로 피드백되게 된다. 이에 의해, 13비트의 비트 열 G가 출력된다. 단, 이 비트 열 G는, 2 심볼마다 갱신되게 된다.
배타적 논리합 연산부(141)에는, 의사 난수 발생부(132)로부터의 12비트의 비트 열 R에, 1비트의 최상위 비트가 추가된 13비트의 비트 열 R과, 의사 난수 발생부(134)로부터의 13비트의 비트 열 G가 입력된다. 배타적 논리합 연산부(141)는, 13비트의 비트 열 R과, 13비트의 비트 열 G의 배타적 논리합(XOR)을 구하고, 그것에 의해 얻어지는 13비트의 비트 열을, 어드레스용 비트 열로서 출력한다.
어드레스 체크부(136)는, 배타적 논리합 연산부(141)로부터 출력되는 13비트의 어드레스용 비트 열이, 데이터 길이 내에 들어 있는지 여부를 체크한다. 어드레스 체크부(136)에 의해, 유효하다고 판정된 어드레스 Hl(p)는, 기록 어드레스 또는 판독 어드레스로서, 인터리버 메모리(122)에 공급된다. 한편, 어드레스용 비트 열이 무효라고 판정된 경우, 어드레스용 비트 열이 재생성되게 된다.
수정 후의 어드레스 생성식(식(2))에 대응한 어드레스 생성부(121)는 이상과 같이 구성된다.
(그 밖의 수정 후의 어드레스 생성식)
상술한 도 14의 어드레스 생성식(식(2))은, 수정 후의 어드레스 생성식의 일례이며, 2회에 1회는 반드시 유효한 어드레스 Hl(p)가 생성되는 것을 보장 가능한 어드레스 생성식이면, 다른 어드레스 생성식을 채용해도 된다. 도 17은, 그 밖의 수정 후의 어드레스 생성식의 예를 나타내는 도면이다.
도 17의 A에 나타낸 바와 같이, 수정 후의 어드레스 생성식으로서, 하기의 식(3)에 의해, 어드레스 Hl(p)가 생성되도록 해도 된다.
Figure pct00015
단, 식(3)의 우변에 있어서, 제1항은, 비트 생성부(133)에 의해 생성되는 1비트에 상당하고, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고 있다. 또한, 우변의 제2항은, 의사 난수 발생부(132)에 의해 생성되는 비트 열 Ri에 상당하고, 제3항은, 의사 난수 발생부(134)에 의해 생성되는 비트 열 Gk에 상당하고 있다.
또한, 식(3)에 있어서, 좌변의 l은, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 나타내고, 좌변의 p는, 심볼 내의 셀의 번호를 나타내고 있다. 또한, 우변의 i는, 어드레스의 인덱스를 나타내고, 우변의 Nr과 Mmax는, FFT 모드에 따라서 정해지는 값이 된다. 즉, FFT 모드가, 8K 모드가 되는 경우에는, Nr＝13, Mmax＝8192가 각각 설정된다. 또한, FFT 모드가 16K 모드인 경우에는, Nr＝14, Mmax＝16384가 각각 설정되고, FFT 모드가 32K 모드인 경우에는, Nr＝15, Mmax＝32768이 각각 설정된다.
여기서, 이 수정 후의 어드레스 생성식(식(3))을, 상술한 수정 전의 어드레스 생성식(식(1))과 비교하면, 우변의 제3항에서, 비트 열 Gk의 비트 수가, Nr - 1 비트로부터 Nr - 2 비트로, 1비트 삭감되고, 비트 열 Ri의 비트 수와 동일한 비트 수로 되어 있는 점이 상이하다. 그리고 동일한 비트 수가 되는 비트 열 Ri와, 비트 열 Gk를 가산하고 나서, 그 최상위 비트(MSB)에, 0 또는 1인 비트가 추가되게 된다.
예를 들어, FFT 모드가 8K 모드인 경우, 의사 난수 발생부(132)(의 선형 귀환 시프트 레지스터(LFSR))에서는, 12비트의 비트 열 Ri가 생성되는 한편, 의사 난수 발생부(134)(의 선형 귀환 시프트 레지스터(LFSR))에서도, 12비트의 비트 열 Gk가 생성된다. 그리고, 12비트의 비트 열 Ri와, 12비트의 비트 열 Gk를 가산하여 얻어지는 비트 열의 최상위 비트(MSB)에, 비트 생성부(133)로부터의 0 또는 1인 비트가 추가되고, 그것에 의해 얻어지는 13비트의 비트 열이, 어드레스 Hl(p)가 된다.
또한, 예를 들어 FFT 모드가 16K 모드인 경우, 13비트의 비트 열 Ri와, 13비트의 비트 열 Gk가 생성되고, 그들 비트 열을 가산하여 얻어지는 비트 열의 최상위 비트(MSB)에, 0 또는 1인 비트가 추가되고, 그것에 의해 얻어지는 14비트의 비트 열이, 어드레스 Hl(p)가 된다. 또한, 예를 들어 FFT 모드가 32K 모드인 경우, 14비트의 비트 열 Ri와, 14비트의 비트 열 Gk가 생성되고, 그들 비트 열을 가산하여 얻어지는 비트 열의 최상위 비트(MSB)에, 0 또는 1인 비트가 추가되고, 그것에 의해 얻어지는 15비트의 비트 열이, 어드레스 Hl(p)가 된다.
이와 같이, 도 17의 A의 어드레스 생성식(식(3))을 적용한 경우, 우변의 제2항과 제3항을 가산한 후에, 그 최상위 비트(MSB)로서, 0 또는 1인 비트가 추가되어 있기 때문에, 최상위 비트가 0과 1로 토글되어, 2회에 1회는 반드시 0이 된다. 그 때문에, 어드레스 생성부(121)에 있어서, 유효한 어드레스 Hl(p)가 2회에 1회는 생성되는 것이 보장되어, 보다 확실하게 유효한 어드레스의 생성을 행할 수 있다.
또한, 도 17의 B에 나타낸 바와 같이, 수정 후의 어드레스 생성식으로서, 하기의 식(4)에 의해, 어드레스 Hl(p)가 생성되도록 해도 된다.
Figure pct00016
단, 식(4)의 우변에 있어서, 제1항은, 비트 생성부(133)에 의해 생성되는 1비트에 상당하고, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고 있다. 또한, 제2항은, 의사 난수 발생부(132)에 의해 생성되는 비트 열 Ri에 상당하고, 제3항은, 의사 난수 발생부(134)에 의해 생성되는 비트 열 Gk에 상당하고 있다.
또한, 식(4)에 있어서, 좌변의 l은, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 나타내고, 좌변의 p는, 심볼 내의 셀의 번호를 나타내고 있다. 또한, 우변의 i는, 어드레스의 인덱스를 나타내고, 우변의 Nr은, FFT 모드에 따라서 정해지는 값이 된다. 즉, FFT 모드가, 8K 모드가 되는 경우에는, Nr＝13이 설정된다. 또한, FFT 모드가 16K 모드인 경우에는, Nr＝14가 설정되고, FFT 모드가 32K 모드인 경우에는, Nr＝15가 설정된다.
여기서, 이 수정 후의 어드레스 생성식(식(4))을, 상술한 수정 후의 어드레스 생성식(식(3))과 비교하면, 동일한 비트 수가 되는 비트 열 Ri와, 비트 열 Gk를 가산하는 것이 아니라, 동일한 비트 수가 되는 비트 열 Ri와, 비트 열 Gk의 배타적 논리합(XOR)을 구하고 있는 점이 상이하다. 또한, 수정 후의 어드레스 생성식(식(4))에 있어서, 이 배타적 논리합(XOR)에 의해 구해지는 비트 열의 최상위 비트(MSB)에, 0 또는 1인 비트를 추가하는 점은, 상술한 수정 후의 어드레스 생성식(식(3))과 마찬가지이다.
예를 들어, FFT 모드가 8K 모드인 경우, 의사 난수 발생부(132)(의 선형 귀환 시프트 레지스터(LFSR))에서는, 12비트의 비트 열 Ri가 생성되는 한편, 의사 난수 발생부(134)(의 선형 귀환 시프트 레지스터(LFSR))에서도 12비트의 비트 열 Gk가 생성된다. 그리고 12비트의 비트 열 Ri와, 12비트의 비트 열 Gk의 배타적 논리합(XOR)을 구함으로써 얻어지는 비트 열의 최상위 비트(MSB)에, 비트 생성부(133)로부터의 0 또는 1인 비트가 추가되고, 그것에 의해 얻어지는 13비트의 비트 열이, 어드레스 Hl(p)가 된다.
또한, 예를 들어 FFT 모드가 16K 모드인 경우, 13비트의 비트 열 Ri와, 13비트의 비트 열 Gk가 생성되고, 그들 비트 열의 배타적 논리합(XOR)에 의해 얻어지는 비트 열의 최상위 비트(MSB)에, 0 또는 1인 비트가 추가되고, 그것에 의해 얻어지는 14비트의 비트 열이, 어드레스 Hl(p)가 된다. 또한, 예를 들어 FFT 모드가 32K 모드인 경우, 14비트의 비트 열 Ri와, 14비트의 비트 열 Gk가 생성되고, 그들 비트 열의 배타적 논리합(XOR)에 의해 얻어지는 비트 열의 최상위 비트(MSB)에, 0 또는 1인 비트가 추가되고, 그것에 의해 얻어지는 15비트의 비트 열이, 어드레스 Hl(p)가 된다.
이와 같이, 도 17의 B의 어드레스 생성식(식(4))을 적용한 경우, 우변의 제2항과 제3항의 배타적 논리합(XOR)을 구한 후에, 그 최상위 비트(MSB)로서, 0 또는 1인 비트가 추가되어 있기 때문에, 최상위 비트가 0과 1로 토글되어, 2회에 1회는 반드시 0이 된다. 그 때문에, 어드레스 생성부(121)에 있어서, 유효한 어드레스 Hl(p)가 2회에 1회는 생성되는 것이 보장되어, 보다 확실하게 유효한 어드레스의 생성을 행할 수 있다.
또한, 상술한 식(2) 내지 식(4)는, 수정 후의 어드레스 생성식의 일례이며, 유효한 어드레스 Hl(p)가 2회에 1회는 생성되는 것을 보장 가능한 어드레스 생성식이면, 다른 어드레스 생성식을 사용하도록 해도 된다. 또한, 상술한 수정 후의 어드레스 생성식으로서는, 적어도 2회에 1회는 유효한 어드레스 Hl(p)가 생성되도록 한 경우를 예로 들어 설명하였지만, 예를 들어 3회에 1회나, 4회에 1회 등의 어느 정해진 횟수로, 유효한 어드레스 Hl(p)가 생성되도록 하면, 유효한 어드레스 Hl(p)가 언제 생성되는지가 보장되기 때문에, 예를 들어 3회에 1회나, 4회에 1회 등의 어느 정해진 횟수로, 유효한 어드레스 Hl(p)가 생성되는 수정 후의 어드레스 생성식을 사용하도록 해도 된다. 즉, 수정 후의 어드레스 생성식에서는, 적어도 n회(n은, 정수)에 1회의 비율로 유효한 어드레스 Hl(p)가 생성되면 되지만, n의 값이 작을수록 보다 바람직하다고 할 수 있다.
<4. 주파수 디인터리브의 개요>
상술한 설명에서는, 송신측의 송신 장치(10)의 주파수 인터리버(111)에 의해 행해지는 주파수 인터리브에 대해 설명하였지만, 수신측의 수신 장치(20)의 주파수 디인터리버에 의해 행해지는 주파수 디인터리브에 있어서도 마찬가지로 어드레스 생성이 행해진다.
(주파수 디인터리버의 구성)
도 18은, 도 1의 수신 장치(20)(의 처리부(202))에 포함되는 주파수 디인터리버(211)의 구성예를 나타내는 도면이다.
도 18에 있어서, 주파수 디인터리버(211)는 어드레스 생성부(221) 및 디인터리버 메모리(222)로 구성된다.
어드레스 생성부(221)는, 전단의 회로로부터 입력되는 기록 데이터 Am,l을 디인터리버 메모리(222)에 기록하기 위한 기록 어드레스를 생성하고, 디인터리버 메모리(222)에 공급한다. 이에 의해, 디인터리버 메모리(222)에서는, 어드레스 생성부(221)로부터의 기록 어드레스에 따라서, 기록 데이터 Am,l이 기록된다.
또한, 어드레스 생성부(221)는, 디인터리버 메모리(222)에 기록된 데이터를, 판독 데이터 Xm,l로서 판독하기 위한 판독 어드레스를 생성하고, 디인터리버 메모리(222)에 공급한다. 이에 의해, 디인터리버 메모리(222)에서는, 어드레스 생성부(221)로부터의 판독 어드레스에 따라서, 판독 데이터 Xm,l이 판독되어, 후단의 회로에 출력된다.
이와 같이, 주파수 디인터리버(211)에 있어서는, 어드레스 생성부(221)가, 대상 데이터를 디인터리버 메모리(222)에 기록할 때의 기록 어드레스와, 디인터리버 메모리(222)로부터 판독할 때의 판독 어드레스가 상이하도록 어드레스 생성을 행함으로써, 주파수 방향의 디인터리브가 행해진다.
여기서는, 예를 들어 대상 데이터에 대해, 주파수 인터리버(111)의 주파수 인터리브 시에, 어드레스 생성부(121)에 의해 생성된 판독 어드레스와, 어드레스 생성부(221)에 의해 생성되는 기록 어드레스가 일치하고, 또한 어드레스 생성부(121)에 의해 생성된 기록 어드레스와, 어드레스 생성부(221)에 의해 생성되는 판독 어드레스가 일치하도록 어드레스 생성이 행해진다.
또한, 주파수 디인터리버(211)의 어드레스 생성부(221)는, 주파수 인터리버(111)의 어드레스 생성부(121)와 마찬가지의 구성을 갖고, 예를 들어 상술한 도 16의 구성과 마찬가지의 구성을 채용할 수 있다. 즉, 어드레스 생성부(221)는, 상술한 식(2)의 수정 후의 어드레스 생성식에 의해, 기록 어드레스와 판독 어드레스를 생성할 수 있다. 단, 식(2)는, 수정 후의 어드레스 생성식의 일례이며, 어드레스 생성부(221)는, 예를 들어 상술한 식(3) 또는 식(4) 등을 사용하여, 어드레스를 생성하도록 해도 된다.
<5. 송신측과 수신측의 처리의 흐름>
다음으로, 도 19 및 도 20의 흐름도를 참조하여, 도 1의 전송 시스템(1)에 있어서, 송신측의 송신 장치(10)와, 수신측의 수신 장치(20)에서 실행되는 처리의 흐름에 대해 설명한다.
(송신측 데이터 처리)
먼저, 도 19의 흐름도를 참조하여, 도 1의 송신 장치(10)에서 실행되는 송신측 데이터 처리의 흐름을 설명한다.
스텝 S101에 있어서, 처리부(101)는, 입력되는 전송 데이터를 처리한다.
여기서는, 예를 들어 전송 데이터가 전송 패킷으로 캡슐화되고, BCH 부호화나 LDPC 부호화 등의 오류 정정 부호화 처리가 행해진 후에, 비트 인터리브가 행해진다. 또한, 소정의 변조 방식에 따른 직교 변조가 행해지고, 그것에 의해 얻어지는 데이터에 대해, 시간 방향이나 주파수 방향의 인터리브가 행해진다.
여기서, 주파수 인터리브는, 주파수 인터리버(111)(도 2나 도 4)에 의해 행해진다. 이 주파수 인터리버(111)에 있어서는, 어드레스 생성부(121)에 의해 생성되는 기록 어드레스에 따라서, 기록 데이터를 인터리버 메모리(122)에 기록함과 함께, 어드레스 생성부(121)에 의해 생성되는 판독 어드레스에 따라서, 인터리버 메모리(122)로부터 판독 데이터를 판독함으로써, 주파수 방향의 인터리브가 행해진다. 단, 어드레스 생성부(121)는, 예를 들어 상술한 식(2) 내지 식(4) 등의 수정 후의 어드레스 생성식에 따라서 어드레스 생성을 행한다.
스텝 S102에 있어서, 송신부(102)는, 스텝 S101에서 처리된 전송 데이터를 송신한다.
여기서는, 예를 들어 IFFT 외에, 파일럿의 심볼이나 프리앰블, 가드 인터벌에 관한 처리 등이 행해지고, 프레임에 대응하는 OFDM 신호가 생성되어, 전송로(30)를 통해 송신된다.
이상, 송신측 데이터 처리의 흐름에 대해 설명하였다. 이 송신측 데이터 처리에서는, 주파수 인터리브를 행할 때, 주파수 인터리버(111)의 어드레스 생성부(121)가, 상술한 식(2) 내지 식(4) 등의 수정 후의 어드레스 생성식에 따라서 어드레스 생성을 행하기 때문에, 어드레스 생성 시에, 적어도 2회에 1회는, 유효한 어드레스를 생성하는 것이 보장됨으로써, 결과적으로, 주파수 인터리브에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행하는 것이 가능해진다.
(수신측 데이터 처리)
다음으로, 도 20의 흐름도를 참조하여, 도 1의 수신 장치(20)에서 실행되는 수신측 데이터 처리의 흐름을 설명한다.
스텝 S201에 있어서, 수신부(201)는, 송신 장치(10)로부터 전송로(30)를 통해 송신되어 오는 전송 데이터를 수신한다.
여기서는, 예를 들어 FFT 외에, 파일럿의 심볼이나 프리앰블, 가드 인터벌에 관한 처리 등이 행해지고, 전송로(30)를 통해 송신되어 오는 OFDM 신호로부터 데이터가 추출된다.
스텝 S202에 있어서, 처리부(202)는, 스텝 S201에서 수신된 전송 데이터를 처리한다.
여기서는, 예를 들어 스텝 S201에서 수신된 데이터에 대해 주파수 방향이나 시간 방향의 디인터리브가 행해진다. 또한, 소정의 복조 방식에 따른 직교 복조가 행해지고, 그것에 의해 얻어지는 데이터에 대해 비트 디인터리브가 행해진 후에, LDPC 복호나 BCH 복호 등의 오류 정정 복호 처리가 행해진다. 그리고 전송 패킷에 저장된 전송 데이터가 추출되어, 후단의 복호부 등에 출력된다.
여기서, 주파수 디인터리브는, 주파수 디인터리버(211)(도 18)에 의해 행해진다. 이 주파수 디인터리버(211)에 있어서는, 어드레스 생성부(221)에 의해 생성되는 기록 어드레스에 따라서, 기록 데이터를 디인터리버 메모리(222)에 기록함과 함께, 어드레스 생성부(221)에 의해 생성되는 판독 어드레스에 따라서, 디인터리버 메모리(222)로부터 판독 데이터를 판독함으로써, 주파수 방향의 디인터리브가 행해진다. 단, 어드레스 생성부(221)는, 예를 들어 상술한 식(2) 내지 식(4) 등의 수정 후의 어드레스 생성식에 따라서 어드레스 생성을 행한다.
이상, 수신측 데이터 처리의 흐름에 대해 설명하였다. 이 수신측 데이터 처리에서는, 주파수 디인터리브를 행할 때, 주파수 디인터리버(211)의 어드레스 생성부(221)가, 상술한 식(2) 내지 식(4) 등의 수정 후의 어드레스 생성식에 따라서 어드레스 생성을 행하기 때문에, 어드레스 생성 시에, 적어도 2회에 1회는, 유효한 어드레스를 생성하는 것이 보장됨으로써, 결과적으로, 주파수 디인터리브에 있어서, 보다 확실하게 유효한 어드레스의 생성을 행하는 것이 가능해진다.
<6. 변형예>
상술한 설명으로서는, 디지털 방송의 규격으로서, 미국 등에서 채용되고 있는 방식인 ATSC(특히, ATSC 3.0)를 설명하였지만, 본 기술은, 일본 등이 채용하는 방식인 ISDB(Integrated Services Digital Broadcasting)나, 유럽의 각국 등이 채용하는 방식인 DVB(Digital Video Broadcasting) 등에 적용하도록 해도 된다. 또한, 상술한 설명에서는, IP 전송 방식이 채용되는 ATSC 3.0을 예로 들어 설명하였지만, IP 전송 방식에 한정되지 않고, 예를 들어 MPEG2-TS(Transport Stream) 방식 등의 다른 방식에 적용하도록 해도 된다.
또한, 디지털 방송으로서는, 지상파 방송 외에, 방송 위성(BS)이나 통신 위성(CS) 등을 이용한 위성 방송이나, 케이블 텔레비전(CATV) 등의 유선 방송 등에 적용할 수 있다.
또한, 본 기술은, 전송로로서, 방송망 이외의 전송로, 즉, 예를 들어 인터넷이나 전화망 등의 통신 회선(통신망) 등을 이용하는 것을 상정하여 규정되어 있는 소정의 규격(디지털 방송의 규격 이외의 규격) 등에도 적용할 수 있다. 그 경우에는, 전송 시스템(1)(도 1)의 전송로(30)로서, 인터넷이나 전화망 등의 통신 회선이 이용되고, 송신 장치(10)는 인터넷 상에 설치된 서버로 할 수 있다. 그리고 수신 장치(20)가 통신 기능을 갖도록 함으로써, 송신 장치(10)(서버)는, 수신 장치(20)로부터의 요구에 따라서 처리를 행하게 된다. 한편, 수신 장치(20)는, 송신 장치(10)(서버)로부터 전송로(30)(통신 회선)를 통해 송신되어 오는 데이터를 처리하게 된다.
또한, 상술한 설명에서는, 주파수 인터리브에 대해 설명하였지만, 주파수 인터리브는, 본 기술을 적용한 인터리브의 일례이며, 인터리브 시에 어드레스 생성을 행하는 다른 인터리브에 있어서, 어드레스 생성 시에, 상술한 수정 후의 어드레스 생성식(예를 들어, 식(2) 내지 식(4))에 따라서 어드레스 생성이 행해지도록 해도 된다. 마찬가지로, 주파수 디인터리브는, 본 기술을 적용한 디인터리브의 일례이며, 본 기술은, 다른 디인터리브에 적용할 수도 있다.
<7. 컴퓨터의 구성>
상술한 일련의 처리는, 하드웨어에 의해 실행할 수도 있고, 소프트웨어에 의해 실행할 수도 있다. 일련의 처리를 소프트웨어에 의해 실행하는 경우에는, 그 소프트웨어를 구성하는 프로그램이, 컴퓨터에 인스톨된다. 도 21은, 상술한 일련의 처리를 프로그램에 의해 실행하는 컴퓨터의 하드웨어의 구성예를 나타내는 도면이다.
컴퓨터(1000)에 있어서, CPU(Central Processing Unit)(1001), ROM(Read Only Memory)(1002), RAM(Random Access Memory)(1003)은, 버스(1004)에 의해 서로 접속되어 있다. 버스(1004)에는 또한, 입출력 인터페이스(1005)가 접속되어 있다. 입출력 인터페이스(1005)에는, 입력부(1006), 출력부(1007), 기록부(1008), 통신부(1009) 및 드라이브(1010)가 접속되어 있다.
입력부(1006)는, 키보드, 마우스, 마이크로폰 등으로 이루어진다. 출력부(1007)는, 디스플레이, 스피커 등으로 이루어진다. 기록부(1008)는, 하드 디스크나 불휘발성 메모리 등으로 이루어진다. 통신부(1009)는, 네트워크 인터페이스 등으로 이루어진다. 드라이브(1010)는, 자기 디스크, 광 디스크, 광자기 디스크, 또는 반도체 메모리 등의 리무버블 미디어(1011)를 구동한다.
이상과 같이 구성되는 컴퓨터(1000)에서는, CPU(1001)가, ROM(1002)이나 기록부(1008)에 기록되어 있는 프로그램을, 입출력 인터페이스(1005) 및 버스(1004)를 통해 RAM(1003)에 로드하여 실행함으로써, 상술한 일련의 처리가 행해진다.
컴퓨터(1000)(CPU(1001))가 실행하는 프로그램은, 예를 들어 패키지 미디어 등으로서의 리무버블 미디어(1011)에 기록하여 제공할 수 있다. 또한, 프로그램은, 로컬 에어리어 네트워크, 인터넷, 디지털 위성 방송 등의 유선 또는 무선의 전송 매체를 통해 제공할 수 있다.
컴퓨터(1000)에서는, 프로그램은, 리무버블 미디어(1011)를 드라이브(1010)에 장착함으로써, 입출력 인터페이스(1005)를 통해 기록부(1008)에 인스톨할 수 있다. 또한, 프로그램은, 유선 또는 무선의 전송 매체를 통해 통신부(1009)에서 수신하고, 기록부(1008)에 인스톨할 수 있다. 그 밖에, 프로그램은, ROM(1002)이나 기록부(1008)에 미리 인스톨해 둘 수 있다.
여기서, 본 명세서에 있어서, 컴퓨터가 프로그램에 따라서 행하는 처리는, 반드시 흐름도로서 기재된 순서를 따라 시계열로 행해질 필요는 없다. 즉, 컴퓨터가 프로그램에 따라서 행하는 처리는, 병렬적 혹은 개별적으로 실행되는 처리(예를 들어, 병렬 처리 혹은 오브젝트에 의한 처리)도 포함한다. 또한, 프로그램은, 하나의 컴퓨터(프로세서)에 의해 처리되는 것이어도 되고, 복수의 컴퓨터에 의해 분산 처리되는 것이어도 된다.
또한, 본 기술의 실시 형태는, 상술한 실시 형태에 한정되는 것은 아니며, 본 기술의 요지를 일탈하지 않는 범위에 있어서 다양한 변경이 가능하다.
또한, 본 기술은, 이하와 같은 구성을 취할 수 있다.
(1)
데이터의 기록과 판독을 행하는 인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 인터리브를 행하는 주파수 인터리버를 구비하고,
상기 어드레스 생성부는,
랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
를 갖고,
상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는
데이터 처리 장치.
(2)
상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
Figure pct00017
에 의해 구해지는,
(단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
(1)에 기재된 데이터 처리 장치.
(3)
상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr과 Mmax, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
Figure pct00018
에 의해 구해지는,
(단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr과 Mmax에는, FFT 모드에 따라서, 8K 모드인 경우에 13과 8192, 16K 모드인 경우에 14와 16384, 32K 모드인 경우에 15와 32768이 각각 설정됨)
(1)에 기재된 데이터 처리 장치.
(4)
상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
Figure pct00019
에 의해 구해지는,
(단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
(1)에 기재된 데이터 처리 장치.
(5)
데이터의 기록과 판독을 행하는 인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 인터리브를 행하는 주파수 인터리버를 구비하고,
상기 어드레스 생성부는,
랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
를 갖는
데이터 처리 장치의 데이터 처리 방법에 있어서,
상기 어드레스 생성부가, 상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는
스텝을 포함하는 데이터 처리 방법.
(6)
데이터의 기록과 판독을 행하는 디인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 디인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 디인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 디인터리브를 행하는 주파수 디인터리버를 구비하고,
상기 어드레스 생성부는,
랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
를 갖고,
상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는
데이터 처리 장치.
(7)
상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
Figure pct00020
에 의해 구해지는,
(단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
(6)에 기재된 데이터 처리 장치.
(8)
상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr과 Mmax, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
Figure pct00021
에 의해 구해지는,
(단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr과 Mmax에는, FFT 모드에 따라서, 8K 모드인 경우에 13과 8192, 16K 모드인 경우에 14와 16384, 32K 모드인 경우에 15와 32768이 각각 설정됨)
(6)에 기재된 데이터 처리 장치.
(9)
상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
Figure pct00022
에 의해 구해지는,
(단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
(6)에 기재된 데이터 처리 장치.
(10)
데이터의 기록과 판독을 행하는 디인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 디인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 디인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 디인터리브를 행하는 주파수 디인터리버를 구비하고,
상기 어드레스 생성부는,
랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
를 갖는
데이터 처리 장치의 데이터 처리 방법에 있어서,
상기 어드레스 생성부가, 상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는
스텝을 포함하는 데이터 처리 방법.
1 : 전송 시스템
10 : 송신 장치
20 : 수신 장치
30 : 전송로
101 : 처리부
102 : 송신부
111 : 주파수 인터리버
121 : 어드레스 생성부
122 : 인터리버 메모리
131 : 제어부
132 : 의사 난수 발생부
133 : 비트 생성부
134 : 의사 난수 발생부
135 : 오프셋 연산부
136 : 어드레스 체크부
141 : 배타적 논리합 연산부
201 : 수신부
202 : 처리부
211 : 주파수 디인터리버
221 : 어드레스 생성부
222 : 디인터리버 메모리
1000 : 컴퓨터
1001 : CPU

Claims (10)

  1. 데이터의 기록과 판독을 행하는 인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 인터리브를 행하는 주파수 인터리버를 구비하고,
    상기 어드레스 생성부는,
    랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
    랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
    랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
    를 갖고,
    상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는,
    데이터 처리 장치.
  2. 제1항에 있어서,
    상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
    Figure pct00023

    에 의해 구해지는,
    (단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
    데이터 처리 장치.
  3. 제1항에 있어서,
    상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr과 Mmax, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
    Figure pct00024

    에 의해 구해지는,
    (단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr과 Mmax에는, FFT 모드에 따라서, 8K 모드인 경우에 13과 8192, 16K 모드인 경우에 14와 16384, 32K 모드인 경우에 15와 32768이 각각 설정됨)
    데이터 처리 장치.
  4. 제1항에 있어서,
    상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
    Figure pct00025

    에 의해 구해지는,
    (단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
    데이터 처리 장치.
  5. 데이터의 기록과 판독을 행하는 인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 인터리브를 행하는 주파수 인터리버를 구비하고,
    상기 어드레스 생성부는,
    랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
    랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
    랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
    를 갖는
    데이터 처리 장치의 데이터 처리 방법에 있어서,
    상기 어드레스 생성부가, 상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는
    스텝을 포함하는, 데이터 처리 방법.
  6. 데이터의 기록과 판독을 행하는 디인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 디인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 디인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 디인터리브를 행하는 주파수 디인터리버를 구비하고,
    상기 어드레스 생성부는,
    랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
    랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
    랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
    를 갖고,
    상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는,
    데이터 처리 장치.
  7. 제6항에 있어서,
    상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
    Figure pct00026

    에 의해 구해지는,
    (단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
    데이터 처리 장치.
  8. 제6항에 있어서,
    상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr과 Mmax, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
    Figure pct00027

    에 의해 구해지는,
    (단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr과 Mmax에는, FFT 모드에 따라서, 8K 모드인 경우에 13과 8192, 16K 모드인 경우에 14와 16384, 32K 모드인 경우에 15와 32768이 각각 설정됨)
    데이터 처리 장치.
  9. 제6항에 있어서,
    상기 제1 비트 열을 Ri, 상기 제2 비트 열을 Gk로 나타내고, 어드레스의 인덱스를 i, FFT 모드에 따라서 정해지는 값을 Nr, 물리층 프레임에 포함되는 서브 프레임 내의 심볼의 번호를 l, 심볼 내의 셀의 번호를 p라고 하였을 때, 어드레스 Hl(p)는,
    Figure pct00028

    에 의해 구해지는,
    (단, i mod 2는, i를 2로 나누었을 때의 나머지를 나타내고, Nr에는, FFT 모드에 따라서, 8K 모드인 경우에 13, 16K 모드인 경우에 14, 32K 모드인 경우에 15가 각각 설정됨)
    데이터 처리 장치.
  10. 데이터의 기록과 판독을 행하는 디인터리버 메모리와, 기록 어드레스와 판독 어드레스를 생성하는 어드레스 생성부를 갖고, 상기 기록 어드레스에 따라서, 상기 데이터를 상기 디인터리버 메모리에 기록함과 함께, 상기 판독 어드레스에 따라서, 상기 디인터리버 메모리로부터 상기 데이터를 판독함으로써, 주파수 디인터리브를 행하는 주파수 디인터리버를 구비하고,
    상기 어드레스 생성부는,
    랜덤한 비트 열인 제1 비트 열을 생성하는 제1 의사 난수 발생부와,
    랜덤한 비트 열인 제2 비트 열을 생성하는 제2 의사 난수 발생부와,
    랜덤한 비트 열의 최상위 비트에 추가되는 추가 비트로서, 0인 비트와 1인 비트를 교대로 생성하는 비트 생성부
    를 갖는
    데이터 처리 장치의 데이터 처리 방법에 있어서,
    상기 어드레스 생성부가, 상기 제1 비트 열과, 상기 제2 비트 열과, 상기 추가 비트를 연산하여, 랜덤한 비트 열로 이루어지는 상기 기록 어드레스 또는 상기 판독 어드레스를 생성할 때, 당해 랜덤한 비트 열에 있어서의 최상위 비트로서, 0인 비트와 1인 비트가 교대로 반복되도록 하는
    스텝을 포함하는, 데이터 처리 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110545155A (zh) * 2018-05-29 2019-12-06 中兴通讯股份有限公司 部分伪随机化处理方法、相应装置、设备及存储介质
CN110519010B (zh) * 2019-08-25 2022-03-15 中国电子科技集团公司第二十研究所 一种利用扭转和伪随机映射的改进行列交织方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090296838A1 (en) * 2008-05-30 2009-12-03 Sony Corporation Data processing apparatus and method
US20150049828A1 (en) * 2013-08-14 2015-02-19 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276826A (en) * 1988-01-04 1994-01-04 Hewlett-Packard Company Apparatus for transforming addresses to provide pseudo-random access to memory modules
US6981126B1 (en) * 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US6507629B1 (en) * 1998-04-07 2003-01-14 Sony Corporation Address generator, interleave unit, deinterleave unit, and transmission unit
KR100306282B1 (ko) * 1998-12-10 2001-11-02 윤종용 통신시스템의인터리빙/디인터리빙장치및방법
JP2000244335A (ja) * 1999-02-19 2000-09-08 Fujitsu Ltd ビットインタリーブ回路及びビットデインタリーブ回路
US6603412B2 (en) * 2001-06-08 2003-08-05 Texas Instruments Incorporated Interleaved coder and method
KR100860660B1 (ko) * 2002-01-09 2008-09-26 삼성전자주식회사 통신시스템의 인터리빙 장치 및 방법
JP3931100B2 (ja) * 2002-03-12 2007-06-13 株式会社日立コミュニケーションテクノロジー ターボ復号器並びにターボ符号器及びターボ符号器、復号器を含む無線基地局
WO2004023818A1 (en) * 2002-09-06 2004-03-18 Koninklijke Philips Electronics N.V. Packet insertion mechanism for an improved atsc dtv system
US8885761B2 (en) * 2003-03-25 2014-11-11 Sony Corporation Data processing apparatus and method
GB2454196B (en) * 2007-10-30 2012-10-10 Sony Corp Data processsing apparatus and method
GB2454193B (en) * 2007-10-30 2012-07-18 Sony Corp Data processing apparatus and method
EP1463255A1 (en) * 2003-03-25 2004-09-29 Sony United Kingdom Limited Interleaver for mapping symbols on the carriers of an OFDM system
US7297634B2 (en) * 2003-06-06 2007-11-20 Marvell World Trade Ltd. Method and apparatus for semiconductor device and semiconductor memory device
EP1575175B1 (en) * 2004-03-10 2008-10-08 Telefonaktiebolaget LM Ericsson (publ) Address generator for an interleaver memory and a deinterleaver memory
GB2417577A (en) * 2004-08-25 2006-03-01 Imagination Tech Ltd Memory controller with randomised bank selection
JP2010503355A (ja) * 2006-09-12 2010-01-28 エヌエックスピー ビー ヴィ ビット対の処理を使用した多段階のインターリーブ手法のためのデインターリーバ
DK2056471T3 (da) * 2007-10-30 2009-11-30 Sony Corp Databehandlingsapparat og fremgangsmåde
TWI410055B (zh) * 2007-11-26 2013-09-21 Sony Corp Data processing device, data processing method and program product for performing data processing method on computer
US7764595B2 (en) * 2008-01-16 2010-07-27 Newport Media, Inc. Area and power efficient architectures of time deinterleaver for ISDB-T receivers
US7667628B2 (en) * 2008-06-23 2010-02-23 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Interleaver for scrambling and information word
CN101902303A (zh) * 2009-05-27 2010-12-01 中国科学院微电子研究所 一种实现交织与解交织复用的装置及方法
BR112015011802B1 (pt) * 2012-11-28 2022-11-16 Sony Corporation Receptor e método de recepção para receber dados em um sistema de difusão, mídia de gravação legível por computador não temporária, e, sistema de difusão
EP3069515B1 (en) * 2013-11-11 2020-07-15 LG Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals
US9210022B2 (en) * 2013-11-25 2015-12-08 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast, signals, method for transmitting broadcast signals and method for receiving broadcast signals

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090296838A1 (en) * 2008-05-30 2009-12-03 Sony Corporation Data processing apparatus and method
US20150049828A1 (en) * 2013-08-14 2015-02-19 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
ATSC Candidate Standard: Physical Layer Protocol(Doc. S32-230r2128 September 2015)

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