CN108463951A - 数据处理装置和数据处理方法 - Google Patents

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Abstract

本技术涉及一种数据处理装置和数据处理方法，其使得能够更可靠地在交织中生成有效地址。在数据处理装置中，用于执行频率交织的频率交织器计算由用于生成随机比特流的第一伪随机数生成部生成的第一比特流，由用于生成随机比特流的第二伪随机数生成部生成的第二比特流，以及由交替地生成为0和为1的比特的比特生成部生成的附加比特，并且，在生成包括随机比特流的写地址或读地址时，比特0和比特1交替地重复以作为随机比特流中的最高有效位。例如，本技术可以应用于执行频率交织的频率交织器。

Description

数据处理装置和数据处理方法
技术领域
本技术涉及数据处理装置和数据处理方法，并且更具体地，涉及能够以交织方式更可靠地执行生成有效地址的数据处理装置和数据处理方法。
背景技术
在数字广播领域，已知在接收侧为了避免数据传输时的突发错误等的影响，在时间方向和频率方向上进行用于分散发送数据的交织(例如，参照非专利文献1)。
[引文列表]
[非专利文献]
[非专利文献1]
ATSC候选标准：物理层协议(Doc.S32-230r2128 2015年9月)
发明内容
[技术问题]
顺便提及，在诸如频率交织的交织中，生成用于交织的存储器地址，并且执行数据的写入或数据的读取，从而进行数据的重新排列。但是，由于在某些情况下，地址生产时不能生成有效的地址，所以要求提供更可靠地生成有效地址的建议。
本技术是根据这种情况而做出的，并且能够在交织中更可靠地执行有效地址的生成。
[解决问题的方法]
本技术的第一方面的数据处理装置包括：频率交织器，包括用于写数据和读数据的交织器存储器；以及生成写地址和读地址的地址生成部，并且根据写地址将数据写入交织器存储器，并根据读地址从交织器存储器中读出数据，从而执行频率交织；其中，地址生成部包括：第一伪随机数生成部，配置为生成作为随机比特流的第一比特流；第二伪随机数生成部，配置为生成作为随机比特流的第二比特流；比特生成部，配置为作为附加比特的为0的比特和为1的比特，该附加比特被添加到随机比特流的最高有效位上，以及当计算第一比特流、第二比特流和附加比特以生成包括由随机比特流构成的写地址或读地址时，将为0的比特和为1的比特作为随机比特流中的最高有效位交替地重复。
本技术的第一方面的数据处理装置可以是配置一个装置的独立装置或内部块。另外，本技术的第一方面的数据处理方法是与本技术的第一方面的上述数据处理装置相对应的数据处理方法。
在本技术的第一方面的数据处理装置和数据处理方法中，当计算由配置为生成随机比特流的第一伪随机数生成部生成第一比特流、由配置为生成随机比特流的第二伪随机数生成部生成的第二比特流、以及由比特生成部生成的附加比特配置为交替地生成为0的比特和为1的比特，生成包括随机比特流的写地址或读地址，为0的比特和为1的比特交替地重复以作为随机比特流中的最高有效位。
本技术的第二方面的数据处理装置包括：频率解交织器，包括用于写数据和读数据的解交织器存储器；以及生成写地址和读地址的地址生成部，并且根据写地址将数据写入解交织器存储器，并根据读地址将数据从解交织器存储器中读出，从而执行频率解交织；其中，地址生成部包括：第一伪随机数生成部，配置为生成作为随机比特流的第一比特流；第二伪随机数生成部，配置为生成作为随机比特流的第二比特流；比特生成部，配置为交替生成作为附加比特的为0的比特和为1的比特，其中，该附加比特被添加到随机比特流的最高有效位，以及当计算第一比特流、第二比特流和附加比特以生成包括随机比特流的写地址或读地址时，将为0的比特和为1的比特作为随机比特流中的最高有效位交替地重复。
本技术的第二方面的数据处理装置可以是配置一个装置的独立装置或内部块。另外，本技术的第二方面的数据处理方法是与本技术的第二方面的上述数据处理装置相对应的数据处理方法。
在本技术的第二方面的数据处理装置和数据处理方法中，当由配置为生成随机比特流的第一伪随机数生成部生成第一比特流，由配置为生成随机比特流的第二伪随机数生成部生成的第二比特流，并且由比特生成部生成的附加比特配置为交替的生成为0的比特和为1的比特，其计算生成包括随机比特流的写地址或读地址，为0的比特和为1的比特交替地重复以作为随机比特流中的最高有效位。
[发明的有益效果]
根据本技术的第一方面和第二方面，在交织中，可以更可靠地执行有效地址的生成。
应该注意，这里描述的效果不一定是有限的，并且也可以提供在本公开中描述的任何效果。
附图说明
图1是描述应用本技术的传输系统的实施方式的配置的示例的框图
图2是说明频率交织器的概述的图。
图3是说明频率交织器的频率交织的图。
图4是描述频率交织器的配置的示例的框图。
图5是描述地址生成部的配置的示例的框图。
图6是解释用于地址比特流的生成细节的图。
图7是表示FFT模式与Mmax的值的关系的图。
图8是表示8K模式下的比特流的变换例的图。
图9是表示16K模式中的比特流的变换例的图。
图10是表示32K模式的比特流的变换例的图。
图11是解释用于地址比特流的生成细节的图。
图12是描述修正之前的地址生成表达式的图。
图13是表示修正前的地址生成式的具体例的图。
图14是表示修正后的地址生成式的一个例子的图。
图15是表示修正后的地址生成式的具体例的图。
图16是表示与修正后的地址生成式相对应的地址生成部的结构例的框图。
图17是描述修正之后的其他地址生成表达式的示例的图。
图18是描述频率解交织器的配置的示例的框图。
图19是说明发送侧数据处理的流程的流程图。
图20是解释接收方数据处理的流程的流程图。
图21是描述计算机的配置的示例的框图。
具体实施方式
在下文中，将参照附图描述本技术的实施方式。应该注意的是，将按照以下顺序给出描述。另外，附图或表达式中的“○”中描述的符号“+”表示异或(exclusive OR)，并且在本说明书中记载为“XOR(EXOR)”。
1.系统的配置
2.频率交织的概述
3.频率交织的地址生成公式
4.频率解交织的概述
5.发送侧和接收侧的处理流程
6.变形例
7.电脑配置
<1.系统配置>
(传输系统的配置示例)
图1是示出应用本技术的传输系统的实施方式的配置的框图。应该注意，该系统意味着多个装置的逻辑集合。
在图1中，传输系统1包括发送装置10和接收装置20。在传输系统1中，执行符合诸如ATSC(高级电视系统委员会)3.0的数字广播标准的数据传输。
发送装置10是支持诸如ATSC3.0的数字广播标准的发送器，并通过传输路径30发送内容。例如，发送装置10通过传输路径30发送包括视频(组件)、音频(组件)等广播流，以及以数字广播信号的形式构成的内容(诸如电视节目)的信令。
发送装置10包括处理部101和发送部102。
处理部101对从前一级中的电路输入至其的发送数据执行必要的处理，并将得到的发送数据提供给发送部102。在这种情况下，例如，在将发送数据封装在发送分组中之后，执行诸如BCH编码或LDPC(低密度奇偶校验)编码的纠错编码处理，执行比特交织。另外，执行对应于预定调制系统的正交调制，并对所得到的数据执行时间方向或频率方向上的交织。然后，交织后的数据被提供给发送部102。
发送部102对从处理部101向其提供的数据执行必要的处理，并且以数字广播信号的形式发送所得到的数据。在这种情况下，例如，不仅执行IFFT(快速傅立叶逆变换)，而且还执行导频符号或前导码、以及保护间隔的处理，生成对应于该帧的OFDM(正交频分复用)信号，并通过传输路径30发送。
接收装置20是支持诸如ATSC3.0的数字广播标准的接收器，并且通过传输路径30接收从发送装置10发送至其的内容，并输出该内容。例如，接收装置20从发送装置10接收数字广播信号，并且处理视频(组件)或音频(组件)、以及包括在广播流中的信令，以再现电视广播内容的视频或语音等。
接收装置20包括接收部201和处理部202。
接收部201接收通过传输路径30向其发送的数字广播信号，并且对数字广播信号执行必要的处理，并且将所得到的数字广播信号提供给处理部202。在这种情况下，例如，不仅执行FFT(快速傅里叶变换)，而且还执行导频符号或前导码、以及保护间隔的处理。然后，从通过传输路径30传输的OFDM信号中提取数据。
处理部202对接收部201向其提供的数据执行必要的处理，并将所得到的数据输出到后级的电路中。在这种情况下，例如，对从接收部201发送的数据在频率方向或时间方向上执行解交织。另外，在执行对应于预定解调系统的正交解调之后，对于所得到的数据执行比特解交织，执行诸如LDPC解码或BCH解码的纠错解码处理。然后，存储在发送分组中的发送数据被提取并输出到后级的解码部等中。
应该注意，在传输系统1中，传输路径30不仅可以用于地面(地面广播)，而且可以用于例如利用BS(广播卫星)或CS(通信卫星)的卫星广播、或有线广播(CATV)。
另外，ATSC3.0是美国下一代广播标准，目前正在开发中。在ATSC3.0中，假定作为传输系统被引入的不是目前正在流行的MPEG2-TS(传输流)，而是IP传输系统，在该IP传输系统中，将在通信领域中使用的IP(互联网协议)分组用在数字广播中，从而提供更先进的服务。
<2.频率交织的概述>
(频率交织的概述)
顺便提及，在图1的传输系统1中，为了避免数据传输时突发错误等的影响，在接收侧，执行用于在频率方向上分散传输数据的频率交织。图2描述了用于在发送装置10的处理部101中执行频率交织的频率交织器111。
在频率交织器111中，根据写地址将从前级电路输入的数据(以下也称为写数据Xm，1)写入交织器存储器中。另外，根据读地址从交织器存储器中读出数据(以下也称为读数据Am，l)。因此，执行频率交织。
图3示意性地表示由图2的频率交织器111执行的频率交织。在图3中，纵向表示时间方向，横向表示频率方向。
在图3中，频率方向上的每一行对应于一个符号的数据。也就是说，当写数据Xm，l写入交织器存储器以执行频率交织时，包括在物理层帧中的子帧内的OFDM单元在一个符号内在频率方向上不连续地重新排列(加扰)，从而改善频率特性。
但是，在图3中，如果将包括在一个符号中的OFDM单元的数量指定为Ndata，则写数据Xm，l中的m满足0≤m<Ndata的关系。另外，如果子帧内的符号的数目指定为LF，写数据Xm中的1则满足关系0≤l<LF。
(频率交织器的配置)
图4是描述图2中的频率交织器111的配置的示例的框图。
在图4中，频率交织器111包括地址生成部121和交织器存储器122。
地址生成部121生成一个写地址，根据该写地址，从前级电路输入的写数据Xm，1写入到交织器存储器122中，并且将得到的写地址提供给交织器存储器122。因此，根据从地址生成部121发送的写地址将写数据Xm，l写入到交织器存储器122中。
另外，地址生成部121生成读地址，根据该读地址，将写入交织器存储器122的数据读出作为读数据Am，1，并且将得到的读地址提供给交织器存储器122。因此，根据地址生成部121发送的读地址，将读数据Am，l从交织器存储器122中读出，并将其输出到后级的电路中。
以此方式，在频率交织器111中，地址生成部121以这样的方式执行地址生成，使得写地址(根据其将目标数据写入到交织器存储器122中)和读地址(根据其将目标数据从交织器存储器122读出)彼此不同。因此，执行在频率方向上的交织。
地址生成部的配置
图5是描述图4的地址生成部121的配置的示例的框图。
在图5中，地址生成部121包括控制部131，伪随机数生成部132、比特生成部133、伪随机数生成部134、偏移计算部135和地址检查部136。
控制部131控制伪随机数生成部132和比特生成部133。
伪随机数生成部132是伪随机数生成器，用于根据来自控制部131的控制生成包括12比特的比特流的PRBS(伪随机比特序列)。在这种情况下，具有特定周期并由伪随机数生成部132生成的伪随机比特序列(PRBS)被用作地址的比特流。
具体而言，伪随机数生成部132包括12比特的LFSR(线性反馈移位寄存器)。在线性反馈移位寄存器(LFSR)中，抽头序列被设置为[0，1，4，6]。这些抽头被依次异或(XOR)，XOR的结果被反馈到左端的MSB(最高有效位)。因此，12比特的比特流R'被置换以转换成12比特的比特流R。
比特生成部133根据来自控制部131的控制交替地生成为0的比特和为1的比特，由此将1比特切换输出0和1。该1比特作为最高有效位(MSB)被添加到从伪随机数生成部132输出的12比特的地址比特流R。因此，地址比特流被设置为13比特的比特流R。
伪随机数生成部134是用于生成包括13比特的比特流的伪随机比特序列(PRBS)的伪随机数发生器。在这种情况下，具有特定周期并由伪随机数生成部134生成的伪随机比特序列(PRBS)被用作偏移比特流。
具体地，伪随机数生成部134包括13比特的LFSR(线性反馈移位寄存器)。在线性反馈移位寄存器(LFSR)中，抽头序列被设置为[0，1，4，5，9，11]。这些抽头被依次异或(XOR)，XOR的结果被反馈到下端的最高有效位(MSB)。因此，输出13比特的比特流G。然而，这个比特流G(用于偏移的比特流)每两个符号更新一次。
在偏移计算部135中，输入通过将来自伪随机数生成部132的12比特的比特流G和1比特的最高有效位相加而获得的13比特的比特流R和来自伪随机数生成部134的13比特的比特流G。偏移计算部135将13比特的偏移比特流G添加到13比特的地址比特流R中，并且输出所得到的13比特的比特流作为地址比特流。
也就是说，在这种情况下，将地址比特流R的序列和彼此偏移的比特流G的序列相加，从而能够生成更复杂的地址。然而，地址比特流R是在一个符号内的每个OFDM单元生成的，而用于偏移的比特流G是每两个符号更新(生成)的。
地址检查部136检查从偏移计算部135输出的13比特的地址比特流是否落入数据长度内。在这种情况下，根据是否满足地址关系H(p)<Ndata进行地址检查。
在13比特的地址比特流落在数据长度内的情况下，地址检查部136确定生成的地址比特流是有效的。因此，所涉及的地址H(p)作为写地址或读地址从地址生成部121提供给交织器存储器122。
另一方面，在13比特的地址比特流R不在数据长度内的情况下，地址检查部136确定所生成的地址比特流是无效的。在这种情况下，地址检查部136将地址检查的结果提供给控制部131。然后，控制部131根据向其输入的地址检查结果控制伪随机数生成部132、比特生成部133等，从而重新生成地址比特流R。
应该注意，尽管图1的传输系统1可以响应多个FFT模式(8K，16K，32K)，以符合例如ATSC3.0的数字广播标准，但是图5的地址生成部121例示了安装了8K模式作为FFT模式的情况下的配置。
<地址比特流Ri的生成>
这里，现在将给出针对图5(参考图6～10)中的伪随机数生成部132中的地址比特流Ri的生成的详细内容描述。
如图6所示，在i＝0，1和i＝2的情况下，比特流R'i具有以下关系。但是，i代表一个地址的索引。
i＝0,1:R’i[Nr-2,Nr-3,...,1,0]＝[0,0,...,0,0]
i＝2:R’i[Nr-2,Nr-3,...,1,0]＝[0,0,...,0,1]
另外，在2<i<Mmax的情况下，比特流R'i具有以下关系。
2<i<Mmax:R’i[Nr-3,Nr-4,...,1,0]＝R’i-1[Nr-2,Nr-3,...,2,1]
然而，响应于FFT模式，Mmax的值改变，并且通过计算log2Mmax来获得Nr的值。例如，如图7所示，在FFT模式是8K模式(FFT大小是8K)的情况下，获得Mmax＝8192。因此，Nr＝log28192＝13。另外，在FFT模式是16K模式(FFT大小是16K)的情况下，获得Mmax＝16384。因此，Nr＝log216384＝14。另外，在FFT模式是32K模式(FFT大小是32K)的情况下，获得Mmax＝32768。因此，Nr＝log232768＝15。
即，如图5所示，在8K模式中，在伪随机数生成部132(线性反馈移位寄存器(LFSR))中，抽头序列设置为[0，1，4，6]。这些抽头被依次异或(XOR)，XOR的结果反馈到左端的最高有效位(MSB)。为此，如图6所示，8K模式具有关系R’i[11]＝R’i-1[0]XOR R’i-1[1]XOR R’i-1[4]XOR R’i-1[6]。
图8描述了在8K模式下从比特流R'i到比特流Ri的转换的示例。但是，在图8中，0到11的数字表示在每个比特流中的LSB(最低有效位)和最高有效位(MSB)之间的比特位置。
在FFT模式变为8K模式、并且变为偶数(even)符号的情况下，12比特的比特流R'i[11，10，9，8，7，6，4，3，2，1，0]转换成12比特的比特流Ri[5，11，3，0，10，8，6，9，2，4，1，7]。另外，在FFT模式变为8K模式、并且变成奇数(odd)符号的情况下，12比特的比特流R'i[11，10，9，8，7，6，5，4，3，2，1，0]转换成12比特的比特流Ri[8，10，7，6，0，5，2，1，3，9，4，11]。
返回参照图2的描述。在图6中，尽管没有示出，但是在FFT模式是16K模式的情况下，线性反馈移位寄存器(LFSR)的抽头序列设置为[0，1，4，5，9，11]。这些抽头序列依次被异或(XOR)，XOR的结果反馈到左端的最高有效位(MSB)。
为此，如图6所示，16K模式具有关系R’i[12]＝R’i-1[0]XOR R’i-1[1]XOR R’i-1[4]XOR R’i-1[5]XOR R’i-1[9]XOR R’i-1[11]。应该注意的是，在上述上述非专利文献1的“图7.27用于16K模式的FI地址生成方案”(Figure7.27FI address generation scheme forthe 16K mode)中公开了在16K模式中的线性反馈移位寄存器(LFSR)的配置。
图9描述了在16K模式下从比特流R'i到比特流Ri的转换的示例。但是，在图9中，0到12的数值表示每个比特流中的比特位置。
在FFT模式为16K模式的情况下，在它变为偶数符号的情况下，13比特的比特流R'i[12，11，10，9，8，7，6，5，4，3，2，1，0]转换成13比特的比特流Ri[8，4，3，2，0，11，1，5，12，10，6，7，9]。另外，在FFT模式为16K模式，并且它变为奇数(odd)符号的情况下，13比特的比特流R'i[12，11，10，9，8，7，6，5，4，3，2，1，0]转换成13比特的比特流Ri[7，9，5，3，11，1，4，0，2，12，10，8，6]。
返回参照图6的描述，虽然未图示，但在FFT模式为32K模式的情况下，线性反馈移位寄存器(LFSR)的抽头序列设定为[0，1，2，12]。这些抽头序列被依次异或(XOR)，XOR的结果反馈到左端的最高有效位(MSB)。
为此，如图6所示，32K模式具有关系R’i[13]＝R’i-1[0]XOR R’i-1[1]XOR R’i-1[2]XOR R’i-1[12]。应该注意，在上述非专利文献1“图7.28用于32K模式的FI地址生成方案”中公开了在32K模式中的线性反馈移位寄存器(LFSR)的配置。
图10描述了在32K模式下从比特流R'i到比特流Ri的转换的例子。但是，在图10中，0至13的数字表示每个比特流中的比特位置。
在FFT模式变为32K模式的情况下，14比特的比特流R'i[13，12，11，10，9，8，7，6，5，4，3，2，1，0]转换成14比特的比特流Ri[6，5，0，10，8，1，11，12，2，9，4，3，13，7]。
(生成用于偏移的比特流Gk)
接下来，现在将描述关于图5(参考图11)的伪随机数生成部134中用于偏移的比特流Gk的生成的详细内容。
如图11所示，在k＝0的情况下，比特流Gk具有以下关系。但是，k表示每两个符号更新的偏移的索引。
k＝0:Gk[Nr-1,Nr-2,...,1,0]＝[1,1,...,1,1]
另外，在0<k<LF/2的情况下，比特流Gk具有以下关系。
0<k<LF/2:Gk[Nr-2,Nr-3,...,1,0]＝Gk-1[Nr-1,Nr-2,...,2,1]
即，如图5所示，在FFT模式为8K模式的情况下，在伪随机数生成部134(线性反馈移位寄存器(LFSR))中，抽头序列被设置为[0，1，4，5，9，11]。这些抽头依次被异或(XOR)，XOR的结果反馈到下端的最高有效位(MSB)。为此，如图11所示，8K模式具有关系Gk[12]＝Gk-1[0]XOR Gk-1[1]XOR Gk-1[4]XOR Gk-1[5]XOR Gk-1[9]XOR Gk-1[11]。
另外，尽管未示出，但是在FFT模式是16K模式的情况下，线性反馈移位寄存器(LFSR)的抽头序列设置为[0，1，2，12]。这些抽头依次被异或(XOR)，XOR的结果反馈到下端的最高有效位(MSB)。为此，如图11所示，16K模式具有关系Gk[13]＝Gk-1[0]XOR Gk-1[1]XORGk-1[2]XOR Gk-1[12]。应该注意，在上述非专利文献1的“图7.27用于16K模式的FI地址生成方案”中公开了在16K模式中的线性反馈移位寄存器(LFSR)的配置。
另外，虽然未示出，但在FFT模式为32K模式的情况下，线性反馈移位寄存器(LFSR)的标签序列设定为[0，1]。这些抽头依次被异或(XOR)，XOR的结果反馈到下端的最高有效位(MSB)中。为此，如图11所示，32K模式具有Gk[14]＝Gk-1[0]XOR Gk-1[1]的关系。应该注意，在上述非专利文献1的“图7.28用于32K模式的FI地址生成方案”中公开了在32K模式中的线性反馈移位寄存器(LFSR)的配置。
<3.频率交织的地址生成表达式>
(修正之前的地址生成表达式)
图12是描述由图5的地址生成部121生成的写地址或读地址的地址生成表达式的图。
在图12中，在图5的地址生成部121中，在0≤i<Mmax中，通过下面的表达式(1)生成地址H1(p)。
[数学式.1]
然而，在表达式(1)的右侧的[]中，第一项对应于由比特生成部133(图5)生成的1比特，i mod 2表示当i被2除时的余数。此外，第二项对应于由伪随机数生成部132(图5)生成的地址比特流Ri。第三项对应于由伪随机数生成部134(图5)生成的用于偏移的比特流Gk。
另外，在表达式(1)中，左侧的l表示物理层帧中包括的子帧内的符号的数，左侧的p表示符号内的单元的数。另外，右侧的i表示地址的索引，右侧的Nr和Mmax为根据FFT模式而确定的值。即，在FFT模式为8K模式的情况下，分别设置Nr＝13和Mmax＝8192。另外，在FFT模式是16K模式的情况下，分别设置Nr＝14和Mmax＝16384，并且在FFT模式为32K模式的情况下，设置Nr＝15和Mmax＝32768。
然后，在图5中的地址生成部121中，地址检查部136检查从表达式(1)获得的地址H1(p)是否落入数据长度(Ndata)内。在检查到地址H1(p)落入数据长度(Ndata)内的情况下，即建立了H1(p)<Ndata时，确定有关的地址H1(p)是有效的，其用作写地址或读地址。
另一方面，在检查到地址H1(p)不在数据长度(Ndata)内的情况下，即建立了H1(p)≥Ndata时，确定有关的地址H1(p)是无效的。在这种情况下，将从上述表达式(1)中重新生成地址H1(p)。
(地址生成的具体示例)
接下来，将参考图13举例说明从图12中的地址生成表达式(表达式(1))中获得的地址的具体示例。
在图13的具体示例中，描述了：当顺序生成Ri＝3000和Ri+1＝100作为伪随机数生成部132生成的地址的比特流R的情况下、伪随机数生成部134(图5)生成的用于偏移的比特流G被假定为Gk＝2000时，地址H1(p)的值。
Ri:Hl(p)＝0+Ri+Gk＝0+3000+2000＝5000(mod 8192)
Ri+1:Hl(p)＝4096+Ri+1+Gk＝4096+100+2000＝6196(mod 8192)
应该注意，尽管用于生成地址H1(p)的值以十进制数字的形式表示，但是为了便于理解说明，这些值以二进制数字而不是十进制数字表示，其如下确定。
0→0000000000000
3000→101110111000
2000→11111010000
5000→1001110001000
4096→1000000000000
100→1100100
2000→11111010000
6196→1100000110100
但是，在图13的具体示例中，例示了FFT模式是8K模式的情况。因此，生成的地址H1(p)是13比特。另外，i表示偶数，并且在i是偶数的情况下，添加比特0作为12比特的比特流Ri的最高有效位。另外，i+1表示奇数，并且在i是奇数的情况下，添加比特1作为12比特的比特流Ri+1的最高有效位。
另外，由于比特流Gk每两个符号更新一次，在这个示例中，Gk应被固定为2000(Gk＝2000)。而且，因为在这个示例中，假定在FFT模式是8K模式的情况下，Ndata大于Mmax/2＝8192/2＝4096，所以假定Ndata＝4500。
在通过使用来自图12的地址生成表达式(表达式(1))的Ri和Ri+1来以这种方式生成地址H1(p)的情况下，如图12所示，连续生成的5000和6196都超过了Ndata＝4500。因此，有效地址H1(p)不能连续生成两次，并且需要重复执行地址H1(p)的再次生成。
在应用如上描述的图12的地址生成表达式(公式(1)：修正前的地址生成表达式)的情况下，不能保证何时生成有效地址H1(p)，并且不能有效实现硬件(HW)的安装。因此，已经提出了在由地址生成部121执行的地址生成中用于更可靠地生成有效地址的建议。然后，在下文中，将针对能够更可靠地生成有效地址的地址生成表达式(表达式(2)至表达式(4)：修正后的地址生成表达式)进行描述。
(修正后的地址生成表达式)
图14是示出修正之后的地址生成表达式的示例的图，其通过修正图12的地址生成表达式而获得的。
如图14所示，在修正后的地址生成表达式中，从下面的表达式(2)生成地址Hl(p)。
[数学式.2]
然而，在表达式(2)的右侧，[]中的第一项对应于由比特生成部133生成的1比特，而i mod 2表示当i被2除时的余数。另外，[]中的第二项对应于由伪随机数生成部132生成的比特流Ri。在[]外部的所描述的第三项对应于由伪随机数生成部134生成的比特流Gk。
另外，在表达式(2)中，左侧的l表示包括在物理层帧中的子帧内的符号的数，并且左侧的p表示符号内的单元的数。另外，右侧的i表示地址的索引，右侧的Nr为根据FFT模式而决定的值。即，在FFT模式为8K模式的情况下，设置Nr＝13。另外，在FFT模式变为16K模式的情况下，设置Nr＝14，并且在FFT模式变为32K模式的情况下，设置Nr＝15。
这里，比较修正后的地址生成表达式(表达式(2))和上述修正前的地址生成表达式(表达式(1))，尽管在右侧的第一项和第二项彼此相加这一点上前者和后者彼此一致，但是在右边第三项的处理上前者和后者彼此不同。也就是说，尽管在上述表达式(1)中，将第三项作为偏移加入，但是在表达式(2)中，从第三项中获得异或(XOR)。
(地址生成的具体示例)
接下来，将参照图15举例说明根据图14的地址生成表达式(表达式(2))获得的地址的具体示例。
在图15的具体示例中，类似于图13的具体示例的情况，描述了：当顺序生成Ri＝3000和Ri+1＝100作为在以伪随机数生成部132生成的地址的比特流R的情况下、伪随机数生成部134生成的比特流G被假定为Gk＝2000时，地址H1(p)的值。
Ri:Hl(p)＝(0+Ri)XOR Gk＝(0+3000)XOR 2000＝3000 XOR 2000＝3176
Ri+1:Hl(p)＝(4096+Ri+1)XOR Gk＝(4096+100)XOR 2000＝4196 XOR 2000＝6068
应该注意，尽管用于生成地址H1(p)的值以十进制数字表示，但是为了便于理解说明，这些值以二进制数字而不是十进制数字表示为如下。
0→0000000000000
3000→101110111000
2000→11111010000
3176→110001101000
4096→1000000000000
100→1100100
4196→1000001100100
2000→11111010000
6068→1011110110100
但是，图15的具体示例中的假定条件与图13中的具体示例中的假定条件相同。因此，在这个示例中，也假定Ndata＝4500。在这种情况下，例如，在FFT模式为8K模式的情况下，以Ndata大于Mmax/2＝8192/2＝4096为前提，因此设定Ndata＝4500。
在尽管通过使用来自图14(表达式(2))的地址生成表达式的Ri和Ri+1来以这种方式生成地址H1(p)的情况下，连续生成的3176和6068中的一个或6068大于4500(＝Ndata)，另一个或3176小于4500(＝Ndata)。在这种情况下，3176可以作为有效地址H1(p)。
即，在应用图14的地址生成表达式(表达式(2)：修正后的地址生成表达式)的情况下，每两次至少生成一次有效地址Hl(p)。因此，在生成有效地址H1(p)的情况下，可以使用它。即使没有生成有效地址H1(p)并因此执行有效地址H1(p)的再次生成，则下一次生成的地址H1(p)也必然是有效地址H1(p)。由于这个原因，保证每两次至少生成一次有效地址H1(p)，从而可以更可靠地生成有效地址。
其原因如下：在图14的地址生成表达式(式(2))中，在将右边的第一项和第二项彼此相加之后，从第三项获得异或(XOR)。因此，如果在0和1切换的最高有效位异或(XOR)，那么最高有效位的计算值必然每两次有一次变成0。因此，保证了当该位变为0时，地址Hl(p)必然小于Ndata。
这里，在DVB-T2(Digital Video Broadcasting-Second GenerationTerrestrial，第二代地面数字视频广播)中，在频率交织器的地址生成中，没有进行像上述表达式(1)那样加上右侧的第三项作为偏移，但是右侧的第一项和第二项彼此相加，从而生成地址。在这种情况下，存在一个符号中的OFDM单元(单元)的大小等于或大于Mmax/2的限制。因此，对于作为最高有效位添加的1比特地址，0和1被切换，使得最高有效位必然是每两次有一次为0。为此，当切换中的比特变为0时，地址H1(p)的值变得小于Ndata。因此，保证每两次生成一次有效地址H1(p)。
然后，在频率交织器111的地址生成部121中，可以保证通过应用图14中的地址生成表达式(表达式(2))，类似于DVB-T2的情况，必然每两次生成一次有效地址H1(p)。例如，如果不保证每两次生成一次有效地址H1(p)，则假定不能连续十次生成有效地址等。因此，硬件(HW)变得难以安装。另一方面，只要保证每两次生成一次有效地址H1(p)，例如，提供了两个地址生成部121，使得一个地址生成部121能够必然生成有效地址H1(p)。因此，这种安装也是可能的。
(地址生成部的配置)
图16是表示对应于修正后的地址生成表达式(表达式(2))的地址生成部121的配置的一个示例的框图。但是，在图16中的地址生成部121中，也示例了安装了8K模式作为FFT模式的情况下的配置。
与图5的地址生成部121的情况相比，图16的地址生成部121设置有异或运算部141，而不是偏移计算部135。但是，在图16中的地址生成部121中，对应于图5中的地址生成部121的部分的部分被赋予相同的附图标记，并且在此适当地省略其描述。
伪随机数生成部132根据来自控制部131的控制生成伪随机比特序列(PRBS)，并且输出得到的伪随机比特序列，该伪随机比特序列(PRBS)具有特定周期并且包括12比特的比特流。
具体地，伪随机数生成部132包括12比特的线性反馈移位寄存器(LFSR)。在线性反馈移位寄存器(LFSR)中，抽头序列设置为[0，1，4，6]。这些抽头依次被异或(XOR)，XOR的结果反馈到左端的最高有效位(MSB)。因此，12比特的比特流R'转换成12比特的比特流R.
比特生成部133根据来自控制部131的控制交替地生成比特0和比特1，由此用0和1切换输出1比特。该1比特作为最高有效位(MSB)被添加到从伪随机数生成部132输出的12比特的地址比特流R中。因此，地址比特流被设置为13比特的比特流R.
伪随机数生成部134生成具有特定周期并且包括13比特的比特流的比特流(PRBS)，并输出所得到的伪随机比特序列(PRBS)。
具体地说，伪随机数生成部134包括13比特的线性反馈移位寄存器(LFSR)。在线性反馈移位寄存器(LFSR)中，抽头序列设置为[0，1，4，5，9，11]。这些抽头依次被异或(XOR)，XOR的结果反馈到下端的最高有效位(MSB)中。因此，输出13比特的比特流G。但是，这个比特流G每两个符号更新一次。
通过将1比特的最高有效位添加到来自伪随机数生成部132的12比特的比特流R而获得的13比特的比特流R、以及来自伪随机数生成部134的13比特的比特流G被输入到异或计算部141。异或计算部141获得13比特的比特流R和13比特的比特流G之间的异或(XOR)，并将所得到的13比特的比特流作为地址比特流输出。
地址检查部136检查从异或运算部141输出的13比特的地址比特流是否落入数据长度内。将由地址检查部136确定为有效的地址H1(p)作为写地址或读地址提供给交织器存储器122。另一方面，在地址比特流被确定为无效的情况下，则应重新生成地址比特流。
与修正后的地址生成表达式(表达式(2))相对应的地址生成部121以上述方式配置。
(修正后的其他地址生成表达式)
上述的图14中的地址生成表达式(表达式(2))是修正后的地址生成表达式的一个示例。只要地址生成表达式能够保证每两次必然生成一次有效地址H1(p)，则可以采用其他地址生成表达式。图17是描述修正后的其他地址生成表达式的一个示例的图。
如图17的A所示，地址H1(p)可以从作为修正之后的地址生成表达式的下面的表达式(3)来生成。
[数学式.3]
然而，在表达式(3)的右侧，第一项对应于比特生成部133生成的1比特，而i mod 2表示当i被2除时的余数。另外，右边的第二项对应于由伪随机数生成部132生成的比特流Ri。第三项对应于由伪随机数生成部134生成的比特流Gk。
另外，在表达式(3)中，左侧的l表示物理层帧中包括的子帧内的符号的数，并且左侧的p表示符号内的单元的数。另外，右侧的i表示地址的索引，右侧的Nr和Mmax为根据FFT模式而确定的值。即，在FFT模式变为8K模式的情况下，分别设置Nr＝13，Mmax＝8192。另外，在FFT模式为16K模式的情况下，分别设定Nr＝14，Mmax＝16384，在FFT模式为32K模式的情况下，分别设定Nr＝15，Mmax＝32768。
这里，比较修正后的地址生成表达式(式(3))和上述修正前的地址生成表达式(式(1))，前者与后者彼此的不同在于：在右侧的第三项中，比特流Gk的比特数从Nr-1比特降低1比特到Nr-2比特，并且具有与比特流Ri的比特数相同的比特数。然后，在具有相同比特数的比特流Ri和比特流Gk彼此相加之后，将比特0或1加到所得的最高有效位(MSB)上。
例如，在FFT模式是8K模式的情况下，在伪随机数生成部132(线性反馈移位寄存器(LFSR))中，生成12比特的比特流Ri，而在线性伪随机数生成部134(反馈移位寄存器(LFSR))中，也生成12比特的比特流Gk。然后，将来自比特生成部133的0或1比特添加到通过将12比特的比特流Ri和12比特的比特流Gk彼此相加而获得的最高有效位(MSB)中。得到的13比特比特流设置为地址H1(p)。
另外，例如，在FFT模式是16K模式的情况下，生成13比特的比特流Ri和13比特的比特流Gk，并且将比特0或1添加到最高有效位(MSB)，该最高有效位是通过将13比特的比特流Ri和13位的比特流Gk彼此相加而获得的。将所得到的14比特的比特流设置为地址H1(p)。而且，例如，在FFT模式为32K模式的情况下，生成14比特的比特流Ri和14比特的比特流Gk，并且将0或1的比特添加到最高有效位(MSB)，该最高有效位是通过将14比特的比特流Ri和14比特的比特流Gk相加而获得的。将得到的15比特的比特流设置为地址H1(p)。
在以这种方式应用图17的地址生成表达式(表达式(3))的情况下，在右边的第二项和第三项相加之后，添加0或1比特作为其最高有效位(MSB)。因此，在最高有效位(MSB)中，切换0和1，并且必然地每两次获得一次0。为此，保证了在地址生成部121中，每两次生成一次有效地址H1(p)。因此，可以更可靠地生成有效地址。
另外，如图17的B所示，地址H1(p)可以根据修正后的地址生成表达式通过以下表达式(4)来生成。
[数学式.4]
然而，在表达式(4)的右侧，第一项对应于由比特生成部133生成的1比特，而i mod2表示当i被2除时的余数。另外，第二项对应于由伪随机数生成部132生成的比特流Ri。第三项对应于由伪随机数生成部134生成的比特流Gk。
另外，在表达式(4)中，左侧的l表示物理层帧中包括的子帧内的符号的数，左侧的p表示符号内的单元的数。另外，右侧的i表示地址的索引，右侧的Nr为根据FFT模式而确定的值。即，在FFT模式变为8K模式的情况下，设置Nr＝13。另外，在FFT模式变为16K模式的情况下，设置Nr＝14，并且在FFT模式变为32K模式的情况下，设置Nr＝15。
这里，比较修正后的地址生成表达式(表达式(4))和修正后的地址生成表达式(表达式(3))，前者和后者彼此的不同在于没有将具有相同比特数的比特流Ri和比特流Gk彼此相加，但获得具有相同比特数的比特流Ri和比特流Gk之间的异或(XOR)。另外，在修正后的地址生成表达式(表达式(4))中，类似于在上述修正后的地址生成表达式(表达式(3))的情况下，将比特0或1添加到从异或(XOR)获得的比特流的最高有效位(MSB)。
例如，在FFT模式是8K模式的情况下，在伪随机数生成部132(线性反馈移位寄存器(LFSR))中，生成12比特的比特流Ri，而在线性伪随机数生成部134(反馈移位寄存器(LFSR))中，也生成12比特的比特流Gk。然后，将来自比特生成部133的比特0或1加到最高有效位(MSB)，该最高有效位从12比特的比特流Ri与12比特的比特流Gk之间的异或(XOR)获得。将得到的13比特的比特流设置为地址H1(p)。
另外，例如，在FFT模式是16K模式的情况下，生成13比特的比特流Ri和13比特的比特流Gk，并且将比特0或1加到最高有效位(MSB)，该最高有效位从13比特的比特流Ri和13比特的比特流Gk之间的异或(XOR)得到。将所得到的14比特的比特流设置为地址H1(p)。而且，例如，在FFT模式为32K模式的情况下，生成14比特的比特流Ri和14比特的比特流Gk，并且将0或1比特添加到最高有效位(MSB)，该最高有效位从14比特的比特流Ri和14比特的比特流Gk之间的异或(XOR)得到的。将得到的15比特比特流设置为地址H1(p)。
在以这种方式应用图17的B的地址生成表达式(表达式(4))的情况下，在获得右边第二项和第三项之间的异或(XOR)之后，添加0或1作为其最高有效位(MSB)。因此，就最高有效位而言，0和1被切换，并且必然地每两次获得一次0。为此，保证了在地址生成部121中每两次生成一次有效地址H1(p)。因此，有效地址可以更可靠地生成。
应该注意，上述表达式(2)至表达式(4)是修正后的地址生成表达式的示例。只要地址生成表达式中的任何一个是能够保证有效地址H1(p)必然每两次生成一次的地址生成表达式，则可以采用其他地址生成表达式。另外，作为示例，通过描述有效地址H1(p)至少每两次生成一次的情况，描述了上述的修正之后的地址生成表达式。然而，例如，如果以特定的确定次数(例如每三次一次或四次一次)生成有效地址H1(p)，则保证了何时生成有效地址H1(p)。因此，例如，可以使用这样的修正之后的地址生成表达式，从而以诸如每三次一次或四次一次的某个确定的次数来生成有效地址H1(p)。也就是说，在修正后的地址生成表达式中，有效地址H1(p)必然地仅以每n次至少一次(n是整数)的速率生成。然而，n的更小的值认为是更优选的。
<4.频率解交织概述>
上面的描述是关于由发送侧的发送装置10的频率交织器111执行的频率交织。然而，在接收侧的接收装置20的频率解交织器执行的频率交织中也执行类似的地址生成。
(频率解交织器的配置)
图18是示出包括在图1中的接收装置20(的处理部202)中的频率解交织器211的配置的示例的框图。
如图18所示，频率解交织器211包括地址生成部221和解交织器存储器222。
地址生成部221生成一个写地址，根据该写地址，将从前级的电路输入的写数据Am，1写入到解交织器存储器222，并将该写地址提供给解交织器存储器222。因此，根据来自地址生成部221的写地址将写数据Am，l写入解交织器存储器222。
另外，地址生成部221生成一个读地址，根据该读地址，将写入解交织器存储器222的数据作为读数据Xm，1读出，并将读地址提供给解交织器存储器222。因此，根据来自地址生成部221的读地址，从解交织器存储器222中读出读数据Xm，1，并将读数据Xm，1输出到后续级中的电路中。
这样，在频率解交织器211中，地址生成部221在目标数据写入到解交织器存储器222时生成写地址，并且当目标数据从解交织器存储器222中读出时生成读地址，以此方式使得读地址和写地址是彼此不同的。因此，执行频率方向上的解交织。
在这种情况下，以这种方式执行地址生成：例如对于目标数据，在频率交织器111的频率交织时，地址生成部121生成的读地址与由地址生成部221生成的写地址匹配，以及由地址生成部121生成的写地址与由地址生成部221生成的读地址匹配。
另外，频率解交织器211的地址生成部221具有与频率交织器111的地址生成部121的配置类似的配置，并且例如可以采用与图16相似的配置。也就是说，地址生成部221可以在上述表达式(2)修正之后从地址生成表达式中生成写地址和读地址。然而，表达式(2)是修正后的地址生成表达式的一个示例。因此，地址生成部221可以从例如上述表达式(3)或表达式(4)中生成地址。
<5.发送侧和接收侧的处理流程>
接下来，参考图19和图20的流程图，将描述关于在图1的传输系统1中在发送侧的发送装置10和接收侧的接收装置20中分别执行的处理的流程。
(发送侧的数据处理)
首先，参考图19的流程图，将描述关于在图1的发送装置10中执行的发送侧的数据处理的流程。
在步骤S101中，处理部101处理向其输入的传输数据。
在这种情况下，例如，在发送数据封装在发送分组中后，执行诸如BCH编码或LDPC编码的纠错编码处理，并执行比特交织。另外，对于所得到的数据，执行对应于预定调制系统的正交调制、以及在时间方向或频率方向上的交织。
这里，频率交织由频率交织器111(图2或图4)执行。在频率交织器111中，根据由地址生成部121生成的写地址将写数据写入到交织器存储器122中，并且根据地址生成部121生成的读地址从交织器存储器122中读出读数据，从而在频率方向上执行交织。然而，地址生成部121例如响应于诸如上述表达式(2)至表达式(4)的修正之后的地址生成表达式来执行地址生成。
在步骤S102中，发送部102发送在步骤S101中处理的发送数据。
在这种情况下，例如，执行关于导频的符号或前导码、以及除IFFT之外的保护间隔的处理，并且生成对应于该帧的OFDM信号，并通过传输路径30发送。
以上，描述了发送侧的数据处理的流程。在发送侧的数据处理中，在执行频率交织时，频率交织器111的地址生成部121，响应于如上所述的诸如表达式(2)至表达式(4)的修正后的地址生成表达式来执行地址生成。因此，保证在进行地址生成时，每两次至少生成一次有效地址。因此，在频率交织中，可以更可靠地生成有效地址。
(接收侧的数据处理)
接下来，参考图20的流程图，现在将描述关于在图1的接收装置20中执行的接收侧的数据处理的流程。
在步骤S201中，接收部201通过传输路径30从发送装置10接收向其传输的传输数据。
在这种情况下，例如，执行关于导频的符号或前导码、以及除了FFT的保护间隔的处理，并且从通过传输路径30传输的OFDM信号中提取数据。
在步骤S202中，处理部202处理在步骤S201中接收到的发送数据。
在这种情况下，例如，对在步骤S201中接收的数据执行频率方向或时间方向上的解交织。另外，在对所得数据执行对应于预定调制系统的正交解调并且执行比特解交织之后，执行诸如LDPC解码或BCH解码的纠错解码处理。然后，提取存储在传输分组中的传输数据，并将其输出到后级的解码部等。
这里，由频率解交织器211(图18)执行频率解交织。在频率解交织器211中，根据由地址生成部221生成的写地址将写数据写入解交织器存储器222，并根据地址生成部221生成的读地址从解交织器存储器222中读出读数据，从而执行频率方向上的解交织。然而，地址生成部221例如响应于诸如上述表达式(2)至表达式(4)的修正之后的地址生成表达式来执行地址生成。
以上描述了在接收侧的数据处理流程。在接收侧的数据处理中，在执行频率解交织时，频率解交织器211的地址生成部221响应于上述诸如表达式(2)至表达式(4)的修正之后的地址生成表达式来执行地址生成。因此，在地址生成时保证有效地址每两次至少生成一次。因此，在频率解交织中，可以更可靠地生成有效地址。
<6.变型例>
如上所述，作为美国等采用的系统的ATSC(尤其是ATSC3.0)已经描述为数字广播的标准。然而，本技术也可以应用于作为在日本等采用的系统的ISDB(综合业务数字广播)，或者作为在欧洲国家采用的系统的DVB(数字视频广播)。另外，尽管在上面的描述中，已经作为示例描述了采用IP传输系统的ATSC3.0，但是不限于IP传输系统，本技术也可以例如应用于其他系统，诸如MPEG2-TS(传输流)。
另外，关于数字广播，本技术除了可以应用于地面广播之外，还可以应用于利用广播卫星(BS)、通信卫星(CS)等的卫星广播，诸如有线电视(CATV)的有线广播等。
此外，本技术还可以应用于预定标准(数字广播标准以外的标准)，其通过假设除了广播网络之外的传输路径而调节，即例如，诸如将因特网或电话网络的通信线路(通信网络)用作传输路径使用。在这种情况下，将诸如因特网或电话网络的通信线路用作传输系统1(图1)的传输路径30，并且发送装置10可以被用作在互联网上提供的服务器。然后，使接收装置20具有通信功能，以便发送装置10(服务器)响应于来自接收装置20的请求执行处理。另一方面，接收装置20将处理通过传输路径30(通信线路)从发送装置10(服务器)向其传输的数据。
另外，尽管在以上描述中已经描述了频率交织，但是频率交织是应用本技术的交织的示例。因此，在交织时执行地址生成的其它交织中，在生成地址时，地址生成可以响应于上述修正后的地址生成表达式(例如，表达式(2)至表达式(4))来执行。同样地，频率解交织是应用本技术的解交织的示例，因此本技术也可以应用于其他解交织。
<7.电脑配置>
上述的一系列处理可以通过硬件来执行，也可以通过软件来执行。在一系列处理由软件执行的情况下，构成该软件的程序安装在计算机中。图21是描述根据程序执行一系列处理的计算机的硬件配置的示例的框图。
在计算机1000中，CPU(中央处理单元)1001、ROM(只读存储器)1002和RAM(随机存取存储器)1003通过总线1004相互连接。输入/输出接口1005进一步连接到总线1004。输入/输出接口1005连接有输入部1006、输出部1007、存储部1008、通信部1009和驱动器1010。
输入部1006包括键盘、鼠标、麦克风等。输出部1007包括显示器、扬声器等。存储部1008包括硬盘、非易失性存储器等。通信部1009包括网络接口等。驱动器1010驱动诸如磁盘、光盘、磁光盘或半导体存储器的可移除介质1011。
在以上述方式配置的计算机1000中，CPU 1001通过输入/输出接口1005和总线1004将存储在ROM 1002或存储部1008中的程序加载到RAM 1003中，并执行程序，从而执行上述的一系列处理。
例如，将由计算机1000(CPU 1001)执行的程序作为要提供的封装介质等存储在可移动介质1011中。另外，该程序可以通过诸如局域网、因特网或数字卫星广播的有线或无线传输介质来提供。
在计算机1000中，通过将可移动介质1011安装到驱动器1010，程序可以通过输入/输出接口1005安装在存储部1008中。另外，程序可以通过有线或无线传输介质接收在通信部1009中，从而安装在存储部1008中。除此之外，程序可以预先安装在ROM 1002中或存储部1008中。
这里，在本说明书中，计算机根据程序执行的处理不一定按照流程图所描述的顺序的时间序列执行。即，计算机根据程序执行的处理包括要并行或独立执行的处理(例如，并行处理或由对象进行的处理)。另外，该程序可以是由一台计算机(处理器)处理的程序，也可以是由多台计算机分散处理的程序。
应该注意，本技术的实施方式决不限于上述实施方式，并且可以在不脱离本技术的主题的情况下进行各种改变。
另外，本技术可以采用以下配置。
(1)一种数据处理装置，包括：
频率交织器，包括用于写数据和读数据的交织器存储器；以及被配置为生成写地址和读地址地址生成部，并且其根据写地址将数据写入交织器存储器，并根据读地址从交织器存储器中读出数据，从而执行频率交织，
其中，地址生成部包括：
第一伪随机数生成部，配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，配置为生成作为随机比特流的第二比特流；
比特生成部，配置为交替生成作为附加比特的为0的比特和为1的比特，所述附加比特被添加到随机比特流的最高有效位，以及
当计算第一比特流、第二比特流和附加比特以生成包括随机比特流的写地址或读地址时，将为0的比特和为1的比特作为该随机比特流中的最高有效位交替重复。
(2)根据(1)所述的数据处理装置，其中，当所述第一比特流由Ri表示时，所述第二比特流由Gk表示，地址的索引为i，响应于FFT模式而决定的值是Nr，包括在物理层帧中的子帧内的符号的数是1，符号内的单元的数是p时，通过以下表达式来决定地址Hl(p)
[数学式.2]
(其中，i mod 2表示当i被2除时的剩余部，并且响应于FFT模式将Nr分别设置为在8K模式下13、在16K模式下14、在32K模式下15)。
(3)根据(1)所述的数据处理装置，其中，当所述第一比特流由Ri表示时，所述第二比特流由Gk表示，地址的索引为i，响应于FFT模式而决定的值是Nr和Mmax，包括在物理层帧中的子帧内的符号的数是1，符号内的单元的数是p，地址H1(p)由以下表达式决定：
[数学式.3]
(其中，i mod 2表示当i被2除时的剩余部，并且响应于FFT模式Nr和Mmax分别设置为在8K模式中的13和8192、在16K模式中的14和16384、以及在32K模式中的15和32768)。
(4)根据(1)所述的数据处理装置，其中，当所述第一比特流由Ri表示时，所述第二比特流由Gk表示，地址的索引为i，响应于FFT模式而决定的值是Nr，包括在物理层帧中的子帧内的符号的数是1，符号内的单元的数是p，通过以下表达式来决定地址Hl(p)：
[数学式.4]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式Nr分别在8K模式下设置为13、在16K模式下设置为14、在32K模式下设置为15)。
(5)一种用于包括频率交织器的数据处理装置的数据处理方法，所述频率交织器包括用于写数据和读数据的交织器存储器、以及配置为生成写地址和读地址的地址生成部，并且所述频率交织器根据写地址将所述数据写入所述交织器存储器中，根据读地址从交织器存储器中读出数据，从而执行频率交织，
所述地址生成部包括：
第一伪随机数生成部，配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，配置为生成作为随机比特流的第二比特流；
比特生成部，配置为交替地生成作为附加比特的为0的比特和为1的比特，其中所述附加比特被添加到随机比特流的最高有效位，
该数据处理方法包括以下步骤：
当地址生成部计算第一比特流、第二比特流和附加比特以生成包括随机比特流的写地址或读地址时，使的为0的比特和为1的比特作为作为随机比特流中的最高有效位交替重复。
(6)一种数据处理装置，包括：
频率解交织器，包括用于写数据和读数据的解交织器存储器；以及配置为生成写地址和读地址的地址生成部，并且频率解交织器根据写地址将数据写入解交织器存储器，并根据读地址将数据从解交织器存储器中读出，从而执行频率解交织，
其中，地址生成部包括：
第一伪随机数生成部，配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，配置为生成作为随机比特流的第二比特流；
比特生成部，配置为交替生成作为附加比特的为0的比特和为1的比特，其中所述附加比特被添加到随机比特流的最高有效位位，以及
当计算第一比特流、第二比特流和附加比特以生成包括随机比特流的写地址或读地址时，将为0的比特和为1的比特作为随机比特流中的最高有效位交替重复。
(7)根据(6)所述的数据处理装置，其中，当第一比特流由Ri表示时、第二比特流由Gk表示、地址的索引为i、响应于FFT模式而决定的值是Nr、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p，地址H1(p)由以下表达式决定：
[数学式.2]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式，Nr分别在8K模式下设置为13、在16K模式下设置为14、在32K模式下设置为15)。
(8)如(6)所述的数据处理装置，其中，当所述第一比特流由Ri表示、所述第二比特流由Gk表示、地址的索引为i、响应于FFT模式而决定的值为Nr和Mmax、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p时，地址H1(p)由以下表达式决定：
[数学式.3]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式，Nr和Mmax分别在8K模式下设置为13和8192、在16K模式下设置为14和16384、以及在32K模式下设置为15和32768)。
(9)根据(6)所述的数据处理装置，其中，当第一比特流由Ri表示时，第二比特流由Gk表示、地址的索引为i、响应于FFT模式而决定的值是Nr、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p，地址H1(p)由以下表达式决定：
[数学式.4]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式，Nr分别在8K模式下设置为13、在16K模式下设置为14、在32K模式下设置为15)。
(10)一种用于数据处理装置的数据处理方法，所述数据处理装置包括频率解交织器，所述频率解交织器包括用于写数据和读数据的解交织器存储器；以及配置为生成写地址和读地址的地址生成部，并且该频率解交织器根据写地址将数据写入解交织器存储器，并根据读地址将数据从解交织器存储器中读出，从而执行频率解交织，
其中，地址生成部包括：
第一伪随机数生成部，配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，配置为生成作为随机比特流的第二比特流；
比特生成部，配置为交替生成作为附加比特的为0的比特和为1的比特，所述附加比特被添加到随机比特流的最高有效位位上，以及所述数据处理方法包括以下步骤：
当计算第一比特流、第二比特流和附加比特以生成包括随机比特流的写地址或读地址时，将为0的比特和为1的比特作为随机比特流中的最高有效位交替重复。
[附图标记列表]
1...传输系统；10...发送装置；20...接收装置；30...传输路径；101...处理部；102...发送部；111...频率交织器；121...地址生成部，122...交织器存储器，131...控制部，132...伪随机数生成部，133...比特生成部，134...伪随机数生成部，135...偏移量计算部，136...地址检查部，141...异或运算部，201...接收部，202...处理部，211...频率解交织器，221...地址生成部，222...解交织器存储器，1000...计算机，1001...CPU。

Claims (10)

1.一种数据处理装置，包括：
频率交织器，包括用于写数据和读数据的交织器存储器，以及被配置为生成写地址和读地址的地址生成部，并且所述频率交织器根据所述写地址将所述数据写入所述交织器存储器，并根据所述读地址从所述交织器存储器中读出所述数据，从而执行频率交织；
其中，所述地址生成部包括：
第一伪随机数生成部，被配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，被配置为生成作为随机比特流的第二比特流；
比特生成部，被配置为交替生成作为附加比特的为0的比特和为1的比特，所述附加比特被添加到所述随机比特流的最高有效位，以及
当计算所述第一比特流、所述第二比特流和所述附加比特以生成包括随机比特流的所述写地址或所述读地址时，将为0的比特和为1的比特交替重复作为该随机比特流中的最高有效位。
2.根据权利要求1所述的数据处理装置，其中，
当所述第一比特流由Ri表示、所述第二比特流由Gk表示、地址的索引为i、响应于FFT模式而决定的值是Nr、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p时，通过以下表达式来决定地址Hl(p)：
[数学式.2]
(其中，i mod 2表示当i被2除时的余数，响应于FFT模式，Nr分别在8K模式下设置为13，16K模式下设置为14，32K模式下设置为15)。
3.根据权利要求1所述的数据处理装置，其中
当所述第一比特流由Ri表示、所述第二比特流由Gk表示、地址的索引为i、响应于FFT模式而决定的值是Nr和Mmax、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p时，地址H1(p)由以下表达式决定：
[数学式.3]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式Nr和Mmax分别在8K模式下设置为13和8192、在16K模式下设置为14和16384、以及在32K模式下设置为15和32768)。
4.根据权利要求1所述的数据处理装置，其中，当所述第一比特流由Ri表示、所述第二比特流由Gk表示、地址的索引为i，响应于FFT模式而决定的值是Nr、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p时，通过以下表达式来决定地址Hl(p)：
[数学式.4]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式Nr分别在8K模式下设置为13、在16K模式下设置为14、在32K模式下设置为15)。
5.一种用于包括频率交织器的数据处理装置的数据处理方法，所述频率交织器包括用于写数据和读数据的交织器存储器、以及被配置为生成写地址和读地址的地址生成部，并且所述频率交织器根据所述写地址将所述数据写入所述交织器存储器中，并根据所述读地址从所述交织器存储器中读出所述数据，从而执行频率交织，
所述地址生成部包括：
第一伪随机数生成部，被配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，被配置为生成作为随机比特流的第二比特流；
比特生成部，被配置为交替地生成作为附加比特的为0的比特和为1的比特，所述附加比特被添加到随机比特流的最高有效位，
所述数据处理方法包括以下步骤：
当所述地址生成部计算所述第一比特流、所述第二比特流和所述附加比特以生成包括随机比特流的所述写地址或所述读地址时，使得为0的比特和为1的比特交替重复作为随机比特流中的最高有效位。
6.一种数据处理装置，包括：
频率解交织器，包括用于写数据和读数据的解交织器存储器；以及被配置为生成写地址和读地址的地址生成部，并且所述频率解交织器根据所述写地址将所述数据写入解交织器存储器，并根据所述读地址将所述数据从所述解交织器存储器中读出，从而执行频率解交织，
其中，所述地址生成部包括：
第一伪随机数生成部，被配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，被配置为生成作为随机比特流的第二比特流；
比特生成部，配置为交替生成作为附加比特的为0的比特和为1的比特，所述附加比特被添加到随机比特流的最高有效位位，以及
当计算所述第一比特流、所述第二比特流和所述附加比特以生成包括随机比特流的所述写地址或所述读地址时，将为0的比特和为1的比特交替重复作为随机比特流中的最高有效位。
7.根据权利要求6所述的数据处理装置，其中，当第一比特流由Ri表示、第二比特流由Gk表示、地址的索引为i、响应于FFT模式而决定的值是Nr、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p时，地址H1(p)由以下表达式决定：
[数学式.2]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式，Nr分别在8K模式下设置为13、在16K模式下设置为14、在32K模式下设置为15)。
8.根据权利要求6所述的数据处理装置，其中，当所述第一比特流由Ri表示、所述第二比特流由Gk表示、地址的索引为i，响应于FFT模式而决定的值为Nr和Mmax、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p时，地址H1(p)由以下表达式决定：
[数学式.3]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式，Nr和Mmax分别在8K模式下设置为13和8192、在16K模式下设置为14和16384、以及在32K模式下设置为15和32768)。
9.根据权利要求6所述的数据处理装置，其中，当第一比特流由Ri表示、第二比特流由Gk表示、地址的索引为i、响应于FFT模式而决定的值是Nr、包括在物理层帧中的子帧内的符号的数是1、符号内的单元的数是p时，地址H1(p)由以下表达式决定：
[数学式.4]
(其中，i mod 2表示当i被2除时的余数，并且响应于FFT模式，Nr分别在8K模式下设置为13、在16K模式下设置为14、在32K模式下设置为15)。
10.一种用于数据处理装置的数据处理方法，所述数据处理装置包括频率解交织器，所述频率解交织器包括用于写数据和读数据的解交织器存储器；以及生成写地址和读地址的地址生成部，并且所述频率解交织器根据所述写地址将所述数据写入所述解交织器存储器，并根据所述读地址将所述数据从所述解交织器存储器中读出，从而执行频率解交织，
其中，所述地址生成部包括：
第一伪随机数生成部，被配置为生成作为随机比特流的第一比特流；
第二伪随机数生成部，被配置为生成作为随机比特流的第二比特流；
比特生成部，被配置为交替生成作为附加比特的为0的比特和为1的比特，所述附加比特被添加到随机比特流的最高有效位位上，
所述数据处理方法包括以下步骤：
当所述地址生成部计算所述第一比特流、所述第二比特流和所述附加比特以生成包括随机比特流的所述写地址或所述读地址时，将为0的比特和为1的比特交替重复作为随机比特流中的最高有效位。
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