CN101911506A - 数据处理设备、数据处理方法和程序 - Google Patents

数据处理设备、数据处理方法和程序 Download PDF

Info

Publication number
CN101911506A
CN101911506A CN2008801240931A CN200880124093A CN101911506A CN 101911506 A CN101911506 A CN 101911506A CN 2008801240931 A CN2008801240931 A CN 2008801240931A CN 200880124093 A CN200880124093 A CN 200880124093A CN 101911506 A CN101911506 A CN 101911506A
Authority
CN
China
Prior art keywords
row
storage device
address
original position
described storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2008801240931A
Other languages
English (en)
Other versions
CN101911506B (zh
Inventor
横川峰志
山本真纪子
冈田谕志
阪井塁
池谷亮志
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101911506A publication Critical patent/CN101911506A/zh
Application granted granted Critical
Publication of CN101911506B publication Critical patent/CN101911506B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/118—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure
    • H03M13/1185—Parity check matrix structured for simplifying encoding, e.g. by having a triangular or an approximate triangular structure wherein the parity-check matrix comprises a part with a double-diagonal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/2707—Simple row-column interleaver, i.e. pure block interleaving
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H03M13/2703—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques the interleaver involving at least two directions
    • H03M13/271—Row-column interleaver with permutations, e.g. block interleaving with inter-row, inter-column, intra-row or intra-column permutations
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6555—DVB-C2
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0056—Systems characterized by the type of code used
    • H04L1/0057—Block codes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Probability & Statistics with Applications (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Error Detection And Correction (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本发明涉及一种能够改进LDPC码的码位对差错的容限的数据处理设备、数据处理方法和程序。在LDPC(低密度奇偶校验)码的两个或更多个位被设置为一个符号并且被映射到214或216个信号点时，列扭曲交织器24作为用于重新布置LDPC码的码位以使得奇偶校验矩阵的一个任意行中包含的对应于值1的多个码位不被包含在一个符号中的重新布置过程来执行列扭曲交织，当要针对存储器的每列在存储器的列方向上写入码位时，列扭曲交织改变写入起始位置。本发明能够应用于例如发送LDPC码的发送装置。

Description

数据处理设备、数据处理方法和程序
技术领域
本发明涉及数据处理设备、数据处理方法和程序，尤其涉及可以改进例如LDPC(低密度奇偶校验)码对突发差错或擦除的容限的数据处理设备、数据处理方法和程序。
背景技术
LDPC码具有高纠错能力，并且近年来，开始在包含例如欧洲使用的DVB-S.2系统(例如，参考非专利文献1)的卫星数字广播系统的传输系统中被广泛采用。此外，还研究在下一代地面数字广播中采用LDPC码。
近来的研究发现，随着码长度增加到与turbo码等类似，LDPC码提供接近香农极限的性能。另外，由于LDPC码具有最小距离与码长度成比例地增加的性质，所以它具有如下特性：它具有优良的块差错概率特性。还有益的是，在turbo码等的解码特性中观察到的所谓差错平底现象很少发生。
下面，对上述这种LDPC码进行具体描述。应当注意，LDPC码为线性码，虽然它不一定是二维码，但所给出的以下描述假设它是二维码。
LDPC码最显著的特性在于：定义LDPC码的奇偶校验矩阵为稀疏矩阵。此处，稀疏矩阵是其中值为″1″的那些元素的数量很少的矩阵(几乎所有元素都是0的矩阵)。
图1示出了LDPC码的奇偶校验矩阵H的示例。
在图1的奇偶校验矩阵H中，每列的重量(列重)(″1″的数量)(重)为″3″，并且每行的重量(行重)为″6″。
在通过LDPC码进行编码(LDPC编码)时，例如，基于奇偶校验矩阵H产生生成矩阵G，并且将此生成矩阵G乘以二维信息位以产生码字(LDPC码)。
具体地，进行LDPC编码的编码设备首先计算满足表达式GHT＝0的生成矩阵G以及奇偶校验矩阵H的转置矩阵HT。此处，如果生成矩阵G为K×N矩阵，则编码设备将生成矩阵G乘以K个信息位的位串(向量u)以产生N位的码字c(＝uG)。接收侧通过预定通信路径接收编码设备所产生的码字(LDPC码)。
可以使用由Gallager作为概率解码(Probabilistic Decoding)提出的算法进行对LDPC码的解码，该算法是通过在包括变量节点(也称作消息节点)和校验节点的所谓Tanner图上的置信传播来进行的消息传递算法。在以下描述中，将变量节点和校验节点中的每个适当地简称为节点。
图2图解了对LDPC码进行解码的过程。
应当注意，在以下描述中，将实数值适当地称为接收值uOi，其中，由接收端接收到的LDPC码(一个码字)的第n个码位的值的″0″似然性以对数似然比表示。另外，从校验节点输出的消息用uj表示，并且从变量节点输出的消息用vi表示。
首先，在对LDPC码进行解码时，如图2所示，在步骤S11，接收LDPC码，并且将消息(校验节点消息)uj初始化成″0″，此外将假定整数作为重复过程的计数器的变量k初始化成″0″，之后，处理前进到步骤S12。在步骤S12，基于通过接收LDPC码而得到的接收值uOi进行表达式(1)所表示的数学运算(变量节点数学运算)，以确定消息(变量节点消息)vi。另外，基于消息vi进行表达式(2)所表示的数学运算(校验节点数学运算)，以确定消息uj。
[表达式1]
v i = u oi + Σ j = 1 d v - 1 u j · · · ( 1 )
[表达式2]
tanh ( u j 2 ) = ∏ i = 1 d c - 1 tanh ( v i 2 ) · · · ( 2 )
此处，表达式(1)和表达式(2)中的dv和dc是可以任意选择的参数，并且表示奇偶校验矩阵H的垂直方向(列)和水平方向(行)上″1″的数量。例如，在(3，6)码的情况下，dv＝3并且dc＝6。
应当注意，在表达式(1)的变量节点数学运算和表达式(2)的校验节点数学运算中，因为从消息所要输出自的边缘(连接变量节点和校验节点的线)输入的消息不被作为数学运算的对象，所以数学运算的范围为1至dv-1或者1至dc-1。另外，通过预先产生表达式(3)所表示的函数R(v1，v2)的表以及如表达式(4)所表示的连续地(递归地)使用该表来进行表达式(2)的校验节点数学运算，其中，表达式(3)由关于两个输入v1和v2的一个输出定义。
[表达式3]
x＝2tanh-1{tanh(v1/2)tanh(v2/2)}＝R(v1，v2)    ...(3)
[表达式4]
u j = R ( v 1 , R ( v 2 , R ( v 3 , . . . R ( v d c - 2 , v d c - 1 ) ) ) ) · · · ( 4 )
在步骤S12，变量k进一步递增″1″，并且处理前进到步骤S13。在步骤S13，判断变量k是否高于预定重复解码次数C。如果在步骤S13判定变量k不大于C，则处理返回到步骤S12，之后重复类似的处理。
另一方面，如果在步骤S13判定变量k大于C，则处理前进到步骤S14，在该步骤，确定并输出作为最终要通过进行表达式(5)所表示的数学运算而输出的解码结果的消息vi，从而结束LDPC码的解码过程。
[表达式5]
v i = u oi + Σ j = 1 d v u j · · · ( 5 )
此处，与表达式(1)的变量节点数学运算不同，使用来自所有连接到变量节点的边缘的消息uj，进行表达式(5)的数学运算。
图3图解了(3，6)LDPC码(编码速率：1/2，码长：12)的奇偶校验矩阵H的示例。
在图3的奇偶校验矩阵H中，与图1中类似，列重为3，并且行重为6。
图4示出了图3的奇偶校验矩阵H的Tanner图。
此处，在图4中，校验节点用″+″表示，并且变量节点用″＝″表示。校验节点和变量节点分别对应于奇偶校验矩阵H的行和列。校验节点与变量节点之间的连接为边缘，并且对应于奇偶校验矩阵的元素″1″。
具体地，在奇偶校验矩阵第i列第j行的元素为1的情况下，自上方起第i个变量节点(″＝″的节点)和自上方起第j个校验节点(″+″的节点)通过边缘相连。边缘表示对应于变量节点的码位具有对应于校验节点的限制条件。
在作为用于LDPC码的解码方法的和积算法(Sum Product Algorithm)中，分别进行变量节点数学运算和校验节点数学运算。
图5图解了关于变量节点进行的变量节点数学运算。
关于变量节点，通过表达式(1)的变量节点数学运算确定对应于要计算的边缘的消息vi，其中，表达式(1)的变量节点数学运算使用来自其余连接到变量节点的边缘的消息u1和u2以及接收值uOi。也类似地确定对应于任何其它边缘的消息。
图6图解了在校验节点进行的校验节点数学运算。
此处，可以通过使用表达式a×b＝exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)的关系，将表达式(2)重新写成表达式(6)来进行表达式(2)的校验节点数学运算。应注意，当x≥0时sign(x)为1，而当x＜0时sign(x)为-1。
[表达式6]
u j = 2 tan h - 1 ( ∏ i = 1 d c - 1 tanh ( v i 2 ) )
= 2 tan h - 1 [ exp { Σ i = 1 d c - 1 In ( | tanh ( v i 2 ) | ) } × ∏ i = 1 d c - 1 sign ( tanh ( v i 2 ) ) ]
= 2 tan h - 1 [ exp { - ( Σ i = 1 d c - 1 - In ( tanh ( | v i | 2 ) ) ) } ] × ∏ i = 1 d c - 1 sign ( v i ) · · · ( 6 )
进一步地，如果在x≥0的情况下，函数
Figure BPA00001178514600044
被定义成表达式
Figure BPA00001178514600045
Figure BPA00001178514600046
则由于满足表达式
Figure BPA00001178514600047
所以可以将表达式(6)变换成表达式(7)。
[表达式7]
u j = φ - 1 ( Σ i = 1 d c - 1 φ ( | v i | ) ) × ∏ i = 1 d c - 1 sign ( v i ) · · · ( 7 )
在校验节点，按照表达式(7)进行表达式(2)的校验节点数学运算。
具体地，在校验节点，通过使用来自其余连接到校验节点的边缘的消息v1、v2、v3、v4和v5的表达式(7)的校验节点数学运算确定对应于要计算的边缘的消息uj。也可以按类似方式确定对应于任何其它边缘的消息。
应当注意，也可以将表达式(7)的函数表示成
Figure BPA00001178514600053
Figure BPA00001178514600054
其中，x＞0、
Figure BPA00001178514600055
当在硬件中引入函数
Figure BPA00001178514600056
和
Figure BPA00001178514600057
时，当有时使用LUT(查找表)来引入它们时，这些LUT变成同一LUT。
非专利文件1：DVB-S.2：ETSI EN 302 307 V1.1.2(2006-06)
发明内容
技术问题
虽然已知LDPC码在AWGN(加性高斯白噪声)通信路径中呈现出很高的能力，但近年来变得清楚的是：即使在其它通信路径中，它们的纠错能力比传统卷积码或卷积码以及RS(Reed Solomon)码的连接码更高。
简言之，如果选择在AWGN通信路径中具有良好性能的码，则该码在其它通信路径中常常也比其它码具有更好的性能。
顺带提及，已经有人提出：例如，在将LDPC码应用于地面数字广播的情况下，将DVB-S.2标准中认识的LDPC码以及DVB-T标准中规定的调制系统相结合，并在LDPC编码与调制之间提供用于交织LDPC码的码位的交织器(位交织器)，以改进LDPC码在AWGN通信路径中的性能。
然而，在关于地波假定的通信路径中，有时发生突发差错或擦除。例如，在OFDM(正交频分多路复用)系统中，在D/U(期望的与不期望的之比)为0dB(不期望的＝回波的功率等于期望的＝主路径的功率)的多路环境下，特定符号的功率响应于回波(除主路径之外的路径)的延迟而变成零(擦除)。
另外，在颤动(加入延迟为零并且应用多普勒(Doppler)频率的回波的通信路径)中，其中D/U为0dB，出现了在特定时间点处整个OFDM符号的功率被多普勒频率减小为零的情形。
此外，突发差错有时由从天线到接收设备的引线的位置或者电源的不稳定引起。
常规地，在如上所述发生这样的突发差错或擦除的通信路径中，也在AWGN通信路径中使用高性能的纠错码。
另外，在对LDPC码进行解码时，由于表达式(1)的变量节点数学运算，其中，如图5中所示的对LDPC码的码位(的接收值uOi)的相加进行于奇偶校验矩阵H的列，以及因此对应于LDPC码的码位的变量节点，如果用于变量节点数学运算的码位出现差错，则待确定消息的准确性下降。
因此，由于LDPC码的解码中，在连接到校验节点的变量节点处确定的消息被用来进行校验节点处的表达式(7)的校验节点数学运算，如果校验节点的数量变大，则解码的性能劣化，其中与校验节点相连的多个变量节点(与之对应的LDPC码的码位)同时呈现出差错(包括擦除)。
例如，如果连接到校验节点的两个或更多个变量节点同时经受擦除，则校验节点将如下的消息返回给所有变量节点：值会是0的概率与值会是1的概率彼此相等。在此情况下，对于这些校验节点，相等概率的消息不利于解码处理的一个循环(一组变量节点数学运算和校验节点数学运算)，作为结果，需要增加解码处理的重复次数。因此，解码的性能劣化。另外，对LDPC码进行解码的接收设备的功耗增加。
因此，目前，需要在维持AWGN通信路径中性能的同时改进对突发差错或擦除的容限的技术。
此处，提出了通过如下方式改进LDPC码在AWGN通信路径中的性能：如上所述提供用于在LDPC编码与调制之间交织LDPC码的码位的交织器，并且如果交织器能够进行降低连接到校验节点的变量节点(与之对应的LDPC码的码位)中的多个会呈现出差错的概率的交织，则可以改进解码的性能。
已经考虑到如上所述的这种情况而做出本发明，并且使得可以提高对于LDPC码的码位的差错(诸如突发差错或者擦除)的容限。
技术方案
根据本发明的第一方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置，
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到以预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为19的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为23的位置，
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为24的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第一方面中，将以如下方式写入码位：将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为2的位置；将第3列的所述写入起始位置设置为地址为4的位置；将第4列的所述写入起始位置设置为地址为5的位置；将第5列的所述写入起始位置设置为地址为5的位置；将第6列的所述写入起始位置设置为地址为6的位置；将第7列的所述写入起始位置设置为地址为11的位置；将第8列的所述写入起始位置设置为地址为14的位置；将第9列的所述写入起始位置设置为地址为14的位置；将第10列的所述写入起始位置设置为地址为14的位置；将第11列的所述写入起始位置设置为地址为14的位置；将第12列的所述写入起始位置设置为地址为19的位置；将第13列的所述写入起始位置设置为地址为23的位置；和将第14列的所述写入起始位置设置为地址为24的位置。
根据本发明的第二方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到以预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为21的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为33的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为70的位置，并且
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为72的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第二方面中，将以下述方式写入码位：将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为0的位置；将第3列的所述写入起始位置设置为地址为2的位置；将第4列的所述写入起始位置设置为地址为4的位置；将第5列的所述写入起始位置设置为地址为5的位置；将第6列的所述写入起始位置设置为地址为6的位置；将第7列的所述写入起始位置设置为地址为7的位置；将第8列的所述写入起始位置设置为地址为12的位置；将第9列的所述写入起始位置设置为地址为14的位置；将第10列的所述写入起始位置设置为地址为17的位置；将第11列的所述写入起始位置设置为地址为17的位置；将第12列的所述写入起始位置设置为地址为20的位置；将第13列的所述写入起始位置设置为地址为21的位置；将第14列的所述写入起始位置设置为地址为27的位置；将第15列的所述写入起始位置设置为地址为28的位置；将第16列的所述写入起始位置设置为地址为28的位置；将第17列的所述写入起始位置设置为地址为29的位置；将第18列的所述写入起始位置设置为地址为29的位置；将第19列的所述写入起始位置设置为地址为29的位置；将第20列的所述写入起始位置设置为地址为33的位置；将第21列的所述写入起始位置设置为地址为34的位置；将第22列的所述写入起始位置设置为地址为38的位置；将第23列的所述写入起始位置设置为地址为52的位置；将第24列的所述写入起始位置设置为地址为65的位置；将第25列的所述写入起始位置设置为地址为66的位置；将第26列的所述写入起始位置设置为地址为66的位置；将第27列的所述写入起始位置设置为地址为70的位置；和将第28列的所述写入起始位置设置为地址为72的位置。
根据本发明的第三方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到以预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述14个列中的第6列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为30的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为33的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第三方面中，将以下述方式写入码位：将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为0的位置；将第3列的所述写入起始位置设置为地址为1的位置；将第4列的所述写入起始位置设置为地址为5的位置；将第5列的所述写入起始位置设置为地址为7的位置；将第6列的所述写入起始位置设置为地址为8的位置；将第7列的所述写入起始位置设置为地址为10的位置；将第8列的所述写入起始位置设置为地址为16的位置；将第9列的所述写入起始位置设置为地址为16的位置；将第10列的所述写入起始位置设置为地址为25的位置；将第11列的所述写入起始位置设置为地址为30的位置；将第12列的所述写入起始位置设置为地址为32的位置；将第13列的所述写入起始位置设置为地址为32的位置；和将第14列的所述写入起始位置设置为地址为33的位置。
根据本发明的第四方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到以预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为62的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为74的位置，并且
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为76的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第四方面中，将以下述方式写入码位：将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为0的位置；将第3列的所述写入起始位置设置为地址为0的位置；将第4列的所述写入起始位置设置为地址为0的位置；将第5列的所述写入起始位置设置为地址为1的位置；将第6列的所述写入起始位置设置为地址为1的位置；将第7列的所述写入起始位置设置为地址为1的位置；将第8列的所述写入起始位置设置为地址为5的位置；将第9列的所述写入起始位置设置为地址为5的位置；将第10列的所述写入起始位置设置为地址为9的位置；将第11列的所述写入起始位置设置为地址为12的位置；将第12列的所述写入起始位置设置为地址为17的位置；将第13列的所述写入起始位置设置为地址为17的位置；将第14列的所述写入起始位置设置为地址为17的位置；将第15列的所述写入起始位置设置为地址为34的位置；将第16列的所述写入起始位置设置为地址为38的位置；将第17列的所述写入起始位置设置为地址为40的位置；将第18列的所述写入起始位置设置为地址为40的位置；将第19列的所述写入起始位置设置为地址为50的位置；将第20列的所述写入起始位置设置为地址为51的位置；将第21列的所述写入起始位置设置为地址为51的位置；将第22列的所述写入起始位置设置为地址为51的位置；将第23列的所述写入起始位置设置为地址为52的位置；将第24列的所述写入起始位置设置为地址为62的位置；将第25列的所述写入起始位置设置为地址为65的位置；将第26列的所述写入起始位置设置为地址为65的位置；将第27列的所述写入起始位置设置为地址为74的位置；和将第28列的所述写入起始位置设置为地址为76的位置。
根据本发明的第五方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16个位，而整数b是1；
所述LDPC码的16个码位被映射到以预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为32的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第五方面中，将以下述方式写入码位：将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为2的位置；将第3列的所述写入起始位置设置为地址为2的位置；将第4列的所述写入起始位置设置为地址为2的位置；将第5列的所述写入起始位置设置为地址为2的位置；将第6列的所述写入起始位置设置为地址为3的位置；将第7列的所述写入起始位置设置为地址为7的位置；将第8列的所述写入起始位置设置为地址为15的位置；将第9列的所述写入起始位置设置为地址为16的位置；将第10列的所述写入起始位置设置为地址为20的位置；将第11列的所述写入起始位置设置为地址为22的位置；将第12列的所述写入起始位置设置为地址为22的位置；将第13列的所述写入起始位置设置为地址为27的位置；将第14列的所述写入起始位置设置为地址为27的位置；将第15列的所述写入起始位置设置为地址为28的位置；和将第16列的所述写入起始位置设置为地址为32的位置。
根据本发明的第六方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16个位，而整数b是2；
所述LDPC码的16个码位被映射到以预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为31的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为47的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为54的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为55的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为58的位置，
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为58的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第六方面中，将以下述方式写入码位：将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为2的位置；将第3列的所述写入起始位置设置为地址为6的位置；将第4列的所述写入起始位置设置为地址为7的位置；将第5列的所述写入起始位置设置为地址为7的位置；将第6列的所述写入起始位置设置为地址为7的位置；将第7列的所述写入起始位置设置为地址为10的位置；将第8列的所述写入起始位置设置为地址为11的位置；将第9列的所述写入起始位置设置为地址为11的位置；将第10列的所述写入起始位置设置为地址为14的位置；将第11列的所述写入起始位置设置为地址为14的位置；将第12列的所述写入起始位置设置为地址为15的位置；将第13列的所述写入起始位置设置为地址为15的位置；将第14列的所述写入起始位置设置为地址为16的位置；将第15列的所述写入起始位置设置为地址为25的位置；将第16列的所述写入起始位置设置为地址为25的位置；将第17列的所述写入起始位置设置为地址为25的位置；将第18列的所述写入起始位置设置为地址为25的位置；将第19列的所述写入起始位置设置为地址为25的位置；将第20列的所述写入起始位置设置为地址为31的位置；将第21列的所述写入起始位置设置为地址为32的位置；将第22列的所述写入起始位置设置为地址为32的位置；将第23列的所述写入起始位置设置为地址为47的位置；将第24列的所述写入起始位置设置为地址为48的位置；将第25列的所述写入起始位置设置为地址为50的位置；将第26列的所述写入起始位置设置为地址为50的位置；将第27列的所述写入起始位置设置为地址为54的位置；将第28列的所述写入起始位置设置为地址为55的位置；将第29列的所述写入起始位置设置为地址为57的位置；将第30列的所述写入起始位置设置为地址为57的位置；将第31列的所述写入起始位置设置为地址为58的位置；和将第32列的所述写入起始位置设置为地址为58的位置。
根据本发明的第七方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16个位，而整数b是1；
所述LDPC码的16个码位被映射到以预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为17的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第七方面中，将以下述方式写入码位：将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为1的位置；将第3列的所述写入起始位置设置为地址为1的位置；将第4列的所述写入起始位置设置为地址为2的位置；将第5列的所述写入起始位置设置为地址为2的位置；将第6列的所述写入起始位置设置为地址为3的位置；将第7列的所述写入起始位置设置为地址为6的位置；将第8列的所述写入起始位置设置为地址为8的位置；将第9列的所述写入起始位置设置为地址为12的位置；将第10列的所述写入起始位置设置为地址为12的位置；将第11列的所述写入起始位置设置为地址为12的位置；将第12列的所述写入起始位置设置为地址为12的位置；将第13列的所述写入起始位置设置为地址为17的位置；将第14列的所述写入起始位置设置为地址为17的位置；将第15列的所述写入起始位置设置为地址为17的位置；和将第16列的所述写入起始位置设置为地址为17的位置。
根据本发明的第八方面，提供一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置，
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16个位，而整数b是2；
所述LDPC码的16个码位被映射到以预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为56的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为58的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为64的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为70的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为76的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为84的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为86的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为91的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为92的位置，
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为94的位置，
和所述数据处理设备的数据处理方法以及制造计算机的程序充当数据处理设备。
在本发明的第八方面中，将以下述方式写入码位：将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置；将第2列的所述写入起始位置设置为地址为0的位置；将第3列的所述写入起始位置设置为地址为2的位置；将第4列的所述写入起始位置设置为地址为3的位置；将第5列的所述写入起始位置设置为地址为3的位置；将第6列的所述写入起始位置设置为地址为6的位置；将第7列的所述写入起始位置设置为地址为6的位置；将第8列的所述写入起始位置设置为地址为9的位置；将第9列的所述写入起始位置设置为地址为12的位置；将第10列的所述写入起始位置设置为地址为17的位置；将第11列的所述写入起始位置设置为地址为17的位置；将第12列的所述写入起始位置设置为地址为17的位置；将第13列的所述写入起始位置设置为地址为22的位置；将第14列的所述写入起始位置设置为地址为28的位置；将第15列的所述写入起始位置设置为地址为28的位置；将第16列的所述写入起始位置设置为地址为28的位置；将第17列的所述写入起始位置设置为地址为38的位置；将第18列的所述写入起始位置设置为地址为40的位置；将第19列的所述写入起始位置设置为地址为40的位置；将第20列的所述写入起始位置设置为地址为48的位置；将第21列的所述写入起始位置设置为地址为56的位置；将第22列的所述写入起始位置设置为地址为58的位置；将第23列的所述写入起始位置设置为地址为64的位置；将第24列的所述写入起始位置设置为地址为67的位置；将第25列的所述写入起始位置设置为地址为67的位置；将第26列的所述写入起始位置设置为地址为70的位置；将第27列的所述写入起始位置设置为地址为76的位置；将第28列的所述写入起始位置设置为地址为84的位置；将第29列的所述写入起始位置设置为地址为86的位置；将第30列的所述写入起始位置设置为地址为91的位置；将第31列的所述写入起始位置设置为地址为92的位置；和将第32列的所述写入起始位置设置为地址为94的位置。
应当注意，该数据处理设备可以是独立的设备，或者可以是构成一个设备的内部块。
另外，该程序可以通过传输介质传输提供，或者通过记录在记录媒体上提供。
有益效果
根据本发明的第一到第八方面，能够改善LDPC码的码位对差错的容限。
附图说明
图1是图解LDPC码的奇偶校验矩阵H的视图。
图2是图解LDPC码的解码过程的流程图。
图3是图解LDPC码的奇偶差错矩阵的示例的视图。
图4是示出奇偶校验矩阵的Tanner图的视图。
图5是示出变量节点的视图。
图6是示出校验节点的视图。
图7是示出应用本发明的传输系统的实施例的配置的示例的视图。
图8是示出发送设备11的配置的示例的框图。
图9是图解奇偶校验矩阵的视图。
图10是图解奇偶矩阵的视图。
图11是图解LDPC码的奇偶校验矩阵以及DVB-S.2标准中规定的列重的视图。
图12是图解16QAM的信号点布置的视图。
图13是图解64QAM的信号点布置的视图。
图14是图解64QAM的信号点布置的视图。
图15是图解64QAM的信号点布置的视图。
图16是图解解复用器25的处理的视图。
图17是图解解复用器25的处理的视图。
图18是示出关于LDPC码的解码的Tanner图的视图。
图19是示出具有阶梯结构的奇偶矩阵HT以及对应于该奇偶矩阵HT的Tanner图的视图。
图20是示出对应于奇偶交织后的LDPC码的奇偶校验矩阵H的奇偶矩阵HT的视图。
图21是图解转换奇偶校验矩阵的视图。
图22是图解列扭曲交织器24的处理的视图。
图23是图解列扭曲交织所需的存储器31的列数以及写入起始位置的地址的视图。
图24是图解列扭曲交织所需的存储器31的列数以及写入起始位置的地址的视图。
图25是图解发送过程的流程图。
图26是示出模拟中采用的通信路径的模型的视图。
图27是图解通过模拟得到的差错率与颤动的多普勒频率fd之间的关系的视图。
图28是图解通过模拟得到的差错率与颤动的多普勒频率fd之间的关系的视图。
图29是示出接收设备12的配置的示例的框图。
图30是图解接收过程的流程图。
图31是图解LDPC码的奇偶校验矩阵的示例的视图。
图32是图解通过对奇偶校验矩阵应用行替换和列替换而得到的矩阵(转换奇偶校验矩阵)的视图。
图33是图解被分成以5×5位为单元的转换奇偶校验矩阵的视图。
图34是示出针对P个节点统一进行节点数学运算的解码设备的配置示例的框图。
图35是示出LDPC解码部分56的配置示例的框图。
图36是图解采用16kQAM和64kQAM作为调制方法的列扭曲交织的视图。
图37是图解N/(mb)不能被整除的情况下列扭曲交织的细节的视图。
图38是图解出现未使用区域的情况下未使用区域的位数(无效数据的位数)的示例的视图。
图39是图解通过模拟得到的差错率的视图。
图40是示出应用本发明的计算机的实施例的配置示例的框图。
图41是图解编码速率为2/3并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图42是图解编码速率为2/3并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图43是图解编码速率为2/3并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图44是图解编码速率为2/3并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图45是图解编码速率为3/4并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图46是图解编码速率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图47是图解编码速率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图48是图解编码速率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图49是图解编码速率为3/4并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图50是图解编码速率为4/5并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图51是图解编码速率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图52是图解编码速率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图53是图解编码速率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图54是图解编码速率为4/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图55是图解编码速率为5/6并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图56是图解编码速率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图57是图解编码速率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图58是图解编码速率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图59是图解编码速率为5/6并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图60是图解编码速率为8/9并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图61是图解编码速率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图62是图解编码速率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图63是图解编码速率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图64是图解编码速率为8/9并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图65是图解编码速率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图66是图解编码速率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图67是图解编码速率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图68是图解编码速率为9/10并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图69是图解编码速率为1/4并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图70是图解编码速率为1/4并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图71是图解编码速率为1/3并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图72是图解编码速率为1/3并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图73是图解编码速率为2/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图74是图解编码速率为2/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图75是图解编码速率为1/2并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图76是图解编码速率为1/2并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图77是图解编码速率为1/2并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图78是图解编码速率为3/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图79是图解编码速率为3/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图80是图解编码速率为3/5并且码长为64,800的奇偶校验矩阵初始值表的示例的视图。
图81是图解编码速率为1/4并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图82是图解编码速率为1/3并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图83是图解编码速率为2/5并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图84是图解编码速率为1/2并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图85是图解编码速率为3/5并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图86是图解编码速率为3/5并且码长为16,200的奇偶校验矩阵初始值表的示例的视图。
图87是图解根据奇偶校验矩阵初始表确定奇偶校验矩阵H的方法的视图。
图88是图解码位替换的示例的视图。
图89是图解码位替换的另一示例的视图。
图90是图解码位替换的又一示例的视图。
图91是图解码位替换的再一示例的视图。
图92是图解BER的模拟结果的视图。
图93是图解BER的另一模拟结果的视图。
图94是图解BER的又一模拟结果的视图。
图95是图解BER的再一模拟结果的视图。
图96是图解码位替换的示例的视图。
图97是图解码位替换的另一示例的视图。
图98是图解码位替换的又一示例的视图。
图99是图解码位替换的再一示例的视图。
图100是图解码位替换的再一示例的视图。
图101是图解码位替换的再一示例的视图。
图102是图解码位替换的再一示例的视图。
图103是图解码位替换的再一示例的视图。
图104是图解码位替换的再一示例的视图。
图105是图解码位替换的再一示例的视图。
图106是图解码位替换的再一示例的视图。
图107是图解码位替换的再一示例的视图。
图108是图解组成解交织器53的复用器54的处理的视图。
图109是图解列扭曲解交织器55的处理的视图。
图110是示出接收设备12的配置的另一示例的框图。
图111是示出能够应用于接收设备12的接收系统的配置第一示例的框图。
图112是示出能够应用于接收设备12的接收系统的配置第二示例的框图。
图113是示出能够应用于接收设备12的接收系统的配置第三示例的框图。
附图标记说明
11发送设备，12接收设备，21LDPC编码部分，22位交织器，23奇偶交织器，24列扭曲交织器，25解复用器，26映射部分，27正交调制部分，31存储器，32替换部分，51正交解调部分，52解映射部分，53解交织器，54复用器，55列扭曲解交织器，56LDPC解码部分，300边缘数据存储存储器，301选择器，302校验节点计算部分，303循环移位电路，304边缘数据存储存储器，305选择器，306接收数据存储器，307变量节点计算部分，308循环移位电路，309解码字计算部分，310接收数据重新布置部分，311解码数据重新布置部分，401总线，402CPU，403ROM，404RAM，405硬盘，406输出部分，407输入部分，408通信部分，409驱动器，410输入/输出接口，411可移动记录介质，1001反向替换部分，1002存储器，1011奇偶解交织器，1021LDPC解码部分，1101获取部分，1101传输线路解码处理部分，1103信息源解码处理部分，1111输出部分，1121记录部分
具体实施方式
图7示出应用本发明的传输系统的实施例的配置示例(术语系统是指多个设备的逻辑组合，无论各组件设备是否包括在同一外壳内)。
参照图7，传输系统包括发送设备11和接收设备12。
发送设备11例如是进行电视广播节目的发送并将作为发送对象的对象数据(如，作为电视广播节目的图像数据、声音数据等)编码为LDPC码并例如通过诸如卫星信道、地波或CATV(有线电视)网络的通信路径13发送所产生的数据的设备。
接收设备12例如是用于接收电视广播节目的调谐器、电视接收机、记录器或STB(机顶盒)或者用于接收IPTV(互联网协议电视)的设备，并从发送设备11接收向接收设备12发送的LDPC码，将该LDPC码解码为目标数据并输出该目标数据。
图8示出图7的发送设备11的配置示例。
参照图8，发送设备11包括LDPC编码部分21、位交织器22、映射部分26和正交调制部分27。
向LDPC编码部分21提供对象数据。
LDPC编码部分21按照奇偶校验矩阵(其中，作为对应于LDPC码的奇偶位的部分的奇偶矩阵具有阶梯结构)对向其提供的对象数据进行LDPC编码并输出LDPC码，该LDPC码中对象数据为信息位。
具体地，LDPC编码部分21进行将对象数据编码成例如DVB-S.2标准中规定的LDPC码的LDPC编码，并输出作为LDPC编码的结果得到的LDPC码。
此处，DVB-S.2标准中规定的LDPC码为IRA(不规则重复累积)码，并且LDPC码的奇偶校验矩阵中的奇偶矩阵具有阶梯结构。在下文中描述奇偶矩阵和阶梯结构。另外，例如在“Irregular Repeat-Accumulate Codes”(H.Jin.、A.Khandekar、以及R.J.McEliece，Proceedings of 2nd International Symposium on Turbo codes and Related Topics，第1至8页，2000年9月)中描述了IRA码。
将从LDPC编码部分21输出的LDPC码提供给位交织器22。
位交织器22是用于交织数据的数据处理设备，并且包括奇偶交织器23、列扭曲交织器24和解复用器(DEMUX)25。
奇偶交织器23进行如下奇偶交织：将来自LDPC编码部分21的LDPC码的奇偶位交织到其它奇偶位的位置，并将奇偶交织后的LDPC码提供给列扭曲交织器24。
列扭曲交织器24对来自奇偶交织器23的LDPC码进行列扭曲交织并将列扭曲交织后的LDPC码提供给解复用器25。
具体地，在下文中所述的映射部分26将LDPC码的两个或更多个码位映射到正交调制的一个符号之后发送LDPC码。
列扭曲交织器24例如进行如下文中所述的这样的列扭曲交织作为重新布置来自奇偶交织器23的LDPC码的码位的重新布置过程，使得LDPC编码部分21中使用的奇偶校验矩阵的任意一行中所包括的对应于值1的LDPC码的多个码位不包括在一个符号中。
解复用器25进行如下这种替换过程：替换来自列扭曲交织器24的LDPC码的两个或更多个码位(其要作为符号)的位置，以得到对AWGN的容限得以增强的LDPC码。然后，解复用器25将通过替换过程得到的LDPC码的两个或更多个码位作为符号提供给映射部分26。
映射部分26将来自解复用器25的符号映射到正交调制部分27所进行正交调制(多值调制)的调制方法所确定的信号点。
具体地，映射部分26在I轴(代表与载波同相的I分量)和Q轴(代表与载波正交的Q分量)定义的IQ平面(IQ星座)上将来自解复用器25的LDPC码映射到由调制系统确定的信号点。
此处，作为正交调制部分27所进行正交调制的调制方法，调制方法包括：例如DVB-T标准中定义的调制方法，即，例如，可用QPSK(正交相移键控)、16QAM(正交振幅调制)、64QAM、256QAM、1024QAM、4096QAM等。例如，按照操作员对发送设备11的操作，预先设置正交调制部分27所要进行的正交调制应当使用的是什么调制方法。应当注意，正交调制部分27能够进行某些其它的正交调制，如，例如PAM(脉冲振幅调制)或APSK(振幅移相键控)。
将映射部分26映射到信号点的符号提供给正交调制部分27。
正交调制部分27按照来自映射部分26的信号点(映射到该信号点的符号)对载波进行正交调制并发送通过正交调制得到的调制信号。
现在，图9图解了图8的LDPC编码部分21进行的LDPC编码中使用的奇偶校验矩阵H。
奇偶校验矩阵H具有LDGM(低密度生成矩阵)结构，并且，根据对应于信息位的部分的信息矩阵HA以及对应于LDPC码的码位中的奇偶位的奇偶矩阵HT，能够用表达式H＝[HA|HT]表示奇偶校验矩阵H(这样的矩阵：其中，信息矩阵HA的元素为左侧的元素，奇偶矩阵HT的元素为右侧的元素)。
此处，将一个LDPC码(一个码字)的码位中的信息位的位数和奇偶位的位数称为信息长度K和奇偶长度M，并且将一个LDPC码的码位的位数称为码长N(＝K+M)。
关于某个码长为N的LDPC码的信息长度K和奇偶长度M取决于编码速率。同时，奇偶校验矩阵H是行×列为M×N的矩阵。因此，信息矩阵HA为M×K的矩阵，奇偶矩阵HT为M×M的矩阵。
图10图解DVB-S.2标准中规定的LDPC码的奇偶校验矩阵H的奇偶矩阵HT。
DVB-S.2标准中规定的LDPC码的奇偶校验矩阵H的奇偶矩阵HT具有阶梯结构，其中，值为1的元素如图10中所示布置得如同阶梯。奇偶矩阵HT的行重对于第一行为1而对于其余所有行为2。同时，列重对于最后一列为1而对于其余所有列为2。
如上所述，使用奇偶校验矩阵H能够容易地产生其中奇偶矩阵HT具有阶梯结构的奇偶校验矩阵H的LDPC码。
具体地，LDPC码(一个码字)由行向量c表示，通过转置该行向量而得到的列向量由cT表示。另外，行向量c(其为LDPC码)内的信息位的部分由行向量A表示而奇偶位的部分由行向量T表示。
此处，在此情况下，能够根据作为信息位的行向量A以及作为奇偶位的行向量T用表达式c＝[A|T]表示行向量c(如下这种行向量：其中，行向量A的元素为左侧的元素，行向量T的元素为右侧的元素)。
奇偶校验矩阵H以及作为LDPC码的行向量c＝[A|T]需要满足表达式HcT＝0，并且在奇偶校验矩阵H＝[HA|HT]的奇偶矩阵HT具有如图10所示的这种阶梯结构的情况下，可以通过如下方式相继确定形成满足表达式HcT＝0的行向量c＝[A|T]的作为奇偶位的行向量T：以表达式HcT＝0中的列向量HcT的第一行中的元素开始，依次将这些行中的元素设置为0。
图11图解了LDPC码的奇偶校验矩阵H以及DVB-S.2标准中定义的列重。
应注意，DVB-S.2和DVB-T.2采用相同的LDPC码。
图11的A图解了DVB-S.2标准中定义的LDPC码的奇偶校验矩阵H。
对于从奇偶校验矩阵H第一列起的KX列，列重为X；对于接下来的K3列，列重为3；对于接下来的M-1行，列重为2；对于最后一列，列重为1。
此处，KX+K3+M-1+1等于码长N。
在DVB-S.2标准中，以如图11的B中所示的这种方式规定列数KX、K3和M(奇偶长度)以及列重X。
具体地，图11的B图解了关于DVB-S.2标准中规定的LDPC码的不同编码速率的列数KX、K3和M以及列重X。
在DVB-S.2标准中，规定了码长N为64,800位和16,200位的LDPC码。
并且如图11的B中所示，对于码长N为64,800位的LDPC码，规定了11种编码速率(标称速率)1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10，对于码长N为16,200位的LDPC码，规定了10种编码速率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9。
关于LDPC码，已知对应于具有较高列重的奇偶校验矩阵H的列的码位呈现出较低的差错率。
DVB-S.2标准中规定的并且在图11中图解的奇偶校验矩阵H具有距头侧(左侧)越近的列具有的权重越高的趋势。因此，对应于奇偶校验矩阵H的LDPC码具有如下趋势：距头越近的码位对差错的容限越高(具有较高的对差错的容限)，距尾部越近的码位对差错的容限越低。
图12图解了在图8的正交调制部分27进行16QAM的情况下IQ平面上16个符号(对应的信号点)的布置。
具体地，图12的A图解了16QAM的符号。
在16QAM中，一个符号表示4个位，并且存在16(＝24)个符号。因此，将16个符号放置成使得它们以IQ平面的原点为中心在I方向×Q方向上形成4×4个符号的方形。
现在，如果将16QAM的一个符号所表示的4个位以从最高有效位起的次序表示成y0、y1、y2和y3，则在调制系统为16QAM的情况下，映射部分26将LDPC码的4个码位映射到与4个位相一致的4个位y0至y3的符号(所对应的信号点)(图8)。
图12的B图解了对于16QAM的符号所表示的4个位y0至y3的位边界。
此处，关于位yi(在图12中，i＝0、1、2、3)的位边界是指位yi为0的符号与另一个位yi为1的符号之间的边界。
如图12的B中所示，对于16QAM的符号所表示的4个位y0至y3之中的最高有效位y0，只有IQ平面上Q轴的一处作为位边界，并且对于第二位y1(自最高有效位起第二个)，只有IQ平面上I轴的一处作为位边界。
另外，对于第三位y3，从4×4符号(所对应的信号点)的左边起第一列与第二列之间以及第三列与第四列之间的两处中的每个作为边界。
此外，对于第四位y3，4×4符号的第一行与第二行之间以及第三行与第四行之间的两处中的每个作为边界。
符号所表示的位y1随着远离位边界的符号数量增加而较不可能变得有差错，但随着位于距位边界较近的符号数量增加而较有可能变得有差错。
如果将较不可能变得有差错(有容错度)的位称为“强位”而将较有可能变得有差错(容错度较小)的位称为“弱位”，则对于16QAM的符号所表示的4个位y0至y3，最高有效位y0和第二位y1为强位，而第三位y2和第四位y3为弱位。
图13至图15图解了由图8的正交调制部分27进行64QAM的情况下IQ平面上64个符号(对应的信号点)的布置。
在64QAM中，一个符号表示6个位，存在64(＝26)个符号。因此，将64个符号布置成使得它们以IQ平面的原点为中心在I方向×Q方向上形成8×8个符号的方形。
现在，如果假设将64QAM的一个符号所表示的6个位以自最高有效位起的次序表示成y0、y1、y2、y3、y4、和y5，则在调制系统为64QAM的情况下，将LDPC码的6个码位映射到与6个位相一致的6个位y0至y5的符号。
此处，图13指示出了对于64QAM符号的6个位y0至y5之中的最高有效位y0和第二位y1的位边界；图14指示出了对于第三位y2和第四位y3的位边界；图15指示出了对于第五位y4和第六位y5的位边界。
如图13中所示，对于最高有效位y0和第二位y1的位边界数量为一。同时，如图14中所示，对于第三位y2和第四位y3的位边界数量为二，并且如图15中所示，对于第五位y4和第六位y5的位边界数量为四。
相应地，在64QAM符号表示的6个位y0至y5之中，最高有效位y0和第二位y1为最强位，第三位y2和第四位y3为次强位。因此，第五位y4和第六位y5为最弱位。
根据图12以及进一步根据图13至图15，可以看出，对于正交调制符号的位，存在如下这种趋势：次序高的位为强位，次序低的位为弱位。
此处，如上文中参照图11所述，从LDPC编码部分21(图8)输出的LDPC码包括有容错度的码位以及容错度较低的码位。
同时，如上文中参照图12至图15所述，正交调制部分27所进行正交调制的符号的位包括强位和弱位。
因此，如果进行将容错度低的LDPC码的码位分配给正交调制符号的弱位的映射，则容错度整体下降。
因此，提出了如下这种交织器：其交织LDPC码的码位，使得进行将容错度低的LDPC码的码位分配给正交调制符号的强位的映射。
图8的解复用器25进行交织器的处理。
图16是图解图8的解复用器25的处理的视图。
具体地，图16的A示出解复用器25的功能配置的示例。
解复用器25包括存储器31和替换部分32。
向存储器31提供LDPC码。
存储器31具有用于在行(水平)方向上存储mb位并且在列(竖直)方向上存储N/(mb)位的存储容量。存储器31将提供给它的LDPC码的码位写入列方向上并读出行方向上的码位，并且随后将读出的码位提供给替换部分32。
此处，m表示要映射到一个符号的LDPC码的码位的位数，b为预定的正整数并且是这样的倍数：要用来将m乘以该整数。复用器25将LDPC码的码位转换(符号化)为上述符号，并且倍数b表示在某种程度上由复用器25通过单次符号化得到的符号的数量(在存储器31的行方向上通过一个读取周期读取的码位所得到的符号的数量)。同时，N(＝信息长度K+奇偶长度M)表示如上文所述的LDPC码的码长。
图16的A示出了调制系统为64QAM的情况下的解复用器25的配置的示例，因此，要映射到一个符号的LDPC码的码位的位数m为6位。
另外，在图16的A中，倍数b为1，因此，存储器31具有在列方向×行方向上为N/(6×1)×(6×1)位的存储容量。
此处，将存储器31的在列方向上延伸并且在行方向上包括一个位的存储区域适当地称为列。在图16的A中，存储器31包括6(＝6×1)个列。
解复用器25以左侧的列开始向右侧的列、从形成存储器31的列(在列方向上)的上方向下进行LDPC码的码位的写入。
随后，如果对一个码长的码位的写入以最右边的列中的最下方的位结束(这里，假设N能够被mb整除)，则以形成存储器31的所有列的第一行开始、在行方向上以6位(mb位)为单元读出码位并将其提供给替换部分32。
替换部分32进行替换来自存储器31的6位码位的位置的替换过程，并以代表64QAM一个符号的6个位y0、y1、y2、y3、y4和y5的形式将由替换得到的6个位输出。
具体地，如果将从存储器31在行方向上读出的6个码位按从最高有效位开始的次序表示成b0、b1、b2、b3、b4和b5，则根据上文中参照图11所述的列重的关系，被置于位b0方向上的码位是容错度高的码位而位b5方向上的码位是容错度低的码位。
替换部分32进行替换来自存储器31的6个码位b0至b5的位置的替换过程，使得可以将来自存储器31的6个码位b0至b5之中容错度低的码位分配给代表64QAM的一个符号的6个位y0至y5中容错度高的位。
此处，对于用于替换来自存储器31的6个码位b0至b5以分配给代表64QAM一个符号的6个位y0至y5的替换方法，提出了各种系统。
图16的B图解了第一替换方法；图16的C图解了第二替换方法；图16的D图解了第三替换方法。
在图16的B至图16的D中(类似地，也在下文中所述的图17中)，将位bi和yj互连的线段是指码位bi被分配给符号的位yj(替换到位yj的位置)。
作为第一替换方法，提出了采用图16的B中示出的三种中的一种，作为第二替换方法，提出了采用图16的C中示出的两种中的一种。
作为第三替换方法，提出了图16的D中示出的按次序选择和使用六种。
图17图解了在调制方法为64QAM(相应地，与图16中类似，映射到一个符号的LDPC码的码位的位数量m为6)并且倍数b为2的情形中解复用器25的配置的示例，以及第四替换方法。
在倍数b为2情况下，存储器31具有在列方向×行方向上为N/(6×2)×(6×2)位的存储容量，并且包括12(＝6×2)个列。
图17的A图解了将LDPC码写入存储器31的次序。
如上文中参照图16所述，解复用器25以左侧的列开始向右侧的列、从形成存储器31的列(在列方向上)的上方以向下的方向对LDPC码的码位进行写入。
随后，如果对码位的写入以最右边的列中最下方的位结束，则以形成存储器31的所有列的第一行开始、在行的方向上以12位(mb位)为单元读取出码位并将其提供给替换部分32。
替换部分32进行按照第四替换方法替换来自存储器31的12位码位的位置的替换过程，并将通过替换得到的12位作为代表64QAM两个符号(b个符号)的12个位，具体地，作为代表64QAM一个符号的6个位y0、y1、y2、y3、y4和y5以及代表下一个符号的6个位y0、y1、y2、y3、y4和y5(y6、y7、y8、y9、y10和y11)输出。
此处，图17的B图解了图17的A的替换部分32所进行替换过程的第四替换方法。
应当注意，最佳替换方法(即，在AWGN通信路径中提供最优差错率的替换方法)根据LDPC码的编码速率等而不同。
现在，参照图18至图20对图8的奇偶交织器23进行的奇偶交织进行描述。
图18示出了LDPC码的奇偶校验矩阵的Tanner图(的部分)。
如果连接到校验节点的多个变量节点(对应的码位)(如，两个变量节点)如图18中所示同时遭受到差错(如，擦除)，则校验节点将如下相等概率消息返回给所有连接到该校验节点的变量节点：其表示值会是0的概率与值会是1的概率彼此相等。因此，如果连接到同一校验节点的多个变量节点同时被置于擦除状态等，则解码的性能劣化。
顺带提及，DVB-S.2标准中规定的以及从图8的LDPC编码部分21输出的LDPC码为IRA码，奇偶校验矩阵H的奇偶矩阵HT具有如图10中所示的阶梯结构。
图19图解了具有阶梯结构的奇偶矩阵HT以及对应于奇偶矩阵HT的Tanner图。
具体地，图19的A图解了具有阶梯结构的奇偶矩阵HT，图19的B示出了图19的A的奇偶矩阵HT所对应的Tanner图。
在奇偶矩阵HT具有阶梯结构的情况下，在奇偶矩阵HT的Tanner图中，将LDPC码的如下变量节点连接到同一校验节点：其对应于奇偶矩阵HT具有值1的元素的列。
如果因突发差错、擦除等使得上述相邻变量节点(奇偶位)被置于差错状态，则由于连接到相邻变量节点的校验节点将表示值会是0的概率与值是1的概率会彼此相等的相等概率消息返回给连接到该校验节点的变量节点，所以解码的性能劣化。因此，在突发长度(因突发而使其成为差错的位的数量)大的情况下，解码的性能进一步劣化。
因此，为了防止上述解码的性能恶化，奇偶交织器23(图8)进行如下交织：将来自LDPC编码部分21的LDPC码的奇偶位交织到其它奇偶位的位置。
图20图解了图8的奇偶交织器23进行奇偶交织之后的LDPC码所对应的奇偶校验矩阵H的奇偶矩阵HT。
此处，从LDPC编码部分21输出以及DVB-S.2标准中规定的LDPC码所对应的奇偶校验矩阵H的信息矩阵HA具有循环结构。
循环结构是指某个列以循环操作状态与另一列相一致的结构，并且包括例如如下这种结构：其中，对于每P个列，P个列的行中值1的位置与P个列中第一列在列方向上循环地移位某一值的位置相一致，该值与通过划分奇偶长度M得到的值q成比例地增加。以下，将循环结构的P个列的数量在下文中适当地称为循环结构的单位列数。
作为从LDPC编码部分21输出以及DVB-S.2标准中规定的LDPC码，如上文中参照图11所述，有两种LDPC码可用，包括那些码长N为64,800位和16,200位的LDPC码。
现在，如果在码长N为64,800位和16,200位的两种不同的LDPC码中关注于码长N为64,800位的LDPC码，则如上文中参照图11所述有11种不同的编码速率可用作码长N为64,800位的LDPC码的编码速率。
对于码长N为64,800位并且具有11种不同编码速率的LDPC码，在DVB-S.2标准中规定：将循环结构的列数P规定为360，其为奇偶长度M除1和M以外的除数中的一个。
另外，对于码长N为64,800位并且具有11种不同编码速率的LDPC码，奇偶长度M的值不为素数并且使用值q(根据编码速率而不同)用表达式M＝q×P＝q×360表示。因此，值q也与循环结构的列数P类似地为奇偶长度M的除1和M以外的除数中的一个，并且通过将奇偶长度M除以循环结构的列数P得到(奇偶长度M的除数P和q的乘积为奇偶长度M)。
在将信息长度用K表示并且将高于0但低于P的整数用x表示而将高于0但低于q的整数用y表示的情况下，奇偶交织器23以奇偶交织的形式将奇偶位(来自LDPC编码部分21的LDPC码中第K+1个至第K+M个(K+M＝N)位)之中第K+qx+y+1个码位交织到第K+Py+x+1个码位的位置。
根据这种奇偶交织，由于连接到同一校验节点的变量节点(对应的奇偶位)通过循环结构的列数P所对应的距离(此处，通过360位)隔开，所以在突发长度小于360位的情况下，可以防止致使连接到同一校验节点的变量节点同时有差错的情形。作为结果，能够改进对突发差错的容限。
应当注意，奇偶交织(第K+qx+y+1个码位交织到第K+Py+x+1个码位的位置)后的LDPC码与通过如下这种列替换得到的奇偶校验矩阵(在下文中也称为转换奇偶校验矩阵)的LDPC码相一致：将原始奇偶校验矩阵H的第K+qx+y+1列替换到第K+Py+x+1列。
另外，在转换奇偶校验矩阵的奇偶矩阵中，如图20中所示，出现单位为P个列(在图20中，360个列)的伪循环结构。
此处，伪循环结构是指如下这种结构：除了其部分以外存在具有循环结构的部分。在通过将奇偶交织所对应的列替换应用于DVB-S.2标准规定的LDPC码的奇偶校验矩阵而得到的转换奇偶校验列中，360行×360列(下文中所述的移位矩阵)的右角部分处的部分缺少一个元素1(其值为0)。因此，转换奇偶校验矩阵不具有(完整的)循环结构而是具有伪循环结构。
应当注意，图20的转换奇偶校验矩阵是如下这种矩阵：除了奇偶交织所对应的列替换，还将用于根据下文中所述的配置矩阵来配置转换奇偶校验矩阵的行的替换(行替换)应用于原始奇偶校验矩阵H。
现在，参照图21至图24对图8的列扭曲交织器24进行的作为重新布置过程的列扭曲交织进行描述。
在图8的发送设备11中，如上文中所述将LDPC码的两个或更多个码位作为一个符号发送，以改进频率的利用效率。另外，例如，在使用码位的2个位来形成一个符号的情况下，例如，将22个信号点的QPSK用作调制方法，但是，在使用码位的4个位形成一个符号的情况下，例如，将24个信号点的16QAM用作调制方法。
在以此方式将两个或更多个码位作为一个符号发送的情况下，如果某个符号中出现擦除等，符号的所有码位均变成差错(擦除)。
因此，为了降低连接到同一校验节点的多个变量节点(对应的码位)会同时遭受到擦除的概率以改进解码的性能，需要避免一个符号的码位所对应的变量节点连接到同一校验节点。
同时，在从LDPC编码部分21输出的以及DVB-S.2标准中规定的LDPC码的奇偶校验矩阵H中，如上所述，信息矩阵HA具有循环结构，并且奇偶矩阵HT具有阶梯结构。因此，在转换奇偶校验矩阵(奇偶交织后的LDPC码的奇偶校验矩阵)中，如图20中所述在奇偶矩阵中也出现循环结构(准确的说是如上文中所述的伪循环结构)。
图21示出了转换奇偶校验矩阵。
具体地，图21的A图解了码长N为64,800位并且编码速率(r)为3/4的奇偶校验矩阵H的转换奇偶校验矩阵。
在图21的A中，用点(·)指示转换奇偶校验矩阵中值为1的元素的位置。
在图21的B中，由解复用器25(图8)对图21A的转换奇偶校验矩阵的LDPC码(即，奇偶交织后的LDPC码)进行的过程。
在图21的B中，使用24个信号点的16QAM作为调制方法、在形成解复用器25的存储器31的四个列中在列方向上写入奇偶交织后的LDPC码的码位。
以形成一个符号的4个位为单元在行方向上读出在形成存储器31的四个列中在列方向上写入的码位。
在此情况下，形成一个符号的4个码位B0、B1、B2和B3有时作为对应于1并且被包括在图21的A的转换之后的奇偶校验矩阵的任意一行中，并且在此情况下，对应于码位B0、B1、B2和B3的变量节点连接到同一校验节点。
相应地，在一个符号的四个码位B0、B1、B2和B3变成对应于1并且被包括在任意一行中的码位的情况下，如果符号中出现擦除，则同一校验节点(对应于码位B0、B1、B2和B3的变量节点与之连接)不能确定适当的消息。因此，解码的性能劣化。
对于除了3/4的编码速率之外的编码速率或者除了24个信号点之外的数量的调制方法，对应于连接到同一校验节点的多个变量节点的多个码位有时也类似地作为一个符号。
因此，列扭曲交织器24进行这样的列扭曲交织：其中，交织来自奇偶交织器23的奇偶交织后的LDPC码的码位，使得对应于1并且被包括在转换奇偶校验矩阵的任意一行中的多个码位不被映射到一个符号中。
图22是图解列扭曲交织的视图。
具体地，图22图解了解复用器25的存储器31(图16和图17)。
图16中所述，存储器31如具有用于在列(竖直)方向存储mb位以及在行(水平)方向存储N/(mb)位的存储容量。因此，列扭曲交织器24在列方向上将LDPC码的码位写入存储器31并当在行方向上读出码位时控制写入起始位置以进行列扭曲交织。
具体地，列扭曲交织器24适当地改变要开始对多个列中的每个列进行码位写入的写入起始位置，使得在行方向上读取出的并且用来作为一个符号的多个码位不会变成对应于1并且包括在转换奇偶校验矩阵的任意一行中的码位(重新布置LDPC码的码位，使得对应于1并且包括在奇偶校验矩阵的任意一行中的多个码位不会包括在同一符号中)。
此处，图22示出了在如下这种情况下存储器31的配置示例：其中，调制方法为16QAM，并且上文中参照图16所述的倍数b为1。相应地，要映射到一个符号的LDPC码的码位的位数m为4位，存储器31由4(＝mb)个列形成。
列扭曲交织器24(而非图16中所示的解复用器25)从左侧的列开始向右侧的列、从上方以向下的方向(列方向)将LDPC码的码位写入形成存储器31的四个列。
因此，当码位的写入在最右边的列结束时，列扭曲交织器24以形成存储器31的所有列的第一行开始在行方向以4位(mb位)为单元读出码位并将码位作为列扭曲交织后的LDPC码输出给解复用器25的替换部分32(图16和图17)。
然而，如果用0表示每列的头(最上方)位置的地址并用升序的整数表示列方向上位置的地址，则列扭曲交织器24将最左列的写入起始位置设置为地址为0的位置；将第二列(自左边起)的写入起始位置设置为地址为2的位置；将第三列的写入起始位置设置为地址为4的位置；将第四列的写入起始位置设置为地址为7的位置。
应当注意，对于写入起始位置为除了地址为0的位置以外的任何其它位置的列，在将码位向下写入到最下方的位置时，写入位置返回顶端(地址为0的位置)，并进行向紧接写入起始位置之前的位置的向下写入(这里假设N能够被mb整除)。此后，进行到下一个(右边的)列的写入。
通过如上所述进行这种列扭曲交织，可以防止如下这种情形：对于如DVB-S.2标准中所规定的码长N为64,800的所有编码速率的LDPC码，连接到同一校验节点的多个变量节点所对应的多个码位作为16QAM的一个符号(包括在同一符号中)，因此，可以改进提供擦除的通信路径中解码的性能。
图23图解了：对于如DVB-S.2标准中所规定的码长N为64,800的十一种不同编码速率的LDPC码，列扭曲交织所需的存储器31的列数以及对于每种调制方法的写入起始位置的地址。
在倍数b为1并且由于例如采用QPSK作为调制方法，一个符号的位数m为2位的情况下，根据图23，存储器31具有两个列，用于在行方向存储2×1(＝mb)位，并且在列方向存储64,800/(2×1)位。
因此，将存储器31两个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置。
应注意，例如在采用图16的第一到第三替换方法之一作为解复用器25(图8)的替换过程的替换方法或相似的的情况下，倍数b为1。
在倍数b为2并且由于例如采用QPSK作为调制方法，一个符号的位数m为2位的情况下，根据图23，存储器31具有四个列，用于在行方向存储2×2位，并且在列方向存储64,800/(2×2)位。
因此，将存储器31的四个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为4的位置，将第四列的写入起始位置设置为地址为7的位置。
应注意，例如在采用图17的第四替换方法作为解复用器25(图8)的替换过程的替换方法的情况下，倍数b为2。
在倍数b为1并且由于例如采用16QAM作为调制方法，一个符号的位数m为4位的情况下，根据图23，存储器31具有四个列，用于在行方向存储4×1位，并且在列方向存储64,800/(4×1)位。
因此，将存储器31四个列中的第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为4的位置，将第四列的写入起始位置设置为地址为7的位置。
在倍数b为2并且由于例如采用16QAM作为调制方法，一个符号的位数m为4位的情况下，根据图23，存储器31具有八个列，用于在行方向存储4×2位，并且在列方向存储64,800/(4×2)位。
因此，将存储器31的八个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为4的位置，将第五列的写入起始位置设置为地址为4的位置，将第六列的写入起始位置设置为地址为5的位置，将第七列的写入起始位置设置为地址为7的位置，将第八列的写入起始位置设置为地址为7的位置。
在倍数b为1并且由于例如采用64QAM作为调制方法，一个符号的位数m为6位的情况下，根据图23，存储器31具有六个列，用于在行方向存储6×1位，并且在列方向存储64,800/(6×1)位。
因此，将存储器31的六个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为5的位置，将第四列的写入起始位置设置为地址为9的位置，将第五列的写入起始位置设置为地址为10的位置，将第六列的写入起始位置设置为地址为13的位置。
在倍数b为2并且由于例如采用64QAM作为调制方法，一个符号的位数m为6位的情况下，根据图23，存储器31具有十二个列，用于在行方向存储6×2位，并且在列方向存储64,800/(6×2)位。
因此，将存储器31的十二个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为3的位置，将第六列的写入起始位置设置为地址为4的位置，将第七列的写入起始位置设置为地址为4的位置，将第八列的写入起始位置设置为地址为5的位置，将第九列的写入起始位置设置为地址为5的位置，将第十列的写入起始位置设置为地址为7的位置，将第十一列的写入起始位置设置为地址为8的位置，将第十二列的写入起始位置设置为地址为9的位置。
在倍数b为1并且由于例如采用256QAM作为调制方法，一个符号的位数m为8位的情况下，根据图23，存储器31具有八个列，用于在行方向存储8×1位，并且在列方向存储64,800/(8×1)位。
因此，将存储器31八个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为4的位置，将第五列的写入起始位置设置为地址为4的位置，将第六列的写入起始位置设置为地址为5的位置，将第七列的写入起始位置设置为地址为7的位置，将第八列的写入起始位置设置为地址为7的位置。
在倍数b为2并且由于例如采用256QAM作为调制方法，一个符号的位数m为8位的情况下，根据图23，存储器31具有16个列，用于在行方向存储8×2位，并且在列方向存储64,800/(8×2)位。
因此，将存储器31的16个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为2的位置，将第六列的写入起始位置设置为地址为3的位置，将第七列的写入起始位置设置为地址为7的位置，将第八列的写入起始位置设置为地址为15的位置，将第九列的写入起始位置设置为地址为16的位置，将第十列的写入起始位置设置为地址为20的位置，将第十一列的写入起始位置设置为地址为22的位置，将第十二列的写入起始位置设置为地址为22的位置，将第十三列的写入起始位置设置为地址为27的位置，将第十四列的写入起始位置设置为地址为27的位置，将第十五列的写入起始位置设置为地址为28的位置，将第十六列的写入起始位置设置为地址为32的位置。
在倍数b为1并且由于例如采用1024QAM作为调制方法，一个符号的位数m为10位的情况下，根据图23，存储器31具有十个列，用于在行方向存储10×1位，并且在列方向存储64,800/(10×1)位。
因此，将存储器31的十个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为3的位置，将第三列的写入起始位置设置为地址为6的位置，将第四列的写入起始位置设置为地址为8的位置，将第五列的写入起始位置设置为地址为11的位置，将第六列的写入起始位置设置为地址为13的位置，将第七列的写入起始位置设置为地址为15的位置，将第八列的写入起始位置设置为地址为17的位置，将第九列的写入起始位置设置为地址为18的位置，将第十列的写入起始位置设置为地址为20的位置。
在倍数b为2并且由于例如采用1024QAM作为调制方法，一个符号的位数m为10位的情况下，根据图23，存储器31具有20个列，用于在行方向存储10×2位，并且在列方向存储64,800/(10×2)位。
因此，将存储器31的20个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为1的位置，将第三列的写入起始位置设置为地址为3的位置，将第四列的写入起始位置设置为地址为4的位置，将第五列的写入起始位置设置为地址为5的位置，将第六列的写入起始位置设置为地址为6的位置，将第七列的写入起始位置设置为地址为6的位置，将第八列的写入起始位置设置为地址为9的位置，将第九列的写入起始位置设置为地址为13的位置，将第十列的写入起始位置设置为地址为14的位置，将第十一列的写入起始位置设置为地址为14的位置，将第十二列的写入起始位置设置为地址为16的位置，将第十三列的写入起始位置设置为地址为21的位置，将第十四列的写入起始位置设置为地址为21的位置，将第十五列的写入起始位置设置为地址为23的位置，将第十六列的写入起始位置设置为地址为25的位置，将第十七列的写入起始位置设置为地址为25的位置，将第十八列的写入起始位置设置为地址为26的位置，将第十九列的写入起始位置设置为地址为28的位置，将第二十列的写入起始位置设置为地址为30的位置。
在倍数b为1并且由于例如采用4096QAM作为调制方法，一个符号的位数m为12位的情况下，根据图23，存储器31具有12个列，用于在行方向存储12×1位，并且在列方向存储64,800/(12×1)位。
因此，将存储器31的12个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为3的位置，将第六列的写入起始位置设置为地址为4的位置，将第七列的写入起始位置设置为地址为4的位置，将第八列的写入起始位置设置为地址为5的位置，将第九列的写入起始位置设置为地址为5的位置，将第十列的写入起始位置设置为地址为7的位置，将第十一列的写入起始位置设置为地址为8的位置，将第十二列的写入起始位置设置为地址为9的位置。
在倍数b为2并且由于例如采用4096QAM作为调制方法，一个符号的位数m为12位的情况下，根据图23，存储器31具有24个列，用于在行方向存储12×2位，并且在列方向存储64,800/(12×2)位。
因此，将存储器31的24个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为5的位置，将第三列的写入起始位置设置为地址为8的位置，将第四列的写入起始位置设置为地址为8的位置，将第五列的写入起始位置设置为地址为8的位置，将第六列的写入起始位置设置为地址为8的位置，将第七列的写入起始位置设置为地址为10的位置，将第八列的写入起始位置设置为地址为10的位置，将第九列的写入起始位置设置为地址为10的位置，将第十列的写入起始位置设置为地址为12的位置，将第十一列的写入起始位置设置为地址为13的位置，将第十二列的写入起始位置设置为地址为16的位置，将第十三列的写入起始位置设置为地址为17的位置，将第十四列的写入起始位置设置为地址为19的位置，将第十五列的写入起始位置设置为地址为21的位置，将第十六列的写入起始位置设置为地址为22的位置，将第十七列的写入起始位置设置为地址为23的位置，将第十八列的写入起始位置设置为地址为26的位置，将第十九列的写入起始位置设置为地址为37的位置，将第二十列的写入起始位置设置为地址为39的位置，将第二十一列的写入起始位置设置为地址为40的位置，将第二十二列的写入起始位置设置为地址为41的位置，将第二十三列的写入起始位置设置为地址为41的位置，将第二十四列的写入起始位置设置为地址为41的位置。
图24图解了：对于如DVB-S.2标准中所规定的码长N为16,200的10种不同编码速率的LDPC码，列扭曲交织所需的存储器31的列数以及对于每种调制方法的写入起始位置的地址。
在倍数b为1并且由于例如采用QPSK作为调制方法，一个符号的位数m为2位的情况下，根据图24，存储器31具有两个列，用于在行方向存储2×1位，并且在列方向存储16,200/(2×1)位。
因此，将存储器31的两个列中第一列的写入起始位置设置为地址为0的位置，并将第二列的写入起始位置设置为地址为0的位置。
在倍数b为2并且由于例如采用QPSK作为调制方法，一个符号的位数m为2位的情况下，根据图24，存储器31具有四个列，用于在行方向存储2×2位，并且在列方向存储16,200/(2×2)位。
因此，将存储器31的四个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为3的位置，将第四列的写入起始位置设置为地址为3的位置。
在倍数b为1并且由于例如采用16QAM作为调制方法，一个符号的位数m为4位的情况下，根据图24，存储器31具有四个列，用于在行方向存储4×1位，并且在列方向存储16,200/(4×1)位。
因此，将存储器31的四个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为3的位置，将第四列的写入起始位置设置为地址为3的位置。
在倍数b为2并且由于例如采用16QAM作为调制方法，一个符号的位数m为4位的情况下，根据图24，存储器31具有八个列，用于在行方向存储4×2位，并且在列方向存储16,200/(4×2)位。
因此，将存储器31的八个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为0的位置，将第四列的写入起始位置设置为地址为1的位置，将第五列的写入起始位置设置为地址为7的位置，将第六列的写入起始位置设置为地址为20的位置，将第七列的写入起始位置设置为地址为20的位置，将第八列的写入起始位置设置为地址为21的位置。
在倍数b为1并且由于例如采用64QAM作为调制方法，一个符号的位数m为6位的情况下，根据图24，存储器31具有六个列，用于在行方向存储6×1位，并且在列方向存储16,200/(6×1)位。
因此，将存储器31的六个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为3的位置，将第五列的写入起始位置设置为地址为7的位置，将第六列的写入起始位置设置为地址为7的位置。
在倍数b为2并且由于例如采用64QAM作为调制方法，一个符号的位数m为6位的情况下，根据图24，存储器31具有十二个列，用于在行方向存储6×2位，并且在列方向存储16,200/(6×2)位。
因此，将存储器31的十二个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为0的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为2的位置，将第六列的写入起始位置设置为地址为2的位置，将第七列的写入起始位置设置为地址为3的位置，将第八列的写入起始位置设置为地址为3的位置，将第九列的写入起始位置设置为地址为3的位置，将第十列的写入起始位置设置为地址为6的位置，将第十一列的写入起始位置设置为地址为7的位置，将第十二列的写入起始位置设置为地址为7的位置。
在倍数b为1并且由于例如采用256QAM作为调制方法，一个符号的位数m为8位的情况下，根据图24，存储器31具有八个列，用于在行方向存储8×1位，并且在列方向存储16,200/(8×1)位。
因此，将存储器31的八个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为0的位置，将第四列的写入起始位置设置为地址为1的位置，将第五列的写入起始位置设置为地址为7的位置，将第六列的写入起始位置设置为地址为20的位置，将第七列的写入起始位置设置为地址为20的位置，将第八列的写入起始位置设置为地址为21的位置。
在倍数b为1并且由于例如采用1024QAM作为调制方法，一个符号的位数m为10位的情况下，根据图24，存储器31具有十个列，用于在行方向存储10×1位，并且在列方向存储16,200/(10×1)位。
因此，将存储器31的十个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为1的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为3的位置，将第六列的写入起始位置设置为地址为3的位置，将第七列的写入起始位置设置为地址为4的位置，将第八列的写入起始位置设置为地址为4的位置，将第九列的写入起始位置设置为地址为5的位置，将第十列的写入起始位置设置为地址为7的位置。
在倍数b为2并且由于例如采用1024QAM作为调制方法，一个符号的位数m为10位的情况下，根据图24，存储器31具有20个列，用于在行方向存储10×2位，并且在列方向存储16,200/(10×2)位。
因此，将存储器31的20个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为0的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为2的位置，将第六列的写入起始位置设置为地址为2的位置，将第七列的写入起始位置设置为地址为2的位置，将第八列的写入起始位置设置为地址为2的位置，将第九列的写入起始位置设置为地址为5的位置，将第十列的写入起始位置设置为地址为5的位置，将第十一列的写入起始位置设置为地址为5的位置，将第十二列的写入起始位置设置为地址为5的位置，将第十三列的写入起始位置设置为地址为5的位置，将第十四列的写入起始位置设置为地址为7的位置，将第十五列的写入起始位置设置为地址为7的位置，将第十六列的写入起始位置设置为地址为7的位置，将第十七列的写入起始位置设置为地址为7的位置，将第十八列的写入起始位置设置为地址为8的位置，将第十九列的写入起始位置设置为地址为8的位置，将第二十列的写入起始位置设置为地址为10的位置。
在倍数b为1并且由于例如采用4096QAM作为调制方法，一个符号的位数m为12位的情况下，根据图24，存储器31具有12个列，用于在行方向存储12×1位，并且在列方向存储16,200/(12×1)位。
因此，将存储器31的十二个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为0的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为2的位置，将第六列的写入起始位置设置为地址为2的位置，将第七列的写入起始位置设置为地址为3的位置，将第八列的写入起始位置设置为地址为3的位置，将第九列的写入起始位置设置为地址为3的位置，将第十列的写入起始位置设置为地址为6的位置，将第十一列的写入起始位置设置为地址为7的位置，将第十二列的写入起始位置设置为地址为7的位置。
在倍数b为2并且由于例如采用4096QAM作为调制方法，一个符号的位数m为12位的情况下，根据图24，存储器31具有24个列，用于在行方向存储12×2位，并且在列方向存储16,200/(12×2)位。
因此，将存储器31的24个列中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为0的位置，将第四列的写入起始位置设置为地址为0的位置，将第五列的写入起始位置设置为地址为0的位置，将第六列的写入起始位置设置为地址为0的位置，将第七列的写入起始位置设置为地址为0的位置，将第八列的写入起始位置设置为地址为1的位置，将第九列的写入起始位置设置为地址为1的位置，将第十列的写入起始位置设置为地址为1的位置，将第十一列的写入起始位置设置为地址为2的位置，将第十二列的写入起始位置设置为地址为2的位置，将第十三列的写入起始位置设置为地址为2的位置，将第十四列的写入起始位置设置为地址为3的位置，将第十五列的写入起始位置设置为地址为7的位置，将第十六列的写入起始位置设置为地址为9的位置，将第十七列的写入起始位置设置为地址为9的位置，将第十八列的写入起始位置设置为地址为9的位置，将第十九列的写入起始位置设置为地址为10的位置，将第二十列的写入起始位置设置为地址为10的位置，将第二十一列的写入起始位置设置为地址为10的位置，将第二十二列的写入起始位置设置为地址为10的位置，将第二十三列的写入起始位置设置为地址为10的位置，将第二十四列的写入起始位置设置为地址为11的位置。
现在，参照图25的流程图对图8的发送设备11进行的发送过程进行描述。
LDPC编码部分21等待向其提供对象数据，并在步骤S101将对象数据编码成LDPC码并将该LDPC码提供给位交织器22。之后，处理前往步骤S102。
在步骤S102，位交织器22对来自LDPC编码部分21的LDPC码进行位交织并将交织后的LDPC码提供给映射部分26。之后，处理前往步骤S103。
具体地，在步骤S102，位交织器22中的奇偶交织器23对来自LDPC编码部分21的LDPC码进行奇偶交织并将奇偶交织后的LDPC码提供给列扭曲交织器24。
列扭曲交织器24对来自奇偶交织器23的LDPC码进行列扭曲交织，随后解复用器25对列扭曲交织器24所进行列扭曲交织后的LDPC码进行替换过程。随后，将替换过程后的LDPC码从解复用器25提供给映射部分26。
在步骤S103，映射部分26将来自解复用器25的符号(一个符号的码位)映射到正交调制部分27所进行正交调制的调制方法定义的信号点，并将经映射的符号提供给正交调制部分27。随后，处理前往步骤S104。
在步骤S104，正交调制部分27按照来自映射部分26的信号点对载波进行正交调制。随后，处理前往步骤S105，在步骤S105，发送作为正交调制的结果得到的调制信号，之后，处理结束。
应当注意，图25的发送过程重复地进行。
通过如上所述地进行奇偶交织和列扭曲交织，能够改进对这样的擦除或突发差错的容限：其中，LDPC码的多个码位作为一个符号发送。
此处，在图8中，虽然将奇偶交织器23(用于进行奇偶交织的块)和列扭曲交织器24(用于进行列扭曲交织的块)彼此单独地配置以便于描述，也可以将奇偶交织器23和列扭曲交织器24彼此整体地配置。
具体地，可以通过将码位写入存储器以及从存储器读出码位来进行奇偶交织和列扭曲交织，并且，奇偶交织和列扭曲交织可以用这样的矩阵表示：该矩阵用于把要将码位写入其中的地址(写入地址)转换为要从其读出码位的地址(读出地址)。
因此，如果预先确定了通过将代表奇偶交织的矩阵和代表列扭曲交织的矩阵相乘而得到的矩阵，则，如果矩阵被用来转换码位，则可以得到进行奇偶交织以及随后奇偶交织后的LDPC码被列扭曲交织时的结果。
另外，除了奇偶交织器23和列扭曲交织器24，解复用器25也可以被整体地配置。
具体地，由解复用器25进行的替换过程也可以用这样的矩阵表示：该矩阵用于将存储LDPC码的存储器31的写入地址转换成读取地址。
因此，如果预先确定了通过将代表奇偶交织的矩阵、代表列扭曲交织的另一矩阵以及代表替换过程的又一个矩阵相乘而得到的矩阵，则可以通过所确定的矩阵统一地进行奇偶交织、列扭曲交织和替换过程。
应当注意，可以只进行奇偶交织和列扭曲交织之一。
现在，参照图26至图28描述关于图8的发送设备11进行的用于测量差错率(位差错率)的模拟。
采用具有D/U为0dB的颤动的通信路径来进行模拟。
图26示出了模拟中采用的通信路径的模型。
具体地，图26的A示出了模拟中采用的颤动的模型。
同时，图26的B示出了具有图26的A的模型所表示的颤动的通信路径的模型。
应当注意，在图26的B中，H表示图26的A的颤动的模型。另外，在图26的B中，N表示ICI(载波间干扰)，并且在模拟中，通过AWGN近似功率的预期值E[N2]。
图27和图28图解了通过模拟得到的差错率与颤动的多普勒频率fd之间的关系。
应当注意，图27图解了调制方法为16QAM、编码速率(r)为(3/4)、并且替换方法为第一替换方法的情况下差错率与多普勒频率fd之间的关系。而图28图解了调制方法为64QAM、编码速率(r)为(5/6)、并且替换方法为第一替换方法的情况下差错率与多普勒频率fd之间的关系。
另外，在图27和图28中，粗曲线指示在奇偶交织、列扭曲交织和替换过程全都进行的情况下差错率与多普勒频率fd之间的关系，而细曲线指示在奇偶交织、列扭曲交织和替换过程中只进行替换过程的情况下差错率与多普勒频率fd之间的关系。
在图27和图28中，可以认识到，相比于只进行替换过程的情况，在奇偶交织、列扭曲交织和替换过程全部都进行的情况下差错率得以改善(减小)。
图29是示出图7的接收设备12的配置示例的框图。
参照图29，接收设备12是用于从发送设备11(图7)接收调制信号的数据处理设备，并且其包括正交解调部分51、解映射部分52、解交织器53和LDPC解码部分56。
正交解调部分51从发送设备11接收调制信号，进行正交解调，并将作为正交解调的结果得到的、作为解调信号的、表示IQ星座上的点的值(I轴和Q轴上的值)提供给解映射部分52。
解映射部分52进行将来自正交解调部分51的值转换成作为符号的LDPC码的码位(表示该码位的“0”可能性的值)的解映射，并将该值提供给解交织器53。
解交织器53包括复用器(MUX)54和列扭曲解交织器55，并且对来自解映射部分52的LDPC码的码位进行解交织。
具体地，复用器54对来自解映射部分52的LDPC码进行与图8的解复用器25进行的替换过程相对应的反向替换过程(替换过程的逆过程)，即，将替换过程所替换的码位的位置返回到原始位置的反向替换过程。随后，复用器54将作为反向替换过程的结果得到的LDPC码提供给列扭曲解交织器55。
列扭曲解交织器55进行与图8的列扭曲交织器24进行的作为重新布置过程的列扭曲交织相对应的列扭曲解交织(列扭曲交织的逆过程)，即，例如，作为反向重新布置过程，列扭曲解交织对于来自复用器54的LDPC码将作为重新布置过程的列扭曲交织所改变的LDPC码的码位布置返回到原始布置。
具体地，列扭曲解交织器55通过将LDPC码的码位写入用于解交织的存储器以及从该存储器中读出所写入的码位来进行列扭曲解交织，该存储器被配置成与图22等中所示的存储器31类似。
应当注意，在列扭曲解交织器55中，使用从存储器31读出码时的读取地址作为写入地址在用于解交织的存储器的行方向进行对码位的写入。而使用将码位写入存储器31时的写入地址作为读取地址在用于解交织的存储器的列方向进行对码位的读出。
将作为列扭曲交织的结果得到的LDPC码从列扭曲解交织器55提供给LDPC解码部分56。
此处，虽然从解映射部分52提供给解交织器53的LDPC码是通过为其以此次序进行奇偶交织、列扭曲交织和替换过程得到的，但解交织器53只进行与替换过程对应的反向替换过程以及与列扭曲交织对应的列扭曲解交织。因此，不进行与奇偶交织对应的奇偶解交织(与奇偶交织相反的过程)，即，不进行将被奇偶交织改变了布置的LDPC码的码位的布置返回到原始布置的奇偶解交织。
因此，将进行了反向替换过程和列扭曲解交织但未进行奇偶解交织的LDPC码从解交织器53(的列扭曲解交织器55)提供给LDPC解码部分56。
LDPC解码部分56使用转换奇偶校验矩阵(通过如下方式得到：对用于图8的LDPC编码部分21所进行LDPC编码的奇偶校验矩阵H至少进行与奇偶交织对应的列替换)对来自解交织器53的LDPC码进行LDPC解码，并输出作为LDPC解码的结果而得到的数据作为对象数据的解码结果。
图30是图解由图29的接收设备12进行的接收过程的流程图。
在步骤S111，正交解调部分51从发送设备11接收调制信号。随后，处理前往步骤S112，在该步骤，正交解调部分51进行对调制信号的正交解调。正交解调部分51将作为正交解调的结果得到的符号提供给解映射部分52，之后，处理从步骤S112前往步骤S113。
在步骤S113，解映射部分52进行将来自正交解调部分51的信号转换成作为符号的LDPC码的码位的解映射，并将码位提供给解交织器53，之后，处理前往步骤S114。
在步骤S114，解交织器53对来自解映射部分52的LDPC码的码位进行解交织，之后，处理前往步骤S115。
具体地，在步骤S114，解交织器53中的复用器54对来自解映射部分52的LDPC码进行反向替换过程并将作为反向替换过程的结果得到的LDPC码提供给列扭曲解交织器55。
列扭曲解交织器55对来自复用器54的LDPC码进行列扭曲解交织并将作为列扭曲解交织的结果得到的LDPC码(表其码位的“0”可能性的值)提供给LDPC解码部分56。
在步骤S115，LDPC解码部分56使用转换奇偶校验矩阵(通过如下方式得到：对用于图8的LDPC编码部分21所进行的LDPC编码的奇偶校验矩阵H至少进行与奇偶交织对应的列替换)对来自列扭曲解交织器55的LDPC码进行LDPC解码，并输出通过LDPC解码得到的数据作为对象数据的解码结果。之后，处理结束。
应当注意，图30的接收过程被重复地进行。
在图29中，用于进行反向替换过程的复用器54和用于进行列扭曲解交织的列扭曲解交织器55也如图8的情形一样彼此单独配置以便于描述。然而，复用器54和列扭曲解交织器55能够相互整体地配置。
另外，在图8的发送设备11不进行列扭曲交织的情况下，不需要在图29的接收设备12中提供列扭曲解交织器55。
现在，对图29的LDPC解码部分56进行的LDPC解码进行进一步描述。
图29的LDPC解码部分56使用转换奇偶校验矩阵(通过如下方式得到：对用于图8的LDPC编码部分21所进行的LDPC编码的奇偶校验矩阵H至少进行与奇偶交织对应的列替换)对如上所述来自列扭曲解交织器55的LDPC码(对其进行了反向替换过程和列扭曲解交织，但未进行奇偶解交织)进行LDPC解码。
此处，此前已提出了如下这种LDPC解码：其能够在充分可实施的范围内抑制操作频率的同时通过使用转换奇偶校验矩阵进行LDPC解码来抑制电路规模(例如参见日本专利特许公开2004-343170号)。
因此，首先参照图31至图34对此前提出的使用转换奇偶校验矩阵的LDPC解码进行描述。
图31示出了码长N为90并且编码速率为2/3的LDPC码的奇偶校验矩阵H的示例。
应当注意，在图31中，0用句点(.)表示(这对于下文中所述的图32和图33也类似地适用)。
在图31的奇偶校验矩阵H中，奇偶矩阵具有阶梯结构。
图32图解了通过对图31的奇偶校验矩阵H应用表达式(8)的行替换和表达式(9)的列替换而得到的奇偶校验矩阵H’。
行替换：第6s+t+1行→第5t+s+1行
...(8)
列替换：第6x+y+61列→第5y+x+61列
...(9)
然而，在表达式(8)和(9)中，s、t、x和y分别为0≤s＜5、0≤t＜6、0≤x＜5和0≤t＜6范围内的整数。
根据表达式(8)的行替换，替换以这种方式进行：将第1行、第7行、第13行、第19行和第25行(其每个的号码表明在其除以6的情况下余数为1)替换到第1行、第2行、第3行、第4行和第5行，将第2行、第8行、第14行、第20行和第26行(其每个的号码表明在其除以6的情况下余数为2)替换到第6行、第7行、第8行、第9行和第10行。
另一方面，根据表达式(9)的列替换，对第61列和后续的列(奇偶矩阵)进行替换，使得将第61列、第67列、第73列、第79列和第85列(其每个的号码表明在其除以6的情况下余数为1)替换到第61列、第62列、第63列、第64列和第65列，将第62列、第68列、第74列、第80列和第86列(其每个的号码表明在其除以6的情况下余数为2)替换到第66列、第67列、第68列、第69列和第70列。
通过对图31的奇偶校验矩阵H进行行替换和列替换而得到的矩阵为图32的奇偶校验矩阵H’。
此处，即使对奇偶校验矩阵H进行了行替换，这也不影响LDPC码的码位布置。
同时，表达式(9)的列替换对应于如下这种奇偶交织：其中将第K+qx+y+1码位交织到第K+Py+x+1码位的位置的奇偶交织中的信息长度K、循环结构的单位列数P以及奇偶长度M(此处，30)的除数q(＝M/P)分别被设置为60、5以及6。
如果将图32的奇偶校验矩阵H’(在下文中适当地称为替换奇偶校验矩阵)乘以对图31的奇偶校验矩阵H(在下文中适当地称为原始奇偶校验矩阵)的LDPC码进行和表达式(9)一样的替换的结果，则输出0向量。具体地，在将通过将表达式(9)的列替换应用于作为原始奇偶校验矩阵H的LDPC码(一个码字)的行向量c而得到的行向量用c’表示情况下，由于HcT基于奇偶校验矩阵的特性变成0向量，H’c’T自然也变成0向量。
根据以上内容，图32的转换奇偶校验矩阵H’变成通过对原始奇偶校验矩阵H的LDPC码c进行表达式(9)的列替换而得到的LDPC码c’的奇偶校验矩阵。
因此，通过对原始奇偶校验矩阵H的LDPC码c进行表达式(9)的列替换、使用图32的奇偶校验矩阵H’对列替换后的LDPC码c’进行解码(LDPC解码)、并随后对解码的结果进行表达式(9)的列替换的反向替换，能够得到与使用奇偶校验矩阵H对原始奇偶校验矩阵H的LDPC码进行解码得到的解码结果类似的解码结果。
图33示出了图32的转换奇偶校验矩阵H’，其中，在5×5矩阵的单位之间提供间隔。
在图33中，转换奇偶校验矩阵H’用如下矩阵的组合表示：5×5个元素的单位矩阵；另一矩阵(在下文中适当地称为准单位矩阵)，其对应于元素1变成元素0的单位矩阵；又一矩阵(在下文中适当地称为移位矩阵)，其对应于被循环地移位(循环移位)后的单位矩阵或准单位矩阵；单位矩阵、准单位矩阵和移位矩阵中两个或更多个的再一矩阵(在下文中适当地称为和矩阵)；以及5×5个元素的0矩阵。
可以认为图33的转换奇偶校验矩阵H’由单位矩阵、准单位矩阵、移位矩阵、和矩阵以及5×5个元素的0矩阵组成。因此，组成转换奇偶校验矩阵H’的5×5个元素的矩阵在下文中称为成分矩阵。
为了对P×P个分量的矩阵表示的奇偶校验矩阵所表示的LDPC码进行解码，可以使用如下这种架构：对P个校验节点和P个变量节点同时进行校验节点数学运算和变量节点数学运算。
图34是示出了进行如刚才所述的这种解码的解码设备的配置示例的框图。
具体地，图34示出了如下这种解码设备的配置示例：使用通过至少进行表达式(9)的列替换得到的图33的转换奇偶校验矩阵H’对图31的原始奇偶校验矩阵H的LDPC码进行解码。
图34的解码设备包括：包括六个FIFO 3001至3006的边缘数据存储存储器300、用于选择FIFO 3001至3006的选择器301、校验节点计算部分302、两个循环移位电路303和308、包括18个FIFO 3041至30418的边缘数据存储存储器304、用于选择FIFO 3041至30418的选择器305、用于存储接收信息的接收数据存储器306、变量节点计算部分307、解码字计算部分309、接收数据重新布置部分310、以及解码数据重新布置部分311。
首先，对将数据存储到边缘数据存储存储器300和304的存储方法进行描述。
边缘数据存储存储器300包括六个FIFO 3001至3006(其数量等于图33的转换奇偶校验矩阵H’的行数30除以成分矩阵的行数5的商)。FIFO300y(y＝1、2、...、6)中的每个FIFO有多个存储区域级，使得可以同时从每级存储区域读出或写入对应于五个边缘(其数量等于成分矩阵的行数和列数)的消息。另外，每个FIFO 300y的存储区域的级数为九(在图33的转换奇偶校验矩阵的行方向上1的最大数量(Hamming重量))。
在FIFO 3001中，在各行的水平方向上以贴近形式(以忽略0的形式)存储图33的转换奇偶校验矩阵H’的第一行至第五行中值1的位置所对应的数据(来自变量节点的消息Vi)。具体地，如果将第i列第j行中的元素用(j，i)表示，则在FIFO 3001的第一级存储区域中，存储转换奇偶校验矩阵H’的从(1，1)到(5，5)的5×5个元素的单位矩阵的值1的位置所对应的数据。在第二级存储区域中，存储转换奇偶校验矩阵H’的从(1，21)至(5，25)的移位矩阵(通过将5×5个元素的单位矩阵在向右的方向上移位三而得到的移位矩阵)的值1的位置所对应的数据。在第三级至第八级存储区域中，也以与转换奇偶校验矩阵H’相关联的关系存储数据。随后，在第九级存储区域中，存储转换奇偶校验矩阵H’的(1，86)至(5，90)的移位矩阵(通过用值0替换5×5个元素的单位矩阵第一行中的值1并随后将替换后的单位矩阵在向左的方向上移位一而得到的移位矩阵)值1的位置所对应的数据。
在FIFO 3002中，存储图33的转换奇偶校验矩阵H’的第六行至第十行中的值1的位置所对应的数据。具体地，在FIFO 3002的第一级的存储区域中，存储形成转换奇偶校验矩阵H’的从(6，1)至(10，5)的和矩阵(该和矩阵为通过将5×5个元素的单位矩阵在向右的方向上循环地移位一而得到的第一移位矩阵与通过将5×5个元素的单位矩阵在向右的方向上循环地移位二而得到的第二移位矩阵的和)的第一移位矩阵的值1的位置所对应的数据。另外，在第二级存储区域中，存储形成转换奇偶校验矩阵H’的从(6，1)至(10，5)的和矩阵的第二移位矩阵的值1的位置所对应的数据。
具体地，对于重量是2或大于2的成分矩阵，在该成分矩阵以重量为1的P×P元素的单位矩阵、用0替换其值为1的一个或更多个元素的单位矩阵所对应的准单位矩阵、以及通过循环地移位单位矩阵或准单位矩阵而得到的移位矩阵之中多项的和的形式表示的情况下，将重量为1的单位矩阵、准单位矩阵或移位矩阵的值1的位置所对应的数据(属于单位矩阵、准单位矩阵或移位矩阵的边缘所对应的消息)存储到同一地址(FIFO 3001至3006之中的同一FIFO)中。
在第三级至第九级存储区域中，也以与转换奇偶校验矩阵H’相关联的关系存储数据。
FIFO 3003至3006也以与转换奇偶校验矩阵H’相关联的关系存储数据。
边缘数据存储存储器304包括18个FIFO 3041至30418(其数量等于转换奇偶校验矩阵H’的列数90除以成分矩阵的列数5时的商)。边缘数据存储存储器304x(x＝1、2、...、18)的每个具有多个存储区域级，可以同时从每级存储区域读出或写入五个边缘(其数量等于转换奇偶校验矩阵H’的行数和列数)所对应的消息。
在FIFO 3041中，在各列的竖直方向上以贴近形式(以忽略0的形式)存储图33的转换奇偶校验矩阵H’的第一行至第五列中值1的位置所对应的数据(来自校验节点的消息ui)。具体地，在FIFO 3041的第一级存储区域中，存储转换奇偶校验矩阵H’的从(1，1)至(5，5)的5×5个元素的单位矩阵的值1的位置所对应的数据。在第二级存储区域中，存储形成竖直奇偶校验矩阵H’的从(6，1)至(10，5)的和矩阵(如下这种和矩阵：通过将5×5个元素的单位矩阵向右移位一而得到的第一移位矩阵与通过将5×5个元素的单位矩阵向右移位二而得到的第二移位矩阵的和)的第一移位矩阵的值1的位置所对应的数据。另外，在第三级存储区域中，存储形成竖直奇偶校验矩阵H’的从(6，1)至(10，5)的和矩阵的第二移位矩阵的值1的位置所对应的数据。
具体地，对于重量为2或大于2的成分矩阵，在成分矩阵以重量为1的P×P个元素的单位矩阵、用0替换其值为1的一个或更多个元素的准单位矩阵、以及通过循环地移位单位矩阵或准单位矩阵而得到的移位矩阵中的多项的和的形式表示的情况下，将重量为1的单位矩阵、准单位矩阵或移位矩阵的值1的位置所对应的数据(属于单位矩阵、准单位矩阵或移位矩阵的边缘所对应的消息)存储到同一地址(FIFO 3041至30418中的同一FIFO)中。
关于第四级和第五级的存储区域，也以与转换奇偶校验矩阵H’相关联的关系存储数据。FIFO 3041的存储区域的级数为5，其为转换奇偶校验矩阵H’第一列至第五列中在行方向上1的数量的最大数量(Hamming重量)。
FIFO 3042和3043也类似地以与转换奇偶校验矩阵H’相关联的关系存储数据，并且FIFO 3042和3043的每个的长度(级数)为5。FIFO 3044至30412也类似地以与转换奇偶校验矩阵H’相关联的关系存储数据，并且FIFO 3044至30412的每个的长度为3。FIFO 30413至30418也类似地以与转换奇偶校验矩阵H’相关联的关系存储数据，FIFO 30413至30418的每个的长度为2。
现在，对图34的解码设备的操作进行描述。
边缘数据存储存储器300包括六个FIFO 3001至3006，并且按照表示从前一级的循环移位电路308提供的五个消息D311属于转换奇偶校验矩阵H’的哪行的信息(矩阵数据)D312从FIFO 3001至3006之中选择要存储数据的FIFO。随后，统一并按次序地将五个消息D311存储到选择的FIFO中。另外，在要读出数据时，边缘数据存储存储器300从FIFO 3001按次序读出五个消息D311并将五个消息D311提供给前一级的选择器301。在从FIFO 3001读出消息结束之后，边缘数据存储存储器300还从FIFO 3002至3006按次序读出消息并将读出的消息提供给选择器301。
选择器301按照选择信号D301从FIFO 3001至3006中当前从其读出数据的那个FIFO选择五个消息，并将这五个消息作为消息D302提供给校验节点计算部分302。
校验节点计算部分302包括五个校验节点计算器3021至3025并使用通过选择器301向其提供的消息D302(D3021至D3025)(表达式(7)的消息vi)按照表达式(7)进行校验节点数学运算。随后，校验节点计算部分302将作为校验节点数学运算的结果得到的五个消息D303(D3031至D3035)(表达式(7)的消息uj)提供给循环移位电路303。
循环移位电路303基于关于相应边缘在转换奇偶校验矩阵H’中循环移位了多少个原始单位矩阵的信息(矩阵数据)D305将校验节点计算部分302确定的五个消息D3031至D3035循环地移位，并将循环移位的结果作为消息D304提供给边缘数据存储存储器304。
边缘数据存储存储器304包括18个FIFO 3041至30418。边缘数据存储存储器304按照关于从前一级的循环移位电路303提供的五个消息D304属于转换奇偶校验矩阵H’的哪个行的信息D305从FIFO 3041至30418中选择要存储数据的FIFO，并将五个消息D304统一按次序存储到选择的FIFO。另一方面，在读取出数据时，边缘数据存储存储器304从FIFO 3041按次序读取出五个消息D3061并将消息D3061提供给下一级的选择器305。在从FIFO 3041读出数据结束之后，边缘数据存储存储器304还从FIFO 3042至30418按次序读出消息并将消息提供给选择器305。
选择器305按照选择信号D307从FIFO 3041至30418中当前读出数据的FIFO选择五个消息，并将所选择的消息作为消息D308提供给变量节点计算部分307和解码字计算部分309。
另一方面，接收数据重新布置部分310进行表达式(9)的列替换以重新布置通过通信路径接收到的LDPC码D313并将重新布置的LDPC码D313作为接收数据D314提供给接收数据存储器306。接收数据存储器306根据从接收数据重新布置部分310向其提供的接收数据D314计算和存储接收LLR(对数似然比)，并将接收LLR中每五个接收LLR作为接收值D309收集和提供给变量节点计算部分307和解码字计算部分309。
变量节点计算部分307包括五个变量节点计算器3071至3075，并使用通过选择器305向其提供的消息D308(3081至3085)(表达式(1)的消息uj)以及从接收数据存储器306向其提供的五个接收值D309(表达式(1)的接收值uOi)按照表达式(1)进行变量节点数学运算。随后，变量节点计算部分307将作为数学运算的结果得到的消息D310(D3011至D3105)(表达式(1)的消息vi)提供给循环移位电路308。
循环移位电路308基于关于相应边缘在转换奇偶校验矩阵H’中循环移位多少个原始单位矩阵的信息将变量节点计算部分307计算出的消息D3101至D3105循环移位，并将循环移位的结果作为消息D311提供给边缘数据存储存储器300。
通过进行上述一系列操作，能够进行LDPC码的一个循环的解码。在图34的解码设备中，在LDPC码被解码预定次数之后，最终的解码结果由解码字计算部分309和解码数据重新布置部分311确定并随后输出。
具体地，解码字计算部分309包括五个解码字计算器3091至3095并作为解码的多个循环中的最终级以使用从选择器305输出的五个消息D308(D3081至D3085)(表达式(5)的消息uj)以及从接收数据存储器306输出的五个接收消息D309(表达式(5)的接收值uOi)按照表达式(5)计算解码结果(解码字)。随后，解码字计算部分309将作为计算的结果得到的解码数据D315提供给解码数据重新布置部分311。
解码数据重新布置部分311对从解码字计算部分309向其提供的解码数据D315进行表达式(9)的列替换的反向替换以重新布置解码数据D315的次序，并输出经重新布置的解码数据D315作为解码结果D316。
如上所述，通过对奇偶校验矩阵(原始奇偶校验矩阵)应用行替换和列替换中的一种或两种，将奇偶校验矩阵转换成能够如上所述用如下矩阵的组合表示的奇偶校验矩阵(转换奇偶校验矩阵)：P×P个元素的单位矩阵；准单位矩阵，其对应于元素1变成元素0的单位矩阵；移位矩阵，其对应于循环移位后的单位矩阵或准单位矩阵；单位矩阵、准单位矩阵和移位矩阵中两个或更多个的和矩阵；以及P×P个元素的0矩阵，则可以对LDPC码解码采用对P个校验节点和P个变量节点同时进行校验节点数学运算和变量节点数学运算的架构。因此，通过对P个节点同时进行节点数学运算，可以将运算频率抑制在可实施范围内以进行LDPC解码。
组成图29的接收设备12的LDPC解码部分56对P个校验节点和P个变量节点同时进行校验节点数学运算和变量节点数学运算以与图34的解码设备类似地进行LDPC解码。
具体地，为了简化描述，现在假设从组成图8的发送设备11的LDPC编码部分21输出的LDPC码的奇偶校验矩阵例如是奇偶校验矩阵H，其中，该奇偶矩阵具有图31中所示的阶梯结构。在此情况下，发送设备11的奇偶交织器23进行将第K+qx+y+1个码位交织到第K+Py+x+1个码位的奇偶交织，其中，将信息长度K设置为60，将循环结构的单位列数P设置为5，并且将奇偶长度M的除数q(＝M/P)设置为6。
由于该奇偶交织对应于表达式(9)的列替换，所以LDPC解码部分56无需进行表达式(9)的列替换。
因此，在图29的接收设备12中，将未进行奇偶解交织的LDPC码(即，处于进行了表达式(9)的列替换的状态的LDPC码)从列扭曲解交织器55提供给如上所述的LDPC解码部分56。除了不进行表达式(9)的列替换之外，LDPC解码部分56进行与图34的解码设备类似的处理。
具体地，图35示出了图29的LDPC解码部分56的配置实例。
参照图35，除了不提供图34的接收数据重新布置部分310之外，LDPC解码部分56被配置为与图34的解码设备的配置类似，并且除了不进行表达式(9)的列替换之外，所进行的处理与图34的解码设备的处理类似。因此，此处略去对LDPC解码部分56的描述。
由于LDPC解码部分56可以被配置成不包括如上所述的接收数据重新布置部分310，所以其规模较之图34的解码设备能够得以减小。
应当注意，虽然在图31至图35中假设LDPC码的码长N为90、信息长度K为60、循环结构的单位列数P(成分矩阵的行数和列数)为5、奇偶长度M的除数q(＝M/P)为6，但为了简化描述，码长N、信息长度K、循环结构的单位列数P以及除数q(＝M/P)各自并不限于以上给出的具体值。
具体地，虽然图8的发送设备11中的LDPC编码部分21输出LDPC码，其中，例如，码长N为64,800，信息长度K为N-Pq(＝N-M)，循环结构的单位列数P为360，并且除数q为M/P，图35中所示的LDPC解码部分56也可以关于如刚刚所描述的这种LDPC码应用于通过对P个校验节点和P个变量节点同时进行校验节点数学运算和变量节点数学运算来进行LDPC解码的情况。
顺带提及，在作为下一代CATV数字广播标准的DVB-C.2中，由于通信线13(图7)较之地波而言是稳定的这一原因以及一些其它原因，除了图23和图24中示例的调制方法之外，预期还采用具有较大数量信号点的调制方法。
作为具有许多信号点的调制方法，例如，具有16,834(＝214)个信号点的16384QAM(在下文中也称为16kQAM)等、具有65,536(＝216)个信号点的65536QAM(在下文中也称为64kQAM)等是可用的。
因此，对采用16kQAM和64kQAM作为调制方法的情况下的列扭曲交织进行描述。
应当注意，在采用16kQAM作为调制方法的情况下，LDPC码的14(＝m)个码位作为一个符号发送。此外，基于此，将符号映射到16kQAM的16,834(＝214)个信号点中与信号值(14个码位)相对应的信号点。
另外，在采用64kQAM作为调制方法的情况下，LDPC码的16(＝m)个码位被作为一个符号发送。此外，基于此，将符号映射到64kQAM的65,536(＝216)个信号点中与信号值(16个码位)相对应的信号点。
参照图36对采用16kQAM和64kQAM作为调制方法的情况下的列扭曲交织进行描述。
图36的A示例了在对于DVB-S.2(以及DVB-T.2)标准中规定的并且码长N为64,800且具有11种不同编码速率的LDPC码采用16kQAM作为调制方法的情况下列扭曲交织中存储器31的各列的写入起始位置。
此处，存储器31具有用于在行方向上存储mb位的mb个列并且在列方向上存储B＝ceil(N/(mb))位。
应当注意，ceil()表示高于括号中的值的最小整数值。因此，在N/(mb)可以除尽的情况下(在商为整数的情况下)，存储器31如在上文中参照图22至图24所述在列方向上存储B＝N/(mb)位。
在作为采用16kQAM作为调制方法的结果一个符号的位数m为14位并且倍数b为1的情况下，存储器31具有用于在行方向上存储14×1(＝mb)位的14(＝mb)个列(具有14(＝mb)个列使得在行方向上可以存储14×1(＝mb)位)。
此外，在这种情况下，当进行码长N为64,800位的LDPC码的列扭曲交织时，由于64,800/(14×1)无法除尽，所以存储器31在列方向上存储4,629(＝B)位(高于64,800/(14×1)的最小整数)。
然后，将存储器31的14个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为4的位置，将第四列的写入起始位置设置为地址为5的位置，将第五列的写入起始位置设置为地址为5的位置，将第六列的写入起始位置设置为地址为6的位置，将第七列的写入起始位置设置为地址为11的位置，将第八列的写入起始位置设置为地址为14的位置，将第九列的写入起始位置设置为地址为14的位置，将第十列的写入起始位置设置为地址为14的位置，将第十一列的写入起始位置设置为地址为14的位置，将第十二列的写入起始位置设置为地址为19的位置，将第十三列的写入起始位置设置为地址为23的位置，将第十四列的写入起始位置设置为地址为24的位置。
应当注意，如在上文中参照图23所述，例如，在采用图16的第一替换方法至第三替换方法中一个替换方法作为解复用器25(图8)替换过程的替换方法的情况下或者在类似的情形中，倍数b为1。
在作为采用16kQAM作为调制方法的结果一个符号的位数m为14位并且倍数b为2的情况下，存储器31具有用于在行方向上存储14×2(＝mb)位的28(＝mb)个列。
此外，在这种情况下，当进行码长N为64,800位的LDPC码的列扭曲交织时，由于64,800/(14×2)无法除尽，所以存储器31在列方向上存储2,315(＝B)位(高于64,800/(14×2)的最小整数)。
然后，将存储器31的28个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为4的位置，将第五列的写入起始位置设置为地址为5的位置，将第六列的写入起始位置设置为地址为6的位置，将第七列的写入起始位置设置为地址为7的位置，将第八列的写入起始位置设置为地址为12的位置，将第九列的写入起始位置设置为地址为14的位置，将第十列的写入起始位置设置为地址为17的位置，将第十一列的写入起始位置设置为地址为17的位置，将第十二列的写入起始位置设置为地址为20的位置，将第十三列的写入起始位置设置为地址为21的位置，将第十四列的写入起始位置设置为地址为27的位置，将第十五列的写入起始位置设置为地址为28的位置，将第十六列的写入起始位置设置为地址为28的位置，将第十七列的写入起始位置设置为地址为29的位置，将第十八列的写入起始位置设置为地址为29的位置，将第十九列的写入起始位置设置为地址为29的位置，将第二十列的写入起始位置设置为地址为33的位置，将第二十一列的写入起始位置设置为地址为34的位置，将第二十二列的写入起始位置设置为地址为38的位置，将第二十三列的写入起始位置设置为地址为52的位置，将第二十四列的写入起始位置设置为地址为65的位置，将第二十五列的写入起始位置设置为地址为66的位置，将第二十六列的写入起始位置设置为地址为66的位置，将第二十七列的写入起始位置设置为地址为70的位置，将第二十八列的写入起始位置设置为地址为72的位置。
应当注意，如在上文中参照图23所述，例如，在采用图17的第四替换方法作为解复用器25(图8)替换过程的替换方法的情况下或者在类似的情形中，倍数b为2。
图36的B示出在对于DVB-S.2(以及DVB-T.2)标准中规定的并且码长N为16,200且具有10种不同编码速率的LDPC码采用16kQAM作为调制方法的情况下列扭曲交织中存储器31的各列的写入起始位置。
在作为采用16kQAM作为调制方法的结果一个符号的位数m为14位并且倍数b为1的情况下，存储器31具有用于在行方向上存储14×1(＝mb)位的14(＝mb)个列。
此外，在这种情况下，当进行码长N为16,200位的LDPC码的列扭曲交织时，由于16,200/(14×1)无法除尽，所以存储器31在列方向上存储1,158(＝B)位(高于16,200/(14×1)的最小整数)。
然后，将存储器31的14个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为1的位置，将第四列的写入起始位置设置为地址为5的位置，将第五列的写入起始位置设置为地址为7的位置，将第六列的写入起始位置设置为地址为8的位置，将第七列的写入起始位置设置为地址为10的位置，将第八列的写入起始位置设置为地址为16的位置，将第九列的写入起始位置设置为地址为16的位置，将第十列的写入起始位置设置为地址为25的位置，将第十一列的写入起始位置设置为地址为30的位置，将第十二列的写入起始位置设置为地址为32的位置，将第十三列的写入起始位置设置为地址为32的位置，将第十四列的写入起始位置设置为地址为33的位置。
在作为采用16kQAM作为调制方法的结果一个符号的位数m为14位并且倍数b为2的情况下，存储器31具有用于在行方向上存储14×2(＝mb)位的28(＝mb)个列。
此外，在这种情况下，当进行码长N为16,200位的LDPC码的列扭曲交织时，由于16,200/(14×2)无法除尽，所以存储器31在列方向上存储579(＝B)位(高于16,200/(14×2)的最小整数)。
然后，将存储器31的28个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为0的位置，将第四列的写入起始位置设置为地址为0的位置，将第五列的写入起始位置设置为地址为1的位置，将第六列的写入起始位置设置为地址为1的位置，将第七列的写入起始位置设置为地址为1的位置，将第八列的写入起始位置设置为地址为5的位置，将第九列的写入起始位置设置为地址为5的位置，将第十列的写入起始位置设置为地址为9的位置，将第十一列的写入起始位置设置为地址为12的位置，将第十二列的写入起始位置设置为地址为17的位置，将第十三列的写入起始位置设置为地址为17的位置，将第十四列的写入起始位置设置为地址为17的位置，将第十五列的写入起始位置设置为地址为34的位置，将第十六列的写入起始位置设置为地址为38的位置，将第十七列的写入起始位置设置为地址为40的位置，将第十八列的写入起始位置设置为地址为40的位置，将第十九列的写入起始位置设置为地址为50的位置，将第二十列的写入起始位置设置为地址为51的位置，将第二十一列的写入起始位置设置为地址为51的位置，将第二十二列的写入起始位置设置为地址为51的位置，将第二十三列的写入起始位置设置为地址为52的位置，将第二十四列的写入起始位置设置为地址为62的位置，将第二十五列的写入起始位置设置为地址为65的位置，将第二十六列的写入起始位置设置为地址为65的位置，将第二十七列的写入起始位置设置为地址为74位置，将第二十八列的写入起始位置设置为地址为76的位置。
图36的C示出在对于DVB-S.2(以及DVB-T.2)标准中规定的并且码长N为64,800且具有11种不同编码速率的LDPC码采用64kQAM作为调制方法的情况下列扭曲交织中存储器31的各列的写入起始位置。
在作为采用64kQAM作为调制方法的结果一个符号的位数m为16位并且倍数b为2的情况下，存储器31具有用于在行方向上存储16×2(＝mb)位的32(＝mb)个列。
此外，在此情况下，当进行码长N为64,800位的LDPC码的列扭曲交织时，由于64,800/(16×2)无法除尽，所以存储器31在列方向上存储64,800/(16×2)＝2,025(＝B)位。
然后，将存储器31的32个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为6的位置，将第四列的写入起始位置设置为地址为7的位置，将第五列的写入起始位置设置为地址为7的位置，将第六列的写入起始位置设置为地址为7的位置，将第七列的写入起始位置设置为地址为10的位置，将第八列的写入起始位置设置为地址为11的位置，将第九列的写入起始位置设置为地址为11的位置，将第十列的写入起始位置设置为地址为14的位置，将第十一列的写入起始位置设置为地址为14的位置，将第十二列的写入起始位置设置为地址为15的位置，将第十三列的写入起始位置设置为地址为15的位置，将第十四列的写入起始位置设置为地址为16的位置，将第十五列的写入起始位置设置为地址为25的位置，将第十六列的写入起始位置设置为地址为25的位置，将第十七列的写入起始位置设置为地址为25的位置，将第十八列的写入起始位置设置为地址为25的位置，将第十九列的写入起始位置设置为地址为25的位置，将第二十列的写入起始位置设置为地址为31的位置，将第二十一列的写入起始位置设置为地址为32的位置，将第二十二列的写入起始位置设置为地址为32的位置，将第二十三列的写入起始位置设置为地址为47的位置，将第二十四列的写入起始位置设置为地址为48的位置，将第二十五列的写入起始位置设置为地址为50的位置，将第二十六列的写入起始位置设置为地址为50的位置，将第二十七列的写入起始位置设置为地址为54的位置，将第二十八列的写入起始位置设置为地址为55的位置，将第二十九列的写入起始位置设置为地址为57的位置，将第三十列的写入起始位置设置为地址为57的位置，将第三十一列的写入起始位置设置为地址为58的位置，并将第三十二列的写入起始位置设置为地址为58的位置。
注意：虽然图36的C中未示出在调制系统为64kQAM(一个符号的位数m为16位)并且倍数b为1的情况下进行码长N为64,800位的LDPC码的列扭曲交织时存储器31的列的写入起始位置的地址，但这种情况根据如下原因而发生。
特别地，在一个符号的位数m为16位并且倍数b为1的情况下码长N为64,800位的LDPC码的列扭曲交织中，存储器31具有用于在行方向上存储16×1(＝mb)位的16(＝mb)个列并且在列方向上存储64,800/(16×1)＝4,050(＝B)位。
存储器31的该配置与在一个符号的位数m为8位(调制方法为256QAM)并且倍数b为2的情况下进行码长N为64,800位的LDPC码的列扭曲交织时存储器31的配置一样。
因此，在一个符号的位数m为16位并且倍数b为1的情况下，在码长N为64,800位的LDPC码的列扭曲交织中存储器31的列的写入起始位置的地址与进行在上文中参照图23所述在一个符号的位数m为8位并且倍数b为2的情况下的码长N为64,800位的LDPC码的列扭曲交织时一样。
因此，在一个符号的位数m为16位并且倍数b为1的情况下，在码长N为64,800位的LDPC码的列扭曲交织中，与在上文中参照图23所述在一个符号的位数m为8位(调制方法为256QAM)并且倍数b为2的情况下进行码长N为64,800位的LDPC码的列扭曲交织时的情形中一样，将存储器31的16个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为2的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为2的位置，将第六列的写入起始位置设置为地址为3的位置，将第七列的写入起始位置设置为地址为7的位置，将第八列的写入起始位置设置为地址为15的位置，将第九列的写入起始位置设置为地址为16的位置，将第十列的写入起始位置设置为地址为20的位置，将第十一列的写入起始位置设置为地址为22的位置，将第十二列的写入起始位置设置为地址为22的位置，将第十三列的写入起始位置设置为地址为27的位置，将第十四列的写入起始位置设置为地址为27的位置，将第十五列的写入起始位置设置为地址为28的位置，并且将第十六列的写入起始位置设置为地址为32的位置。
图36的D示出在对于DVB-S.2(以及DVB-T.2)标准中规定的并且码长N为16,200且具有10种不同编码速率的LDPC码采用64kQAM作为调制方法的情况下列扭曲交织中存储器31的各列的写入起始位置。
在作为采用64kQAM作为调制方法的结果一个符号的位数m为16位并且倍数b为1的情况下，存储器31具有用于在行方向上存储16×1(＝mb)位的16(＝mb)个列。
此外，在这种情况下，当进行码长N为16,200位的LDPC码的列扭曲交织时，由于16,200/(16×1)无法除尽，所以存储器31在列方向上存储1,013(＝B)位(高于16,200/(16×1)的最小整数)。
然后，将存储器31的16个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为1的位置，将第三列的写入起始位置设置为地址为1的位置，将第四列的写入起始位置设置为地址为2的位置，将第五列的写入起始位置设置为地址为2的位置，将第六列的写入起始位置设置为地址为3的位置，将第七列的写入起始位置设置为地址为6的位置，将第八列的写入起始位置设置为地址为8的位置，将第九列的写入起始位置设置为地址为12的位置，将第十列的写入起始位置设置为地址为12的位置，将第十一列的写入起始位置设置为地址为12的位置，将第十二列的写入起始位置设置为地址为12的位置，将第十三列的写入起始位置设置为地址为17的位置，将第十四列的写入起始位置设置为地址为17的位置，将第十五列的写入起始位置设置为地址为17的位置，将第十六列的写入起始位置设置为地址为17的位置。
在作为采用64kQAM作为调制方法的结果一个符号的位数m为16位并且倍数b为2的情况下，存储器31具有用于在行方向上存储16×2(＝mb)位的32(＝mb)个列。
此外，在这种情况下，当进行码长N为16,200位的LDPC码的列扭曲交织时，由于16,200/(16×2)无法除尽，所以存储器31在列方向上存储507(＝B)位(高于16,200/(16×2)的最小整数)。
然后，将存储器31的32个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为0的位置，将第三列的写入起始位置设置为地址为2的位置，将第四列的写入起始位置设置为地址为3的位置，将第五列的写入起始位置设置为地址为3的位置，将第六列的写入起始位置设置为地址为6的位置，将第七列的写入起始位置设置为地址为6的位置，将第八列的写入起始位置设置为地址为9的位置，将第九列的写入起始位置设置为地址为12的位置，将第十列的写入起始位置设置为地址为17的位置，将第十一列的写入起始位置设置为地址为17的位置，将第十二列的写入起始位置设置为地址为17的位置，将第十三列的写入起始位置设置为地址为22的位置，将第十四列的写入起始位置设置为地址为28的位置，将第十五列的写入起始位置设置为地址为28的位置，将第十六列的写入起始位置设置为地址为28的位置，将第十七列的写入起始位置设置为地址为38的位置，将第十八列的写入起始位置设置为地址为40的位置，将第十九列的写入起始位置设置为地址为40的位置，将第二十列的写入起始位置设置为地址为48的位置，将第二十一列的写入起始位置设置为地址为56的位置，将第二十二列的写入起始位置设置为地址为58的位置，将第二十三列的写入起始位置设置为地址为64的位置，将第二十四列的写入起始位置设置为地址为67的位置，将第二十五列的写入起始位置设置为地址为67的位置，将第二十六列的写入起始位置设置为地址为70的位置，将第二十七列的写入起始位置设置为地址为76位置，将第二十八列的写入起始位置设置为地址为84的位置，将第二十九列的写入起始位置设置为地址为86的位置，将第三十列的写入起始位置设置为地址为91的位置，将第三十一列的写入起始位置设置为地址为92位置，将第三十二列的写入起始位置设置为地址为94的位置。
现在，参照图37对N/(mb)无法除尽的情况下列扭曲交织的细节进行描述。
由于存储器31如上所述具有用于在列方向上存储mb位的mb个列并且在列方向上存储B＝ceil(N/(mb))位，所以存储器31的存储容量为mb×B位。
在N/(mb)无法除尽的情况下，由于B大于N/(mb)，所以存储器31的存储容量mb×B大于码长N。
相应地，当将码长为N的码位写入到存储器31中时，存储器31的存储区域剩余有mb×B-N位。然而，将该mb×B-N位的存储区域设置成不用于列扭曲交织码位写入的不使用区域。然后，将码位写入到存储器31存储区域中除了不使用区域以外的部分中以进行列扭曲交织。
特别地，图37的A示出在码长N为30位并且存储器31的列数mb(存储器31在行方向上的位数)为4的情况下列扭曲交织中写入起始位置的实例。
在图37的A中，将存储器31的4(＝mb)个列之中第一列的写入起始位置设置为地址为0的位置，将第二列的写入起始位置设置为地址为1的位置，将第三列的写入起始位置设置为地址为3的位置，并将第四列的写入起始位置设置为地址为4的位置。
在码长N为30位并且存储器31具有的列数mb为4的情况下，N/(mb)无法除尽，且B为大于N/(mb)＝30/4的最小数8。换言之，一列的存储容量为8位。
如果现在假设不进行列扭曲交织，则以图37的B中示例的方式将码位写入到存储器31中。
特别地，图37的B示出在不进行列扭曲交织的情况下写入到存储器31中的30(＝N)个码位。
从列的顶部开始在列方向(自上向下的方向)上将30个码位之中的第一个至第八个码位#1至#8写入到第一列中，从列的顶部开始在列方向上将第九个至第16个码位#9至#16写入到第二列中。相似地，从列的顶部开始在列方向上将第17个至第24个码位#17至#24写入到第三列中。
然后，从列的顶部开始在列方向上将30个码位中的第25个至第30个码位#25至#30写入到第四列中。
相应地，当将一个码长的30(＝N)个码位在列方向上写入到4(＝mb)个列中时，在作为最后一列的第四(＝第mb)列中，存储区域自列的末端起剩余2(＝mb×B-N)位。
以此方式，在mb×B位大于N位的情况下，当将N个码位在列方向上写入到mb个列中时，在作为最后一列的第mb列中，存储区域剩余mb×B-N位，在列扭曲交织中，确定剩余存储区域作为不用于码位写入的不使用区域。然后，在第mb个列中，将mb位只写入到作为除了不使用区域以外的存储区域的使用区域中。
特别地，图37的C示出按照图37的A中示出的写入起始位置在不使用用于码位写入的不使用区域的情况下进行的列扭曲交织中的码位写入。
根据图37的A，列扭曲交织器24(图8)从地址为0的位置开始按次序将码位#1至#8写入到第一列中。在这种情况下，如图37的C中所见将码位#1至#8之中的最后一个码位#8写入到第一列的末端。
列扭曲交织器24从地址为1的位置开始按次序将码位#9至#16写入到第二列中。在这种情况下，如图37的C中所见将并非码位#9至#16之中最后一个码位的码位#15写入到第二列的末端，从而，将剩余的码位#16写入到第二列的顶部。
列扭曲交织器24从地址为3的位置开始按次序将码位#17至#24写入到第三列中。在这种情况下，如图37的C中所见将并非码位#17至#24之中最后一个码位的码位#21写入到第二列的末端，从而，将剩余的码位#22至#24写入到第二列的顶部。
列扭曲交织器24从地址为4的位置开始按次序将码位#25至#30写入到第四列中。
然而应当注意，对于第四(＝第mb)列，将当将30(＝N)个码位在列方向上写入到4(＝mb)个列(图37的B)中时第四(＝第mb)列剩余的存储区域设置成不用于码位写入的不使用区域，对于第四(＝第mb)列，只将码位写入到作为除了不使用区域以外的存储区域的使用区域。
在图37中，从第4(＝第mb)列存储区域内末端起的2(＝mb×B-N)位构建成不使用区域，剩余的6(＝B-(mb×B-N)位(即，从第四列顶部起的6位)构建成使用区域。
因此，当从地址为4的位置开始按次序将码位#25至#30写入到第四列中时，由于将并非码位#25至#30之中最后一位的码位#26写入到6位使用区域的末端中，所以，从第四列的顶部开始(即，从使用区域的顶部开始)写入剩余码位#27至#30。
通过进行这种写入的列扭曲交织，可以防止连接到同一校验节点的多个变量节点所对应的多个码位被做成一个符号(被包括在同一符号中)。于是，可以改进遭受到差错(诸如擦除)的通信路径中解码的性能。
应当注意，虽然不使用区域中的数据在列扭曲交织中在行方向上被读取出并且形成符号，但它们以某种方式变成如下这种无效数据：在没有从接收设备12(图29)的解交织器53提供给LDPC解码部分56的情况下被丢弃。
如果在列扭曲交织中没有将一些数据特别写入到不使用区域中，则无效数据为未定义数据。
然而，可以将作为除了码位以外的预定数据的0或1写入到不使用区域中。
图38示出在出现不使用区域的情况下不使用区域的位数(即，无效数据的位数)的实例。
例如，在上文中参照图36的A所述的码长N为64,800位并且一个符号的位数m为14位(调制方法为16kQAM)，此外，倍数b为1情况下，出现不使用区域。
特别地，在这种情况下，存储器31的列数mb为14，一列的位数B为B＝ceil(N/(mb))，即4,629位。此外，存储器31的存储容量mb×B为64,806位，无效数据的位数mb×B-N为6位。应当注意，第14(＝第mb)列的使用区域的位数即写入到第14(＝第mb)个列中的码位(这种码位在下文中也称为有效数据)的位数为4,623(＝4,629-6)位。
此外，例如，在上文中参照图36的A所述的码长N为64,800位并且一个符号的位数m为14位(调制方法为16kQAM)，此外倍数b为2的情况下，出现不使用区域。
特别地，在这种情况下，存储器31的列数mb为28，一个列的位数B为B＝ceil(N/(mb))，即2,315位。此外，存储器31的存储容量mb×B为64,820位，无效数据的位数mb×B-N为20位。应当注意，第28(＝第mb)列的有效数据的位数为2,295(＝2,315-20)位。
此外，例如，在上文中参照图36的B所述的码长N为16,200位并且一个符号的位数m为14位(调制方法为16kQAM)，此外倍数b为1的情况下，出现不使用区域。
特别地，在这种情况下，存储器31的列数mb为14，一个列的位数B为B＝ceil(N/(mb))，即1,158位。此外，存储器31的存储容量mb×B为16,212位，无效数据的位数mb×B-N为12位。应当注意，第14(＝第mb)列的有效数据的位数为1,146(＝1,158-12)位。
此外，例如，在上文中参照图36的B所述的码长N为16,200位并且一个符号的位数m为14位(调制方法为16kQAM)，此外倍数b为2的情况下，出现不使用区域。
特别地，在这种情况下，存储器31的列数mb为28，一个列的位数B为B＝ceil(N/(mb))，即579位。此外，存储器31的存储容量mb×B为16,212位，无效数据的位数mb×B-N为12位。应当注意，第28(＝第mb)列的有效数据的位数为567(＝579-12)位。
此外，例如，在上文中参照图36的D所述的码长N为16,200位并且一个符号的位数m为16位(调制方法为64kQAM)，此外倍数b为1的情况下，出现不使用区域。
特别地，在这种情况下，存储器31的列数mb为16，一个列的位数B为B＝ceil(N/(mb))，即1,013位。此外，存储器31的存储容量mb×B为16,208位，无效数据的位数mb×B-N为8位。应当注意，第16(＝第mb)列的有效数据的位数为1,005(＝1,013-8)位。
此外，例如，在上文中参照图36的D所述的码长N为16,200位并且一个符号的位数m为16位(调制方法为64kQAM)，此外倍数b为2的情况下，出现不使用区域。
特别地，在这种情况下，存储器31的列数mb为32，一列的位数B为B＝ceil(N/(mb))，即507位。此外，存储器31的存储容量mb×B为16,224位，无效数据的位数mb×B-N为24位。应当注意，第32(＝第mb)列的有效数据的位数为483(＝507-24)位。
图39示出在进行列扭曲交织的情况下以及在不进行列扭曲交织的另一情况下测量BER(位差错率)的仿真结果。
参照图39，横坐标轴表明Es/N0(每一个符号的信号功率与噪声功率的比值)，纵坐标轴表明BER。
此外，在图39中，圆形标记表示在进行列扭曲交织的情况下的BER，星号标记(星号)表示在不进行列扭曲交织的情况下的BER。
根据图39，可以确认：通过列扭曲交织改进了BER，即，改进了容错度。
注意：在仿真中，使用码长N为64,800位并且编码速率为3/4的LDPC码，采用64kQAM作为调制方法。
此外，在仿真中，奇偶交织不仅在进行列扭曲交织的情况下进行而且还在不进行列扭曲交织的情况下进行。
此外，在仿真中，作为信道(通信线13(图7))，假设了具有Rayleigh衰落、擦除和AWGN的信道。
现在，如果将要在时间t发送的符号(发送符号)用x(t)表示并且将通过信道发送符号时接收的符号(接收符号)用y(t)表示，则仿真中假设的信道(发送符号x(t)与接收符号y(t)之间的关系)用如下表达式表示。
y(t)＝e(t)c(t)x(t)+w(t)    ...(10)
此处，在表达式(10)中，c(t)表示作为Rayleigh衰落的概率过程。现在，如果将均值为M并且方差为V的复杂高斯分布用CN(M,V)表示，则在仿真中，采用CN(0，1)作为c(t)。
此外，在表达式(10)中，e(t)表示信号因擦除的损失。在仿真中，采用固定值0.05作为符号消失的消失概率K，采用固定值0.05。e(t)在消失概率K中呈现出值0，在1-K的概率中呈现出值1/(√(1-K))。此处，e(t)在1-K的概率中的值并非为1而是为1/(√(1-K))的原因是：它旨在将接收符号y(t)的平均功率归一化成1。
此外，在表达式(10)中，w(t)表示作为AWGN的概率过程。在仿真中，采用CN(0，σ2)作为w(t)。通过使定义w(t)的方差σ2变化，使以图39中横坐标轴形式表明的Es/N0变化。
虽然上述一系列过程可以通过硬件执行，但它也可以通过软件执行。在一系列过程通过软件执行的情况下，将构造该软件的程序安装到通用计算机等。
图40示出了安装了用于执行上文中所述的一系列过程的程序的计算机的实施例的配置示例。
可以预先将程序记录在作为内置于计算机中的记录介质的硬盘405上或者ROM 403中。
或者，可以临时地或永久地将程序存储(记录)在可移动记录介质411(如，软盘、CD-ROM(压缩盘只读存储器)、MO(磁光)盘、DVD(数字多功能盘)、磁盘或半导体存储器)。可以作为所谓封装软件提供如刚刚所述的这种可移动记录介质411。
应当注意，程序不仅能够如上所述从可移动记录介质411安装到计算机，也能够在其传送给并被通信部分408接收到的情况下被安装到计算机中内置的硬盘405中。在此情况下，程序可以通过用于数字卫星广播的人造卫星从下载站点通过无线通信传送给计算机，或者，通过诸如LAN(局域网)或因特网的网络通过有线通信传送给计算机。
计算机具有内置于其中的CPU(中央处理单元)402。输入/输出接口410通过总线401连接到CPU 402，如果当用户对由键盘、鼠标、麦克风等配置的输入部分407进行操作时或者在类似情形下通过输入/输出接口410将指令输入给CPU 402，则CPU 402执行存储在ROM(只读存储器)403中的程序。或者，CPU 402将如下程序加载到RAM(随机存取存储器)404中并执行该程序：硬盘405上存储的程序，从卫星或网络传送、被通信部分408接收到并安装在硬盘405中的程序，或者从驱动器409中加载的可移动记录介质411读取出并安装在硬盘405中的程序。结果是，CPU 402按照上文中所述的流程图或者上文中所述框图的配置执行的处理进行处理。随后，CPU 402从通过LCD(液晶显示器)、扬声器等配置的输出部分406输出处理结果并通过输入/输出接口410从通信部分408发送处理结果或者根据情况需要将处理结果记录在硬盘405上。
此处，在本说明书中，描述用于使得计算机执行各种过程的程序的处理步骤并非必须按照如流程图所述的次序以时间序列进行处理，而是包括要并行或各自执行的那些过程(例如，并行过程或者按照对象的过程)。
另外，程序可以由单个计算机处理或者可以由多个计算机所进行的分布式处理来处理。另外，程序可以传送到远程计算机并由其执行。
应当注意，本发明的实施例不限于上文中所述的具体实施例，而是可以在不脱离本发明主题的情况下以各种方式进行变化。
具体地，虽然在本实施例中，对于DVB-S.2中规定的LDPC码进行作为重新布置过程的奇偶交织和列扭曲交织，但如果奇偶矩阵具有阶梯结构，奇偶交织也可以应用于其信息矩阵不具有循环结构的奇偶校验矩阵的LDPC码。同时，作为重新布置过程的列扭曲交织也可以应用于能够至少通过列替换而变化为具有伪循环结构的奇偶校验矩阵的LDPC码，整体奇偶校验矩阵具有循环结构的QC-LDPC码(QC：准循环)等。
具体地，对于作为奇偶交织对象的LDPC码的奇偶校验矩阵，只需要其奇偶矩阵具有阶梯结构而不需要信息矩阵具有循环结构。
另外，作为列扭曲交织(作为重新布置过程)对象的LDPC码的奇偶校验矩阵并不在结构方面有具体的限制。
应当注意，对于重新布置过程，只需要它能够重新布置LDPC码的码位以使得奇偶校验矩阵任意一行中所包括的对应于值1的多个码位不包括在同一符号中并且能够通过除列扭曲交织以外的方法进行。具体地，可以通过如下方式进行重新布置过程：不使用用于在列方向和行方向上存储数据的存储器31而是使用例如用于只在一个方向上存储数据的存储器，并控制存储器的写入地址和读取地址。
现在，对发送设备11的LDPC编码部分21所进行LDPC编码的过程进行进一步描述。
例如，在DVB-S.2标准中，规定了64,800位和16,200位两种不同码长N的LDPC编码。
并且，对于码长N为64,800位的LDPC码，规定了11种编码速率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6、8/9和9/10，对于码长N为16,200位的LDPC码，规定了10种编码速率1/4、1/3、2/5、1/2、3/5、2/3、3/4、4/5、5/6和8/9。
LDPC编码部分21按照为每种码长N以及为每种编码速率配备的奇偶校验矩阵H进行到码长N为64,800位或16,200位的不同编码速率的LDPC码的编码(纠错编码)。
具体地，LDPC编码部分21为每种码长N以及为每种编码速率存储用于产生奇偶校验矩阵H的奇偶校验矩阵初始值表(在下文中进行描述)。
此处，在DVB-S.2标准中，如上文中所述规定了64,800位和16,200位两种不同码长N的LDPC码，并为码长N为64,800位的LDPC码规定了11种不同的编码速率，为码长N为16,200位的LDPC码规定了10中不同的编码速率。
相应地，在发送设备11为遵照DVB-S.2标准进行处理的设备的情况下，在LDPC编码部分21中存储分别对应于码长N为64,800位的LDPC码的11种不同编码速率的奇偶校验矩阵初始值表以及分别对应于码长N为16,200位的LDPC码的10种不同编码速率的奇偶校验矩阵初始值表。
LDPC编码部分21例如响应于操作员的操作为LDPC码设置码长N和编码速率r。由LDPC编码部分21设置的码长N和编码速率r在下文中分别被适当地称为设置码长N和设置编码速率r。
LDPC编码部分21基于设置码长N和设置编码速率r所对应的奇偶校验矩阵初始值表在列方向上以360列为周期放置对应于设置码长N和设置编码速率r的信息长度(＝Nr＝码长N-奇偶长度M)所对应的信息矩阵HA的值为1的元素，以产生奇偶校验矩阵H。
随后，LDPC编码部分21从对象数据(从发送设备11提供的发送对象，诸如图像数据或声音数据)提取信息长度K的信息位。进一步地，LDPC编码部分21基于奇偶校验矩阵H计算对应于信息位的奇偶位，以产生一个码长的码字(LDPC码)。
换言之，LDPC编码部分21连续进行满足如下表达式的码字c的奇偶位的数学运算。
HcT＝0
此处，在以上表达式中，c指示作为码字(LDPC码)的行向量，cT指示行向量c的转置。
在作为LDPC码(一个码字)的行向量c内将对应于信息位的部分用行向量A表示并且将对应于奇偶位的部分用行向量T表示的情况下，根据作为信息位的行向量A以及作为奇偶位的行向量T，可以用表达式c＝[A|T]表示行向量c。
同时，根据对应于信息位的LDPC码的码位的信息矩阵HA以及对应于奇偶位的LDPC码的码位的奇偶矩阵HT，奇偶校验矩阵H能够用表达式H＝[HA|HT]表示(如下这种矩阵：其中，信息矩阵HA的元素为左侧的元素，奇偶矩阵HT的元素为右侧的元素)。
另外，例如，在DVB-S.2标准中，奇偶校验矩阵H＝[HA|HT]的奇偶校验矩阵HT具有阶梯结构。
奇偶校验矩阵H以及作为LDPC码的行向量c＝[A|T]需要满足表达式HcT＝0，并且在奇偶校验矩阵H＝[HA|HT]的奇偶矩阵HT具有阶梯结构的情况下，可以通过如下方式相继确定配置满足表达式HcT＝0的行向量c＝[A|T]的作为奇偶位的行向量T：以表达式HcT＝0中的列向量HcT第一行中的元素开始，按顺序将每行的元素设置为零。
如果LDPC编码部分21针对信息位A确定奇偶位T，则它输出信息位A和奇偶位T表示的码字c＝[A|T]作为信息位A的LDPC编码结果。
如上所述，LDPC编码部分21预先在其中存储对应于码长N和编码速率r的奇偶校验矩阵初始值表，并使用根据对应于设置码长N和设置编码速率r的奇偶校验矩阵初始值表产生的奇偶校验矩阵H进行设置码长N和设置编码速率r的LDPC编码。
每个奇偶校验矩阵初始值表是如下这种表：其表示对应于奇偶校验矩阵H的LDPC码(奇偶校验矩阵H定义的LDPC码)的码长N和编码速率r的信息长度K所对应的信息矩阵HA值为1的元素对于每360行(周期性结构的单位列数P)的位置，并且预先针对每种码长N和每种编码速率r的奇偶校验矩阵H产生。
图41至图86图解了用于产生各种奇偶校验矩阵H的奇偶校验矩阵初始值表(包括DVB-S.2标准中规定的奇偶校验矩阵初始值表)。
具体地，图41示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图42至图44示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图43是接续图42的视图，并且图44是接续图43的视图。
图45示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为3/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图46至图49示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为3/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图47是接续图46的视图，并且图48是接续图47的视图。另外，图49是接续图48的视图。
图50示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为4/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图51至图54示出了在DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为4/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图52是接续图51的视图，并且图53是接续图52的视图。另外，图54是接续图53的视图。
图55示出了在DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为5/6的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图56至图59示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为5/6的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图57是接续图56的视图，并且图58是接续图57的视图。另外，图59是接续图58的视图。
图60示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为8/9的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图61至图64示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为8/9的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图62是接续图61的视图，并且图63是接续图62的视图。另外，图64是接续图63的视图。
图65到图68示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为9/10的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图66是接续图65的视图，且图67是接续图66的视图。此外，图68是接续图67的视图。
图69和图70示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为1/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图70是接续图69的视图。
图71和图72示出在DVB-S.2标准中规定的、码长N为64,800位且编码速率为1/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图72是接续图71的视图。
图73和图74示出在DVB-S.2标准中规定的、码长N为64,800位且编码速率为2/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图74是接续图73的视图。
图75至图77示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为1/2的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图76是接续图75的视图，并且图77是接续图76的视图。
图78至图80示出了DVB-S.2标准中规定的并且码长N为64,800位且编码速率r为3/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。
应当注意，图79是接续图78的视图，并且图80是接续图79的视图。
图81示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为1/4的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图82示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为1/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图83示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为2/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图84示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为1/2的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图85示出了DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为3/5的奇偶校验矩阵H的奇偶校验矩阵初始值表。
图86示出了码长N为16,200位且编码速率r为3/5的奇偶校验矩阵H的奇偶校验矩阵初始值表，其可以用来代替图85的奇偶校验矩阵初始值表。
发送设备11的LDPC编码部分21使用奇偶校验矩阵初始值表以如下方式确定奇偶校验矩阵H。
具体地，图87图解了用于根据奇偶校验矩阵初始值表确定奇偶校验矩阵H的方法。
应当注意，图87的奇偶校验矩阵初始值表指示图41中所示的DVB-S.2标准中规定的并且码长N为16,200位且编码速率r为2/3的奇偶校验矩阵H的奇偶校验矩阵初始值表。
如上所述，奇偶校验矩阵初始值表是表示对应于LDPC码的码长N和编码速率r的信息长度K所对应的信息矩阵HA的值为1的元素的对于每360列(循环结构的每单位列数P)的位置的表，并且在奇偶校验矩阵初始值表的第一行中，在奇偶校验矩阵H的第1+360×(i-1)列中值为1的元素的行数(奇偶校验矩阵H的第一行的行数为0的行数)的数量等于第1+360×(i-1)列具有的列重量的数量。
这里，假定对应于奇偶长度M的奇偶校验矩阵H的奇偶矩阵HT具有阶梯结构并且是预先确定的。根据奇偶校验矩阵初始值表，从奇偶校验矩阵H中确定对应于信息长度K的信息矩阵HA。
奇偶校验矩阵初始值表的行数k+1取决于信息长度K而不同。
信息长度K和奇偶校验矩阵初始值表的行数k+1满足由以下表达式给出的关系。
K＝(k+1)×360
这里，以上表达式中的360是循环结构的单位列数P。
在图87的奇偶校验矩阵初始值表中，在第一至第三行中列出13个数值，并且在第四至第k+1行(在图87中为第30行)中列出三个数值。
因此，从图87的奇偶校验矩阵初始值表确定的奇偶校验矩阵H中列重量的数量在第一至第1+360×(3-1)-1行中为13，而在第1+360×(3-1)行至第K行中为3。
图87的奇偶校验矩阵初始值表的第一行包括0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622，这表示在奇偶校验矩阵H的第一列中，在行数为0、2084、1613、1548、1286、1460、3196、4297、2481、3369、3451、4620和2622的行中的元素具有值1(此外其它元素具有值0)。
此外，图87的奇偶校验矩阵初始值表的第二行包括1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108，这表示在奇偶校验矩阵H的第361(＝第1+360×(2-1))列中，在行数为1、122、1516、3448、2880、1407、1847、3799、3529、373、971、4358和3108的行中的元素具有值1。
如上所给出的，奇偶校验矩阵初始值表表示每360列的奇偶校验矩阵H的信息矩阵HA的值为1的元素的位置。
奇偶校验矩阵H的除第1+360×(i-1)列以外的每列，即从第2+360×(i-1)列至第360×i列的每列包括通过根据奇偶长度M在向下方向上(在列的向下方向上)周期性地循环移位取决于奇偶校验矩阵初始值表的、第1+360×(i-1)列的值为1的元素而获得的值为1的元素。
具体地，例如，第2+360×(i-1)列是通过将第1+360×(i-1)列在向下方向上循环移位M/360(＝q)而获得的列，并且接下来的第3+360×(i-1)列是通过将第1+360×(i-1)列在向下方向上循环移位2×M/360(＝2×q)然后将经循环移位的列(第2+360×(i-1)列)在向下方向上循环移位M/360(＝q)而获得的列。
现在，如果假定奇偶校验矩阵初始值表的第i行(从上起的第i行)第j列(从左起的第j)中的数值用bi，j表示，并且在奇偶校验矩阵H的第w列中的第j个值为1的元素的行数用Hw-i表示，则可以根据下式确定作为奇偶校验矩阵H除第1+360×(i-1)列之外的列的第w列中的值为1的元素的行数Hw-j。
Hw-j＝mod{hi，j+mod((w-1)，P)×q，M}
这里，mod{x,y}表示x除以y的余数。
此外，P是上述循环结构的单位列数，例如在DVB-S.2标准中是360。此外，q是通过将奇偶长度M除以循环结构的单位列数P(＝360)获得的值M/360。
LDPC编码部分21根据奇偶校验矩阵初始值表指定奇偶校验矩阵H的第1+360×(i-1)列的值为1的元素的行数。
此外，LDPC编码部分21确定作为除奇偶校验矩阵H的第1+360×(i-1)列以外的列的第w列中值为1的元素的行数Hw-j，并且产生奇偶校验矩阵H，其中通过以上方式获得的行数的元素具有值1。
现在，描述在由发送设备11中的解复用器25的替换部分32进行的替换过程中的LDPC码的码位的替换方法的变型，即LDPC码的码位和代表符号的符号位的分配模式(下文中称为位分配模式)的变型。
在解复用器25中，LDPC码的码位在存储器31的列方向上写入，存储器31在列方向×行方向上存储(N/(mb))×(mb)位。之后，在行方向上以mb位为单位读出码位。此外，在解复用器25中，替换部分32替换在存储器31的行方向上读出的mb个码位并且将替换之后的码位确定为(连续)b个符号的mb个符号位。
具体地，替换部分32确定从在存储器31的行方向上读出的mb个码位的最高有效位起的第i+1位作为码位bi，并且确定从b个(连续)符号的mb个符号位的最高有效位起的第i+1位作为符号位yi，然后根据预定位分配方案替换mb个码位b0至bmb-1。
图88示出了在LDPC码是码长N为64,800位且编码速率为5/6或9/10、并且调制方法为4096QAM且倍数b为1的LDPC码时可以采用的位分配方案的示例。
在LDPC码是码长N为64,800位且编码速率为5/6或9/10、并且调制方法为4096QAM且倍数b为1的LDPC码时，在解复用器25中，写在用于在列方向×行方向上存储(64,800/(12×1))×(12×1)位的存储器31中的码位在行方向上以12×1(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换12×1(＝mb)个码位b0至b11以使得要从存储器31读出的12×1(＝mb)个码位b0至b11可以被分配给一个(＝b)符号的12×1(＝mb)个符号位y0至y11，如图88所示。
具体地，根据图88，替换部分32针对码长N为64,800位的LDPC码中的具有编码速率5/6的LDPC码和具有编码速率9/10的LDPC码执行替换以进行如下分配：
码位b0分配至符号位y8，
码位b1分配至符号位y0，
码位b2分配至符号位y6，
码位b3分配至符号位y1，
码位b4分配至符号位y4，
码位b5分配至符号位y5，
码位b6分配至符号位y2，
码位b7分配至符号位y3，
码位b8分配至符号位y7，
码位b9分配至符号位y10，
码位b10分配至符号位y11，以及
码位b11分配至符号位y9。
图89示出了在LDPC码是码长N为64,800位且编码速率为5/6或9/10、并且调制方法为4096QAM且倍数b为2的LDPC码时，可以采用的位分配方案的示例。
在LDPC码是码长N为64,800位且编码速率为5/6或9/10、并且调制方法为4096QAM且倍数b为2的LDPC码时，在解复用器25中，写入在用于在列方向×行方向上存储(64,800/(12×2))×(12×2)位的存储器31中的码位在行方向上以12×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换12×2(＝mb)个码位b0至b23以使得要从存储器31读出的12×2(＝mb)个码位b0至b23可以分配给两个(＝b)连续符号的12×2(＝mb)个符号位y0至y23，如图89所示。
具体地，根据图89，替换部分32针对码长N为64,800位的LDPC码中的具有编码速率5/6的LDPC码和具有编码速率9/10的LDPC码，执行替换以进行如下分配：
码位b0分配至符号位y8，
码位b2分配至符号位y0，
码位b4分配至符号位y6，
码位b6分配至符号位y1，
码位b8分配至符号位y4，
码位b10分配至符号位y5，
码位b12分配至符号位y2，
码位b14分配至符号位y3，
码位b16分配至符号位y7，
码位b18分配至符号位y10，
码位b20分配至符号位y11，
码位b22分配至符号位y9，
码位b1分配至符号位y20，
码位b3分配至符号位y12，
码位b5分配至符号位y18，
码位b7分配至符号位y13，
码位b9分配至符号位y16，
码位b11分配至符号位y17，
码位b13分配至符号位y14，
码位b15分配至符号位y15，
码位b17分配至符号位y19，
码位b19分配至符号位y22，
码位b21分配至符号位y23，以及
码位b23分配至符号位y21。
这里，图89的位分配方案无任何修改地利用其中倍数b为1的图88的位分配方案。具体地，在图89中，码位b0、b2、...、b22向符号位yi的分配以及b1、b3、...、b23向符号位yi的分配类似于图88的码位b0至b11向符号位yi的分配。
图90示出了在调制方法为1024QAM并且LDPC码是码长N为16,200位且编码速率为3/4、5/6或者8/9并且倍数b为2的LDPC码时，以及在调制方法为1024QAM且LDPC码是码长N为64,800位且编码长度为3/4、5/6或9/10并且倍数b为2的LDPC码时，可以采用的位分配方案的示例。
在LDPC码是码长N为16,200位且编码速率为3/4、5/6或8/9并且调制方法为1024QAM并且倍数b为2的LDPC码时，在解复用器25中，写入在用于在列方向×行方向上存储(16,200/(10×2))×(10×2)位的存储器31中的码位在行方向上以10×2(＝mb)位为单位被读出并且被提供给替换部分32。
另一方面，在LDPC码是码长N为64,800位且编码速率为3/4、5/6或9/10并且调制方法为1024QAM并且倍数b为2的LDPC码时，在解复用器25中，写入在用于在列方向×行方向上存储(64,800/(10×2))×(10×2)位的存储器31中的码位在行方向上以10×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换10×2(＝mb)个码位b0至b19以使得要从存储器31读出的10×2(＝mb)个码位b0至b19可以分配给两个(＝b)连续符号的10×2(＝mb)个符号位y0至y19，如图90所示。
具体地，根据图90，替换部分32针对码长为16,200位的LDPC码中的所有具有编码速率3/4的LDPC码、具有编码速率5/6的LDPC码和具有另外的编码速率8/9的LDPC码，以及具有64,800的另一个码长N的LDPC码中的具有编码速率3/4的LDPC码、具有编码速率5/6的LDPC码和具有另外的编码速率9/10的LDPC码，执行替换以进行如下分配：
码位b0分配至符号位y8，
码位b1分配至符号位y3，
码位b2分配至符号位y7，
码位b3分配至符号位y10，
码位b4分配至符号位y19，
码位b5分配至符号位y4，
码位b6分配至符号位y9，
码位b7分配至符号位y5，
码位b8分配至符号位y17，
码位b9分配至符号位y6，
码位b10分配至符号位y14，
码位b11分配至符号位y11，
码位b12分配至符号位y2，
码位b13分配至符号位y18，
码位b14分配至符号位y16，
码位b15分配至符号位y15，
码位b16分配至符号位y0，
码位b17分配至符号位y1，
码位b18分配至符号位y13，以及
码位b19分配至符号位y12。
图91示出了在调制方法是4096QAM、LDPC码是码长N为16,200位且编码速率为5/6或8/9并且倍数b为2的LDPC码，以及调制方法为4096QAM、LDPC码是码长N为64,800位且编码速率为5/6或9/10并且倍数b为2的LDPC码时，可以采用的位分配方案的示例。
在LDPC码是码长N为16,200位且编码速率为5/6或者8/9的LDPC码、并且调制方法是4096QAM并且倍数b为2时，在解复用器25中，写入在用于在列方向×行方向上存储(16,200/(12×2))×(12×2)位的存储器31中的码位在行方向上以12×2(＝mb)位为单位被读出并且被提供给替换部分32。
另一方面，在LDPC码是码长N为64,800位且编码速率为5/6或者9/10的LDPC码、调制方法是4096QAM并且倍数b为2时，在解复用器25中，写入在用于在列方向×行方向上存储(64,800/(12×2))×(12×2)位的存储器31中的码位在行方向上以12×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换12×2(＝mb)个码位b0至b23以使得要从存储器31读出的12×2(＝mb)个码位可以分配给两个(＝b)连续符号的12×2(＝mb)个符号位y0至y23，如图91所示。
具体地，根据图91，替换部分32针对码长为16,200位的LDPC码中的所有具有编码速率5/6的LDPC码和具有编码速率8/9的LDPC码，以及具有64,800的另一个码长N的LDPC码中的具有编码速率5/6的LDPC码和具有编码速率9/10的LDPC码，执行替换以进行如下分配：
码位b0分配至符号位y10，
码位b1分配至符号位y15，
码位b2分配至符号位y4，
码位b3分配至符号位y19，
码位b4分配至符号位y21，
码位b5分配至符号位y16，
码位b6分配至符号位y23，
码位b7分配至符号位y18，
码位b8分配至符号位y11，
码位b9分配至符号位y14，
码位b10分配至符号位y22，
码位b11分配至符号位y5，
码位b12分配至符号位y6，
码位b13分配至符号位y17，
码位b14分配至符号位y13，
码位b15分配至符号位y20，
码位b16分配至符号位y1，
码位b17分配至符号位y3，
码位b18分配至符号位y9，
码位b19分配至符号位y2，
码位b20分配至符号位y7，
码位b21分配至符号位y8，
码位b22分配至符号位y12，以及
码位b23分配至符号位y0。
根据图88至图91中所示的位分配方案，相同的位分配方案可以用于多种类型的LDPC码，另外，能够针对所有的多种类型的LDPC码将对差错的容限设置到期望的水平。
具体地，图92至95图解了在按照图88至91的位分配方案执行了替换处理时的BER(位差错率)的模拟结果。
应注意，在图92至图95中，横轴代表Es/N0(每个符号的信号功率与噪声功率比)，纵轴代表BER。
另外，实曲线代表执行了替换过程的BER，点划线代表没有执行替换处理的BER。
图92图解了在针对码长N为64,800且编码速率为5/6和9/10的LDPC码、采用4096QAM作为调制方法并且将倍数b设置为1的情况下，按照图88的位分配方案执行了替换过程时的BER。
图93示出了在针对码长N为64,800且编码速率为5/6和9/10的LDPC码、采用4096QAM作为调制方法并且将倍数b设置为2的情况下，按照图89的位分配方案执行了替换处理时的BER。
应该注意到，在图92和图93中，其上具有三角形标记的曲线图代表关于具有编码速率5/6的LDPC码的BER，并且其上具有星号的曲线图代表关于具有编码速率9/10的LDPC码的BER。
图94示出了在针对采用1024QAM作为调制方法并且将倍数b设置为2，码长N为16,200且编码速率为3/4、5/6和8/9的LDPC码以及码长N为64,800且编码速率为3/4、5/6和9/10的LDPC码，按照图90的位分配方案执行了替换处理时的BER。
应该注意到，在图94中，其上具有星号的曲线图代表关于具有码长N为64,800和编码速率9/10的LDPC码的BER，并且其上具有上三角标记的曲线图代表关于具有码长N为64,800和编码速率5/6的LDPC码的BER。另外，其上具有方形标记的曲线图代表关于具有码长N为64,800和编码速率3/4的LDPC码的BER。
另外，在图94中，其上具有圆形标记的曲线图代表关于具有码长N为16,200和编码速率8/9的LDPC码的BER，并且其上具有下三角标记的曲线图代表关于具有码长N为16,200和编码速率5/6的LDPC码的BER。另外，其上具有加号标记的曲线图代表关于具有码长N为16,200和编码速率3/4的LDPC码的BER。
图95示出了在针对采用4096QAM作为调制方法并且将倍数b设置为2，码长N为16,200且编码速率为5/6和8/9的LDPC码以及码长N为64,800且编码速率为5/6和9/10的LDPC码，按照图91的位分配方案执行替换处理时的BER。
应该注意到，在图95中，其上具有星号的曲线图代表关于具有码长N为64,800和编码速率9/10的LDPC码的BER，其上具有上三角标记的曲线图代表关于具有码长N为64,800和编码速率5/6的LDPC码的BER。
另外，在图95中，其上具有圆形标记的曲线图代表关于具有码长N为16,200和编码速率8/9的LDPC码的BER，并且其上具有下三角标记的曲线图代表关于具有码长N为16,200和编码速率5/6的LDPC码的BER。
根据图92至图95，针对多种类型的LDPC码可以采用相同的位分配方案。另外，能够针对所有的多种类型的LDPC码将对差错的容限设置为期望的水平。
具体地，在专用的位分配方案用于具有不同的码长和不同的编码速率的多种LDPC码的每一种时，对差错的容限可以提升至很高的水平。但是，有必要针对多种类型的LDPC码的每一种改变位分配方案。
另一方面，根据图88至图91的位分配方案，可以针对具有不同的码长和不同的编码速率的多种类型的LDPC码采用相同的位分配方案，并且消除了如在针对多种类型的LDPC码的每一种采用专用位分配方案的情况下针对多种类型的LDPC码的每一种改变位分配方案的必要性。
另外，根据图88至图91的位分配方案，对差错的容限可以提升至较高的水平，尽管对差错的容限比针对多种LDPC码的每一种采用专用位分配方案的情况稍低。
具体地，例如，在调制方法为4096QAM时，针对具有码长N为64,800、编码速率5/6和9/10的所有LDPC码可以使用图88或图89中的相同的位分配方案。即使在以这种方式采用相同的位分配方案的情况下，对差错的容限也可以提升至较高的水平。
此外，例如，在调制方法为1024QAM时，针对所有码长N为16,200且编码速率为3/4、5/6和8/9的LDPC码和码长N为64,800且编码速率为3/4、5/6和9/10的LDPC码可以采用图90的相同的位分配方案。因此，即使以这种方式采用相同的位分配方案，对差错的容限也可以提升至较高的水平。
此外，例如，在调制方法为4096QAM时，针对所有码长N为16,200且编码速率为5/6和8/9的LDPC码和码长N为64,800且编码速率为5/6和9/10的LDPC码可以采用图91的相同的位分配方案。因此，即使以这种方式采用相同的位分配方案，对差错的容限也可以提升至较高的水平。
进一步描述位分配方案的变型。
图96示出了位分配方案的示例，在以下情况下能够采用该分配方案：LDPC码的码长为16,200或64,800位、且编码速率为除3/5的编码速率之外的例如根据图41至图86中所示的任意奇偶校验矩阵初始值表产生的奇偶校验矩阵H所定义的LDPC码的编码速率之一，并且调制方法为QPSK且倍数b为1。
在LDPC码是码长N为16,200或64,800位并且具有除3/5之外的编码速率的LDPC码，并且调制方法为QPSK且倍数b为1时，解调器25在行方向上以2×1(＝mb)位为单位读出写入在用于在列方向×行方向上存储(N/(2×1))×(2×1)位的存储器31中的码位，并且将所读出的码位提供给替换部分32。
替换部分32替换从存储器31读出的2×1(＝mb)个码位b0和b1以使得2×1(＝mb)个码位b0和b1被分配给一个(＝b)符号的2×1(＝mb)个符号位y0和y1，如图96所示。
具体地，根据图96，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y0，以及
码位b1分配至符号位y1。
应该注意到，在该情况下，也可以考虑不执行替换，而分别将码位b0和b1原样确定为符号位y0和y1。
图97示出了在LDPC码是码长N为16,200或64,800位且具有除了3/5以外的编码速率的LDPC码、并且调制方法为16QAM且倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为16,200或64,800位且具有除了3/5以外的编码速率的LDPC码、并且调制方法为16QAM且倍数b为2的情况下，解调器25在行方向上以4×2(＝mb)位为单位读出写入在用于在列方向×行方向上存储(N/(4×2))×(4×2)位的存储器31中的码位，并且将所读出的码位提供给替换部分32。
替换部分32替换从存储器31读出的4×2(＝mb)个码位b0至b7以使得4×2(＝mb)个码位被分配给两个(＝b)连续符号的4×2(＝mb)个符号位y0至y7，如图97所示。
具体地，根据图97，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y7，
码位b1分配至符号位y1，
码位b2分配至符号位y4，
码位b3分配至符号位y2，
码位b4分配至符号位y5，
码位b5分配至符号位y3，
码位b6分配至符号位y6，以及
码位b7分配至符号位y0。
图98示出了在调制方法为64QAM、并且LDPC码是码长N为16,200或64,800位且编码速率是除3/5以外的任何编码速率的LDPC码、并且倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为16,200或64,800位且编码速率为除3/5以外的任何编码速率的LDPC码、并且调制方法为64QAM且倍数b为2的情况下，在解调器25中，写入在用于在列方向×行方向上存储(N/(6×2))×(6×2)位的存储器31中的码位在行方向上以6×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的6×2(＝mb)个码位b0至b11以使得6×2(＝mb)个码位b0至b11可以分配给两个(＝b)连续符号的6×2(＝mb)个符号位y0至y11，如图98所示。
具体地，根据图98，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y11，
码位b1分配至符号位y7，
码位b2分配至符号位y3，
码位b3分配至符号位y10，
码位b4分配至符号位y6，
码位b5分配至符号位y2，
码位b6分配至符号位y9，
码位b7分配至符号位y5，
码位b8分配至符号位y1，
码位b9分配至符号位y8，
码位b10分配至符号位y4，以及
码位b11分配至符号位y0。
图99示出了在调制方法为256QAM、LDPC码是码长N为64,800位且编码速率为除3/5以外的任何编码速率的LDPC码、并且倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为64,800位且编码速率为除3/5以外的任何编码速率的LDPC码、并且调制方法为256QAM且倍数b为2的情况下，在解调器25中，写入在用于在列方向×行方向上存储(64,800/(8×2))×(8×2)位的存储器31中的码位在行方向上以8×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的8×2(＝mb)个码位b0至b15以使得8×2(＝mb)个码位b0至b15可以被分配给两个(＝b)连续符号的8×2(＝mb)个符号位y0至y15，如图99所示。
具体地，根据图99，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y15，
码位b1分配至符号位y1，
码位b2分配至符号位y13，
码位b3分配至符号位y3，
码位b4分配至符号位y8，
码位b5分配至符号位y11，
码位b6分配至符号位y9，
码位b7分配至符号位y5，
码位b8分配至符号位y10，
码位b9分配至符号位y6，
码位b10分配至符号位y4，
码位b11分配至符号位y7，
码位b12分配至符号位y12，
码位b13分配至符号位y2，
码位b14分配至符号位y14，以及
码位b15分配至符号位y0。
图100示出了在调制方法为256QAM、LDPC码是码长N为16,200位且编码速率为除3/5以外的任何编码速率的LDPC码、并且倍数b为1的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为16,200位且编码速率为除3/5以外的任何编码速率的LDPC码、并且调制方法为256QAM且倍数b为1的情况下，在解调器25中，写入在用于在列方向×行方向上存储(16,200/(8×1))×(8×1)位的存储器31中的码位在行方向上以8×1(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的8×1(＝mb)个码位b0至b7以使得8×1(＝mb)个码位b0至b7可以被分配给一个(＝b)符号的8×1(＝mb)个符号位y0至y7，如图100所示。
具体地，根据图100，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y7，
码位b1分配至符号位y3，
码位b2分配至符号位y1，
码位b3分配至符号位y5，
码位b4分配至符号位y2，
码位b5分配至符号位y6，
码位b6分配至符号位y4，以及
码位b7分配至符号位y0。
图101示出了在LDPC码是码长N为16,200或64,800位且编码速率为除3/5以外的任何编码速率的LDPC码、并且调制方法为QPSK且倍数b为1的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为16,200或64,800位且编码速率为除3/5以外的任何编码速率的LDPC码、并且调制方法为QPSK且倍数b为1的情况下，在解调器25中，写入在用于在列方向×行方向上存储(N/(2×1))×(2×1)位的存储器31中的码位在行方向上以2×1(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的2×1(＝mb)个码位b0和b1以使得2×1(＝mb)个码位b0和b1可以被分配给一个(＝b)符号的2×1(＝mb)个符号位y0和y1，如图101所示。
具体地，根据图101，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y0，以及
码位b1分配至符号位y1。
应该注意到，在该情况下，也可以考虑不执行替换，而分别将码位b0和b1原样确定为符号位y0和y1。
图102示出了在LDPC码是码长N为64,800位且编码速率为3/5的LDPC码、并且调制方法为16QAM且倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为64,800位且编码速率为3/5的LDPC码、并且调制方法为16QAM且倍数b为2的情况下，在解调器25中，写入在用于在列方向×行方向上存储(64,800/(4×2))×(4×2)位的存储器31中的码位在行方向上以4×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的4×2(＝mb)个码位b0至b7以使得4×2(＝mb)个码位b0至b7可以被分配给两个(＝b)连续符号的4×2(＝mb)个符号位y0至y7，如图102所示。
具体地，根据图102，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y0，
码位b1分配至符号位y5，
码位b2分配至符号位y1，
码位b3分配至符号位y2，
码位b4分配至符号位y4，
码位b5分配至符号位y7，
码位b6分配至符号位y3，以及
码位b7分配至符号位y6。
图103示出了在LDPC码是码长N为16,200位且编码速率为3/5的LDPC码、并且调制方法为16QAM其倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为16,200位且编码速率为3/5的LDPC码、并且调制方法为16QAM且倍数b为2的情况下，在解调器25中，写入在用于在列方向×行方向上存储(16,200/(4×2))×(4×2)位的存储器31中的码位在行方向上以4×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的4×2(＝mb)个码位b0至b7以使得4×2(＝mb)个码位b0至b7可以被分配给两个(＝b)连续符号的4×2(＝mb)个符号位y0至y7，如图103所示。
具体地，根据图103，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y7，
码位b1分配至符号位y1，
码位b2分配至符号位y4，
码位b3分配至符号位y2，
码位b4分配至符号位y5，
码位b5分配至符号位y3，
码位b6分配至符号位y6，以及
码位b7分配至符号位y0。
图104示出了在调制方法为64QAM、LDPC码是码长N为64,800位且编码速率为3/5的LDPC码、并且倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为64,800位且编码速率为3/5的LDPC码、调制方法为64QAM、并且倍数b为2的情况下，在解调器25中，写入在用于在列方向×行方向上存储(64,800/(6×2))×(6×2)位的存储器31中的码位在行方向上以6×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的6×2(＝mb)个码位b0至b11以使得6×2(＝mb)个码位b0至b11可以被分配给两个(＝b)连续符号的6×2(＝mb)个符号位y0至y11，如图104所示。
具体地，根据图104，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y2，
码位b1分配至符号位y7，
码位b2分配至符号位y6，
码位b3分配至符号位y9，
码位b4分配至符号位y0，
码位b5分配至符号位y3，
码位b6分配至符号位y1，
码位b7分配至符号位y8，
码位b8分配至符号位y4，
码位b9分配至符号位y11，
码位b10分配至符号位y5，以及
码位b11分配至符号位y10。
图105示出了在调制方法为64QAM、LDPC码是码长N为16,200位且编码速率为3/5的LDPC码、并且倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为16,200位且编码速率为3/5的LDPC码、调制方法为64QAM、并且倍数b为2的情况下，在解调器25中，写入在用于在列方向×行方向上存储(16,200/(6×2))×(6×2)位的存储器31中的码位在行方向上以6×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的6×2(＝mb)个码位b0至b11以使得6×2(＝mb)个码位b0至b11可以被分配给两个(＝b)连续符号的6×2(＝mb)个符号位y0至y11，如图105所示。
具体地，根据图105，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y11，
码位b1分配至符号位y7，
码位b2分配至符号位y3，
码位b3分配至符号位y10，
码位b4分配至符号位y6，
码位b5分配至符号位y2，
码位b6分配至符号位y9，
码位b7分配至符号位y5，
码位b8分配至符号位y1，
码位b9分配至符号位y8，
码位b10分配至符号位y4，以及
码位b11分配至符号位y0。
图106示出了在调制方法为256QAM、LDPC码是码长N为64,800位且编码速率为3/5的LDPC码、并且倍数b为2的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为64,800位且编码速率为3/5的LDPC码、调制方法为256QAM并且倍数b为2的情况下，在解调器25中，写入在用于在列方向×行方向上存储(64,800/(8×2))×(8×2)位的存储器31中的码位在行方向上以8×2(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的8×2(＝mb)个码位b0至b15以使得8×2(＝mb)个码位b0至b15可以被分配给两个(＝b)连续符号的8×2(＝mb)个符号位y0至y15，如图106所示。
具体地，根据图106，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y2，
码位b1分配至符号位y11，
码位b2分配至符号位y3，
码位b3分配至符号位y4，
码位b4分配至符号位y0，
码位b5分配至符号位y9，
码位b6分配至符号位y1，
码位b7分配至符号位y8，
码位b8分配至符号位y10，
码位b9分配至符号位y13，
码位b10分配至符号位y7，
码位b11分配至符号位y14，
码位b12分配至符号位y6，
码位b13分配至符号位y15，
码位b14分配至符号位y5，以及
码位b15分配至符号位y12。
图107示出了在调制方法为256QAM、LDPC码是码长N为16,200位且编码速率为3/5的LDPC码、并且倍数b为1的情况下可以采用的位分配方案的示例。
在LDPC码是码长N为16,200位且编码速率为3/5的LDPC码、调制方法为256QAM并且倍数b为1的情况下，在解调器25中，写入在用于在列方向×行方向上存储(16,200/(8×1))×(8×1)位的存储器31中的码位在行方向上以8×1(＝mb)位为单位被读出并且被提供给替换部分32。
替换部分32替换从存储器31读出的8×1(＝mb)个码位b0至b7以使得8×1(＝mb)个码位b0至b7可以被分配给一个(＝b)符号的8×1(＝mb)个符号位y0至y7，如图107所示。
具体地，根据图107，替换部分32执行替换以进行如下分配：
码位b0分配至符号位y7，
码位b1分配至符号位y3，
码位b2分配至符号位y1，
码位b3分配至符号位y5，
码位b4分配至符号位y2，
码位b5分配至符号位y6，
码位b6分配至符号位y4，以及
码位b7分配至符号位y0。
现在，描述组成接收设备12的解交织器53。
图108是图解组成解交织器53的复用器54的处理的视图。
具体地，图108的A示出了复用器54的功能配置的示例。
复用器54由反向替换部分1001和存储器1002组成。
复用器54确定从前一级的解映射部分52提供的符号的符号位作为其处理对象，并且执行对应于由发送设备11的解复用器25执行的替换过程的反向替换过程(与替换过程相反的过程)，即返回由替换过程替换的LDPC码的码位(符号位)的位置的反向替换过程。然后，复用器54将作为反向替换过程的结果获得的LDPC码提供给后续级中的列扭曲解交织器55。
具体地，在复用器54中，将b个符号的mb个符号位y0、y1、...、ymb-1以b个(连续)符号为单位提供给反向替换部分1001。
反向替换部分1001执行将mb个符号位y0至ymb-1的布置返回至mb个码位b0、b1、...、bmb-1的原始布置(在由组成发送设备11侧的解复用器25的替换部分32执行的替换之前的码位b0至bmb-1的布置)的反向替换。反向替换部分1001输出作为反向替换的结果获得的码位b0至bmb-1。
存储器1002具有在行(水平)方向上存储mb位以及在列(竖直)方向上存储N/(mb)位的存储容量，其类似于组成发送设备11侧的解复用器25的存储器31。换言之，反向替换部分1001由每列存储N/(mb)位的mb列构成。
然而，在存储器1002中，在执行从发送设备11的解复用器25的存储器31中读出码位的方向上执行从反向替换部分1001输出的LDPC码的码位的写入，并且在执行将码位写入存储器31的方向上执行对写入在存储器1002中的码位的读出。
具体地，接收设备12的复用器54相继以mb位为单位在行方向上从存储器1002的第一行开始向下面的行执行对从反向替换部分1001输出的LDPC码的码位的写入，如图108的A中所示。
然后，当一个码长的码位的写入结束时，复用器54在列方向上从存储器1002中读出码位并且将码位提供给后续级的列扭曲解交织器55。
这里，图108的B是图解从存储器1002读出码位的视图。
复用器54从最左侧的列开始向右侧列从组成存储器1002的列的上方在向下的方向(列方向)执行对LDPC码的码位的读出。
现在，参照图109描述组成接收设备12的解交织器53的列扭曲解交织器55的处理。
图109示出了复用器54的存储器1002的配置的示例。
存储器1002具有在列(竖直)方向上存储mb位以及在行(水平)方向上存储N/(mb)位的存储容量，并且由mb列组成。
列扭曲解交织器55在行方向上将LDPC码的码位写入存储器1002，并且控制当在列方向上读出码位时开始读出的位置以执行列扭曲解交织。
具体地，列扭曲解交织器55执行适当改变读出起始位置的反向重新布置过程以将通过列扭曲交织重新布置的码位的布置返回到原始布置，其中要在读出起始位置处开始关于多个列的每一列的码位读出。
这里，图109示出了在调制方法为16QAM并且倍数b为1的情况下存储器1002的配置示例。相应地，一个符号的位数m为4位，并且存储器1002包括4(＝mb)列。
列扭曲解交织器55(替代复用器54)在行方向上从第一行开始向最下面的行相继地将从替换部分1001输出的LDPC码的码位写入存储器1002。
然后，如果对一个码长的码位的写入结束，则列扭曲解交织器55从最左的列开始向右侧列、从存储器1002的顶端以向下方向(列方向)执行对码位的读出。
但是，列扭曲解交织器55将在由发送设备11侧的列扭曲交织器24进行码位写入时的写入起始位置确定为码位的读出起始位置，来执行从存储器1002的码位读出。
具体地，如果各个列的顶部的位置的地址被确定为0并且列方向上各个位置的地址由按升序给出的整数表示，则在调制方法为16QAM并且倍数b为1时，列扭曲解交织器55将最左侧的列的读出起始位置设置为地址为0的位置，将(左起)第二列的读出起始位置设置为地址为2的位置，将第三列的读出起始位置设置为地址为4的位置，并且将第四列的读出起始位置设置为地址为7的位置。
应该注意到，针对其读出起始位置具有除了0以外的地址的那些列的每一个，执行码位的读出以使得在这样的读出向下执行到最低位置之后，读出位置返回到列的顶部(地址为0的位置)并且读出向下执行到读出起始位置之前紧邻读出起始位置的位置。然后，在那之后从下一(右)列执行读出。
通过执行如上所述的这种列扭曲交织，由列扭曲交织重新布置的码位的布置返回到原始布置。
图110是示出了接收设备12的配置的另一个示例的框图。
参照图110，接收设备12是接收来自发送设备11的调制信号的数据处理设备，并且包括正交解调部分51、解映射部分52、解交织器53和LDPC解码部分1021。
正交解调部分51接收来自发送设备11的调制信号，执行正交解调并且将作为正交解调的结果获得的符号(在I轴和Q轴方向上的值)提供给解映射部分52。
解映射部分52执行将来自正交解调部分51的符号转换为LDPC码的码位的解映射，并且将码位提供给解交织器53。
解交织器53包括复用器(MUX)54、列扭曲解交织器55和奇偶解交织器1011，并且对来自解映射部分52的LDPC码的码位执行解交织。
具体地，复用器54确定来自解映射部分52的LDPC码作为其处理对象，并且执行对应于由发送设备11的解复用器25执行的替换过程的反向替换过程(替换过程的逆过程)，即，将通过替换过程替换的码位的位置返回至原始位置的反向替换过程。然后，复用器54将作为反向替换过程的结果获得的LDPC码提供给列扭曲解交织器55。
列扭曲解交织器55确定来自复用器54的LDPC码作为处理的对象，并且执行对应于作为由发送设备11的列扭曲交织器24执行的重新布置过程的列扭曲交织的列扭曲解交织。
作为列扭曲解交织的结果获得的LDPC码从列扭曲解交织器55提供给奇偶解交织器1011。
奇偶解交织器1011确定由列扭曲解交织器55进行了列扭曲解交织之后的码位作为其处理对象，并且执行对应于由发送设备11的奇偶交织器23执行的奇偶交织的奇偶解交织(奇偶交织的逆过程)，即，将被奇偶交织改变了布置的LDPC码的码位的布置返回至原始布置的奇偶解交织。
作为奇偶解交织的结果获得的LDPC码从奇偶解交织器1011提供给LDPC解码部分1021。
因此，在图110的接收设备12中，将执行了反向替换过程、列扭曲解交织和奇偶解交织的LDPC码，即根据奇偶校验矩阵H通过LDPC编码获得的LDPC码提供给LDPC解码部分1021。
LDPC解码部分1021使用奇偶校验矩阵H本身或者转换奇偶校验矩阵对来自解交织器53的LDPC码执行LDPC解码，奇偶校验矩阵H用于由发送设备11的LDPC编码部分21进行的LDPC编码，转换奇偶校验矩阵至少通过对奇偶校验矩阵H执行对应于奇偶交织的列转换而获得。然后，LDPC解码部分1021输出通过LDPC解码获得的数据作为对象数据的解码结果。
这里，在图110的接收设备12中，由于根据奇偶校验矩阵H通过LDPC编码获得的LDPC码被从解交织器53(的奇偶解交织器1011)提供给LDPC解码部分1021，因此在使用用于通过发送设备11的LDPC编码部分21进行LDPC编码的奇偶校验矩阵H本身来执行LDPC码的LDPC解码时，LDPC解码部分1021能够例如由一种根据逐个节点地执行消息的数学运算(校验节点消息和变量节点消息)的全串行解码方法来执行LDPC解码的解码设备构成，或者由根据同时(并行)对所有节点执行消息的数学运算的全并行解码方法来执行LDPC解码的另一种解码设备构成。
此外，在使用通过对发送设备11的LDPC编码部分21进行LDPC编码中使用的奇偶校验矩阵H至少执行对应于奇偶交织的列替换而获得的转换奇偶校验矩阵来执行LDPC码的LDPC解码时，LDPC解码部分1021可以由如下结构的解码设备构成：该结构的解码设备针对P(或者除了1以外的P的除数)个校验节点和P个变量节点同时执行校验节点数学运算和变量节点数学运算，并且具有接收数据重新布置部分310，用于执行与用于获得LDPC码的转换奇偶校验矩阵的列替换类似的列替换以重新布置LDPC码的码位。
应该注意到，虽然在图110中为了描述的方便而彼此单独地配置用于执行反向替换过程的复用器54、用于执行列扭曲解交织的列扭曲解交织器55和用于执行奇偶解交织的奇偶解交织器1011，但是复用器54、列扭曲解交织器55和奇偶解交织器1011中的两个或者更多个可以与发送设备11的奇偶交织器23、列扭曲交织器24和解复用器25类似地集成地构成。
图111是示出了可以用于接收设备12的接收系统的配置的第一示例的框图。
参照图111，接收系统包括获取部分1101、传输线解码处理部分1102和信息源解码处理部分1103。
获取部分1101通过诸如陆地数字广播、卫星数字广播、CATV网络、因特网或者某些其它网络等传输线获取包括至少通过对诸如节目的图像数据和音乐数据等对象数据进行LDPC编码而获得的LDPC码的信号。然后，获取部分1101将所获取的信号提供给传输线解码处理部分1102。
这里，在由获取部分1101获取的信号是例如通过地波、卫星波或CATV(有线电视)等来自广播站的广播时，获取部分1101由调谐器或STB(机顶盒)等构成。另一方面，在由获取部分1101获取的信号例如从web服务器以如IPTV(网络协议电视)的多播状态发送时，获取部分11由诸如NIC(网络接口卡)的网络I/F(接口)构成。
传输线解码处理部分1102执行传输线解码过程，该传输线解码过程至少包括针对由获取部分1101通过传输线获取的信号纠正在传输线中产生的差错的过程，并且将作为传输线解码过程的结果获得的信号提供给信息源解码处理部分1103。
具体地，由获取部分1101通过传输线获取的信号是通过至少执行用于纠正在传输线中产生的差错的纠错编码而获得的信号，对于上述这种信号，传输线解码处理部分1102执行诸如纠错过程的传输线解码过程。
这里，例如LDPC编码、里德-所罗门编码等可以用作纠错编码。这里，至少执行LDPC编码作为纠错编码。
另外，传输线解码过程有时包括调制信号的解调等。
信息源解码处理部分1103执行至少包括用于针对已经执行了传输线解码过程的信号将压缩信息解压为原始信息的处理的信息源解码过程。
具体地，由获取部分1101通过传输线获取的信号有时通过压缩编码进行了处理，压缩编码用于压缩信息以便减少诸如图像、声音等信息的数据量。在该实例中，信息源解码处理部分1103执行诸如用于针对已经执行了传输线解码处理的信号将压缩的信息解压为原始信息的过程(解压缩过程)的信息源解码过程。
应该注意到，在由获取部分1101通过传输线获取的信号没有被执行压缩编码时，信息源解码处理部分1103不执行将压缩信息解压为原始信息的过程。
这里，例如MPEG解码等可以用作解压缩过程。另外，除了解压缩过程以外，传输线解码过程有时还包括解密。
在以上述方式配置的接收系统中，获取部分1101通过传输线接收通过执行诸如对例如图像、声音等数据的MPEG编码的压缩编码并且进一步对压缩编码数据执行诸如LDPC编码的纠错编码而获得的信号。信号提供给传输线解码处理部分1102。
在传输线解码处理部分1102中，执行与例如由正交解调部分51、解映射部分52、解交织部分53和LDPC解码部分56(或LDPC解码部分1021)执行的过程类似的过程作为对来自获取部分1101的信号的传输线解码过程。然后，作为传输线解码过程的结果获得的信号被提供给信息源解码处理部分1103。
在信息源解码处理部分1103中，对来自传输线解码处理部分1102的信号执行诸如MPEG解码的信息源解码过程，并且输出作为信息解码过程的结果获得的图像或声音。
如上所述的图111的接收系统可以用于例如用于接收作为数字广播
的电视广播的电视调谐器等。
应该注意到，可以将获取部分1101、传输线解码处理部分1102和信息源解码处理部分1103分别配置为单独的设备(硬件(IC(集成电路)等)或软件模块)。
此外，关于获取部分1101、传输线解码处理部分1102和信息源解码处理部分1103，获取部分1101和传输线解码处理部分1102的组、传输线解码处理部分1102和信息源解码处理部分1103的另一个组、或者获取部分1101、传输线解码处理部分1102和信息源解码处理部分1103的又一个组可以被配置为单个独立的设备。
图112是示出了可以用于接收设备12的接收系统的配置的第二示例的框图。
应该注意到，在图112中，与图111中的单元对应的单元用相同的参考标记表示，并且在以下的描述中适当地省略对其的描述。
图112的接收系统与图111的接收系统的共同点在于它包括获取部分1101、传输线解码处理部分1102和信息源解码处理部分1103，而与图111的接收系统的不同在于它还包括了输出部分1111。
输出部分1111是例如用于显示图像的显示设备或者用于输出声音的扬声器，并且输出作为从信息源解码处理部分1103输出的信号的图像和声音等。换言之，输出部分1111显示图像或者输出声音。
如上所述的图112的这种接收系统可以用于例如用于接收作为数字广播的电视广播的TV(电视接收机)、用于接收无线电广播的无线电接收机等。
应该注意到，在由获取部分1101获取的信号不是应用了压缩编码的形式时，从传输线解码处理部分1102输出的信号被提供给输出部分1111。
图113是示出了可以应用于接收设备12的接收系统的配置的第三示例的框图。
应该注意到，在图113中，与图111中的单元对应的单元用相同的参考标记表示，并且在以下的描述中适当地省略对其的描述。
图113的接收系统与图111的接收系统的共同点在于它包括获取部分1101和传输线解码处理部分1102。
但是，图113的接收系统与图111的接收系统的不同在于它不包括信息源解码处理部分1103而是还包括记录部分1121。
记录部分1121将从传输线解码处理部分1102输出的信号(例如，MPEG的TS的TS包)记录(存储)在诸如光盘、硬盘(磁盘)或者闪存等的记录(存储)介质。
如上所述的图113的这种接收系统可以应用于用来记录电视广播等的记录器。
应该注意到，在图113中，接收系统可以包括信息源解码处理部分1103，使得在由信息源解码处理部分1103执行了信息源解码过程之后的信号，即通过解码获得的图像或者声音被记录部分1121记录。

Claims (38)

1.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为19的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为23的位置，以及
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为24的位置。
2.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为21的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为33的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为70的位置，以及
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为72的位置。
3.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述14个列中的第6列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为30的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为33的位置。
4.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为62的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为74的位置，以及
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为76的位置。
5.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16位，而整数b是1；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为28的位置，以及
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为32的位置。
6.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置，
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16位，而整数b是2；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为31的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为47的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为54的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为55的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为58的位置，
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为58的位置。
7.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16位，而整数b是1；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置，
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为17的位置。
8.一种数据处理设备，包括：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16位，而整数b是2；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为56的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为58的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为64的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为70的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为76的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为84的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为86的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为91的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为92的位置，
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为94的位置。
9.如权利要求1至8中任何一个所述的数据处理设备，其中
所述存储装置具有用于在所述行方向上存储mb个位的mb个列并且在所述列方向上存储B个位，并且其中
mb×B个位大于N个位，
当在所述列方向上写入N个码位时剩余的所述mb列中的第mb个列的存储区被设置成不用于码位的写入的未使用区域，并且对于第mb个列，将码位写入作为非未使用区域的存储区的可用区域。
10.如权利要求9所述的数据处理设备，其中
除了所述码位之外的预定数据被写入所述未使用区域。
11.如权利要求1所述的数据处理设备，其中
所述存储装置具有用于在所述行方向上存储14×1个位的14个列并且在所述列方向上存储4,629个位，并且
当在所述列方向上写入64,800个码位时剩余的所述14个列中的第14列的6个位的存储区被设置成不用于码位的写入的未使用区域，并且对于第14列，将码位写入作为非未使用区域的4,623个位的存储区的可用区域。
12.如权利要求11所述的数据处理设备，其中
除了码位之外的预定数据被写入第14列的6个位的未使用区域。
13.如权利要求2所述的数据处理设备，其中
所述存储装置具有用于在所述行方向上存储14×2个位的28个列，并且在所述列方向上存储2,315个位，并且
当在所述列方向上写入64,800个码位时剩余的所述28个列中的第28列的20个位的存储区被设置成不用于码位的写入的未使用区域，并且对于第28列，将码位写入作为非未使用区域的2,295个位的存储区的可用区域。
14.如权利要求13所述的数据处理设备，其中
将除了码位之外的预定数据写入第28列的20位个的未使用区域。
15.如权利要求3所述的数据处理设备，其中
所述存储装置具有用于在所述行方向上存储14×1个位的14个列，并且在所述列方向上存储1,158个位，并且
当在所述列方向上写入16,200个码位时剩余的所述14个列中的第14列的12个位的存储区被设置成不用于码位的写入的未使用区域，并且对于第14列，将码位写入作为非未使用区域的1,146个位的存储区的可用区域。
16.如权利要求15所述的数据处理设备，其中
除了码位之外的预定数据被写入第14列的12个位的未使用区域。
17.如权利要求4所述的数据处理设备，其中
所述存储装置具有用于在所述行方向上存储14×2个位的28个列，并且在所述列方向上存储579个位，并且
当在所述列方向上写入16,200码位时剩余的所述28个列中的第28列的12个位的存储区被设置成不用于码位的写入的未使用区域，并且对于第28列，将码位写入作为非未使用区域的567个位的存储区的可用区域。
18.如权利要求17所述的数据处理设备，其中
将除了码位之外的预定数据写入第28列的12个位的未使用区域。
19.如权利要求7所述的数据处理设备，其中
所述存储装置具有用于在所述行方向上存储16×1个位的16个列，并且在所述列方向上存储1,013个位，并且
当在所述列方向上写入16,200个码位时剩余的所述16个列中的第16列的8个位的存储区被设置成不用于码位的写入的未使用区域，并且对于第16列，将码位写入作为非未使用区域的1,005个位的存储区的可用区域。
20.如权利要求19所述的数据处理设备，其中
除了码位之外的预定数据被写入第16列的8个位的未使用区域。
21.如权利要求8所述的数据处理设备，其中
所述存储装置具有用于在所述行方向上存储16×2个位的32个列，并且在所述列方向上存储507个位，和
当在所述列方向上写入16,200个码位时剩余的所述32个列中的第32列的24个位的存储区被设置成不用于码位的写入的未使用区域，并且对于第32列，将码位写入作为非未使用区域的483个位的存储区的可用区域。
22.如权利要求21所述的数据处理设备，其中
将除了码位之外的预定数据写入第32列的24个位的未使用区域。
23.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为19的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为23的位置，以及
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为24的位置。
24.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为21的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为33的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为70的位置，以及
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为72的位置。
25.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述14个列中的第6列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为30的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为33的位置。
26.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为62的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为74的位置，以及
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为76的位置。
27.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16个位，而整数b是1；
所述LDPC码的16个码位被映射到以预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置，
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为28的位置，以及
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为32的位置。
28.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置，
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16个位，而整数b是2；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为31的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为47的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为54的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为55的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为58的位置，以及
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为58的位置。
29.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16个位，而整数b是1；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中1的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为17的位置。
30.一种用于交织数据的数据处理设备的数据处理方法，所述数据处理设备包含：
重新布置装置，用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置，
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16个位，而整数b是2；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为56的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为58的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为64的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为70的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为76的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为84的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为86的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为91的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为92的位置，以及
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为94的位置。
31.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为19的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为23的位置，以及
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为24的位置。
32.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为4的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为21的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为29的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为33的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为66的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为70的位置，以及
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为72的位置。
33.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是1；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×1个位的14个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述14个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述14个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述14个列中的第4列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述14个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述14个列中的第6列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述14个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述14个列中的第8列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述14个列中的第10列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述14个列中的第11列的所述写入起始位置设置为地址为30的位置，
将所述存储装置的所述14个列中的第12列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述14个列中的第13列的所述写入起始位置设置为地址为32的位置，以及
将所述存储装置的所述14个列中的第14列的所述写入起始位置设置为地址为33的位置。
34.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是14个位，而整数b是2；
所述LDPC码的14个码位被映射到预定调制方法规定的214个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储14×2个位的28个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述28个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第3列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第4列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述28个列中的第5列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第6列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第7列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述28个列中的第8列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第9列的所述写入起始位置设置为地址为5的位置，
将所述存储装置的所述28个列中的第10列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述28个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述28个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述28个列中的第15列的所述写入起始位置设置为地址为34的位置，
将所述存储装置的所述28个列中的第16列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述28个列中的第17列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述28个列中的第19列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述28个列中的第20列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第21列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第22列的所述写入起始位置设置为地址为51的位置，
将所述存储装置的所述28个列中的第23列的所述写入起始位置设置为地址为52的位置，
将所述存储装置的所述28个列中的第24列的所述写入起始位置设置为地址为62的位置，
将所述存储装置的所述28个列中的第25列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第26列的所述写入起始位置设置为地址为65的位置，
将所述存储装置的所述28个列中的第27列的所述写入起始位置设置为地址为74的位置，以及
将所述存储装置的所述28个列中的第28列的所述写入起始位置设置为地址为76的位置。
35.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16个位，而整数b是1；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为20的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为27的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为28的位置，以及
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为32的位置。
36.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有11种不同编码率和64,800位的码长度N的任何LDPC码；
m个位是16个位，而整数b是2；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置，
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为7的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为10的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为11的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为14的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为15的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为16的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为25的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为31的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为32的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为47的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为50的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为54的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为55的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为57的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为58的位置，以及
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为58的位置。
37.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16个位，而整数b是1；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×1个位的16个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述16个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述16个列中的第2列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第3列的所述写入起始位置设置为地址为1的位置，
将所述存储装置的所述16个列中的第4列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第5列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述16个列中的第6列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述16个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述16个列中的第8列的所述写入起始位置设置为地址为8的位置，
将所述存储装置的所述16个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第10列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第11列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第12列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述16个列中的第13列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第14列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述16个列中的第15列的所述写入起始位置设置为地址为17的位置，以及
将所述存储装置的所述16个列中的第16列的所述写入起始位置设置为地址为17的位置。
38.一种使计算机充当重新布置装置的程序，所述重新布置装置用于
当在用于在行方向和列方向上存储LDPC(低密度奇偶校验)码的码位的存储装置的列方向上写入以及在行方向上读出的LDPC码的码位被设置成符号，而所述LDPC码的等于或多于2位的m个码位被作为一个符号发送的情况下，
执行列扭曲交织以作为用于重新布置所述LDPC码的码位的重新布置过程，当要针对所述存储装置的每列在所述存储装置的列方向上写入所述LDPC码的码位时，所述列扭曲交织改变写入起始位置；
所述存储装置
在所述LDPC码的码长度由N位表示，预定的正整数由b表示，并且等于或大于N/(mb)的最小整数由B表示的情况下，
在所述行方向上存储mb个位，并且在所述列方向上存储B个位；
当在所述存储装置的所述行方向上读出的mb个位被设置成b个符号时，
所述LDPC码是DVB-S.2或DVB-T.2标准中规定的并且具有10种不同编码率和16,200位的码长度N的任何LDPC码；
m个位是16个位，而整数b是2；
所述LDPC码的16个码位被映射到预定调制方法规定的216个信号点中的信号点；
所述存储装置具有用于在所述行方向上存储16×2个位的32个列；
所述重新布置装置
在所述存储装置在所述列方向上的顶端位置的地址为0并且所述存储装置在所述列方向上的位置的地址被表示为升序的整数的情况下，
将所述存储装置的所述32个列中的第1列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第2列的所述写入起始位置设置为地址为0的位置，
将所述存储装置的所述32个列中的第3列的所述写入起始位置设置为地址为2的位置，
将所述存储装置的所述32个列中的第4列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第5列的所述写入起始位置设置为地址为3的位置，
将所述存储装置的所述32个列中的第6列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第7列的所述写入起始位置设置为地址为6的位置，
将所述存储装置的所述32个列中的第8列的所述写入起始位置设置为地址为9的位置，
将所述存储装置的所述32个列中的第9列的所述写入起始位置设置为地址为12的位置，
将所述存储装置的所述32个列中的第10列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第11列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第12列的所述写入起始位置设置为地址为17的位置，
将所述存储装置的所述32个列中的第13列的所述写入起始位置设置为地址为22的位置，
将所述存储装置的所述32个列中的第14列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第15列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第16列的所述写入起始位置设置为地址为28的位置，
将所述存储装置的所述32个列中的第17列的所述写入起始位置设置为地址为38的位置，
将所述存储装置的所述32个列中的第18列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第19列的所述写入起始位置设置为地址为40的位置，
将所述存储装置的所述32个列中的第20列的所述写入起始位置设置为地址为48的位置，
将所述存储装置的所述32个列中的第21列的所述写入起始位置设置为地址为56的位置，
将所述存储装置的所述32个列中的第22列的所述写入起始位置设置为地址为58的位置，
将所述存储装置的所述32个列中的第23列的所述写入起始位置设置为地址为64的位置，
将所述存储装置的所述32个列中的第24列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第25列的所述写入起始位置设置为地址为67的位置，
将所述存储装置的所述32个列中的第26列的所述写入起始位置设置为地址为70的位置，
将所述存储装置的所述32个列中的第27列的所述写入起始位置设置为地址为76的位置，
将所述存储装置的所述32个列中的第28列的所述写入起始位置设置为地址为84的位置，
将所述存储装置的所述32个列中的第29列的所述写入起始位置设置为地址为86的位置，
将所述存储装置的所述32个列中的第30列的所述写入起始位置设置为地址为91的位置，
将所述存储装置的所述32个列中的第31列的所述写入起始位置设置为地址为92的位置，以及
将所述存储装置的所述32个列中的第32列的所述写入起始位置设置为地址为94的位置。
CN200880124093.1A 2007-11-26 2008-11-26 数据处理设备、数据处理方法和程序 Expired - Fee Related CN101911506B (zh)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
JP2007304690 2007-11-26
JP2007-304690 2007-11-26
JP2008070467 2008-03-18
JP2008-070467 2008-03-18
JP2008259466 2008-10-06
JP2008-259466 2008-10-06
PCT/JP2008/071399 WO2009069628A1 (ja) 2007-11-26 2008-11-26 データ処理装置、データ処理方法、及びプログラム

Publications (2)

Publication Number Publication Date
CN101911506A true CN101911506A (zh) 2010-12-08
CN101911506B CN101911506B (zh) 2014-04-02

Family

ID=40678523

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200880124093.1A Expired - Fee Related CN101911506B (zh) 2007-11-26 2008-11-26 数据处理设备、数据处理方法和程序

Country Status (5)

Country Link
US (1) US8489955B2 (zh)
EP (5) EP2958239A1 (zh)
CN (1) CN101911506B (zh)
TW (1) TWI410055B (zh)
WO (1) WO2009069628A1 (zh)

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103548272A (zh) * 2011-05-27 2014-01-29 索尼公司 数据处理装置和数据处理方法
CN103609025A (zh) * 2011-04-28 2014-02-26 索尼公司 数据处理装置和数据处理方法
CN104969478A (zh) * 2013-02-08 2015-10-07 索尼公司 数据处理装置以及数据处理方法
CN104969477A (zh) * 2013-02-08 2015-10-07 索尼公司 数据处理装置和数据处理方法
CN104969476A (zh) * 2013-02-08 2015-10-07 索尼公司 数据处理装置以及数据处理方法
CN105144589A (zh) * 2013-05-02 2015-12-09 索尼公司 数据处理装置以及数据处理方法
CN105191148A (zh) * 2013-05-02 2015-12-23 索尼公司 数据处理装置以及数据处理方法
CN105210299A (zh) * 2013-05-02 2015-12-30 索尼公司 数据处理装置以及数据处理方法
CN105531935A (zh) * 2013-09-20 2016-04-27 索尼公司 数据处理装置和数据处理方法
CN105556858A (zh) * 2013-09-24 2016-05-04 索尼公司 数据处理装置和数据处理方法
CN105556853A (zh) * 2013-09-20 2016-05-04 索尼公司 数据处理装置和数据处理方法
CN108109629A (zh) * 2016-11-18 2018-06-01 南京大学 一种基于线性预测残差分类量化的多描述语音编解码方法和系统
CN108463951A (zh) * 2015-11-10 2018-08-28 索尼公司 数据处理装置和数据处理方法
CN109120276A (zh) * 2017-05-05 2019-01-01 华为技术有限公司 信息处理的方法、通信装置
JP2021048602A (ja) * 2011-05-18 2021-03-25 パナソニック株式会社 並列ビットインターリーバ

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
ES2407505T3 (es) 2007-10-30 2013-06-12 Sony Corporation Aparato y método de procesamiento de datos
JP2011176782A (ja) * 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP2011176783A (ja) * 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP2011176784A (ja) * 2010-02-26 2011-09-08 Sony Corp データ処理装置、及びデータ処理方法
JP2011199833A (ja) * 2010-02-26 2011-10-06 Sony Corp データ処理装置、及びデータ処理方法、並びに、受信システム
JP2012004873A (ja) * 2010-06-17 2012-01-05 Sony Corp データ処理装置、及びデータ処理方法
JP2012015687A (ja) * 2010-06-30 2012-01-19 Sony Corp データ処理装置、及びデータ処理方法
JP2012015688A (ja) * 2010-06-30 2012-01-19 Sony Corp データ処理装置、及びデータ処理方法
JP5500379B2 (ja) * 2010-09-03 2014-05-21 ソニー株式会社 データ処理装置、及びデータ処理方法
JP5505725B2 (ja) 2010-09-16 2014-05-28 ソニー株式会社 データ処理装置、及びデータ処理方法
JP2012085196A (ja) * 2010-10-14 2012-04-26 Sony Corp データ処理装置、及びデータ処理方法
JP5601182B2 (ja) 2010-12-07 2014-10-08 ソニー株式会社 データ処理装置、及びデータ処理方法
EP2525497A1 (en) * 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
EP2525495A1 (en) * 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
EP2525496A1 (en) * 2011-05-18 2012-11-21 Panasonic Corporation Bit-interleaved coding and modulation (BICM) with quasi-cyclic LDPC codes
EP2552043A1 (en) 2011-07-25 2013-01-30 Panasonic Corporation Spatial multiplexing for bit-interleaved coding and modulation with quasi-cyclic LDPC codes
EP2560311A1 (en) 2011-08-17 2013-02-20 Panasonic Corporation Cyclic-block permutations for spatial multiplexing with quasi-cyclic LDPC codes
CN103023603B (zh) * 2011-09-20 2015-07-08 澜起科技（上海）有限公司 基于ldpc校验矩阵的比特交织编码调制的实现方法
GB2509073B (en) * 2012-12-19 2015-05-20 Broadcom Corp Methods and apparatus for error coding
MX2014011863A (es) * 2013-02-08 2014-11-03 Sony Corp Dispositivo de procesamiento de datos y metodo de procesamiento de datos.
JPWO2014123017A1 (ja) 2013-02-08 2017-02-02 サターン ライセンシング エルエルシーＳａｔｕｒｎ Ｌｉｃｅｎｓｉｎｇ ＬＬＣ データ処理装置、及びデータ処理方法
HUE059575T2 (hu) * 2013-05-02 2022-12-28 Saturn Licensing Llc LDPC kód moduláció 8PSK-val és 16APSK-val kombinálva
KR101752070B1 (ko) * 2013-06-12 2017-06-28 소니 주식회사 데이터 처리 장치, 및 데이터 처리 방법
CA2923588A1 (en) * 2013-09-20 2015-03-26 Sony Corporation Data processing device and data processing method
CA2940197C (en) * 2014-02-20 2022-07-26 Shanghai National Engineering Research Center Of Digital Television Co., Ltd Interleaving and mapping method and deinterleaving and demapping method for ldpc codeword
WO2015178214A1 (ja) * 2014-05-21 2015-11-26 ソニー株式会社 データ処理装置、及び、データ処理方法
KR101579194B1 (ko) * 2015-02-09 2015-12-21 성균관대학교산학협력단 메모리 액세스 방법 및 메모리 장치
KR102287619B1 (ko) * 2015-02-12 2021-08-10 한국전자통신연구원 길이가 64800이며, 부호율이 2/15인 ldpc 부호어 및 64-심볼 맵핑을 위한 비트 인터리버 및 이를 이용한 비트 인터리빙 방법
CN108400844B (zh) 2017-02-04 2021-07-20 华为技术有限公司 信息处理的方法、装置、通信设备和通信系统
RU2769945C2 (ru) * 2020-08-21 2022-04-11 Общество с ограниченной ответственностью "ЛАБОРАТОРИЯ СФЕРА" Способ кодирования канала в системе связи, использующей LDPC-код

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685621A (zh) * 2002-10-29 2005-10-19 三星电子株式会社 用于解交织通信设备中的交织数据流的方法和装置
CN1787420A (zh) * 2005-12-16 2006-06-14 清华大学 一种信号交织图案的生成方法
CN1838543A (zh) * 2005-03-11 2006-09-27 三星电子株式会社 通信系统中的信道交织/解交织装置及其控制方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6353900B1 (en) * 1998-09-22 2002-03-05 Qualcomm Incorporated Coding system having state machine based interleaver
JP4505953B2 (ja) 2000-06-08 2010-07-21 ソニー株式会社 符号化装置及び符号化方法、並びに、復号装置及び復号方法
US6633856B2 (en) * 2001-06-15 2003-10-14 Flarion Technologies, Inc. Methods and apparatus for decoding LDPC codes
US6938196B2 (en) * 2001-06-15 2005-08-30 Flarion Technologies, Inc. Node processors for use in parity check decoders
US7349478B2 (en) * 2001-12-06 2008-03-25 Pulse-Link, Inc. Ultra-wideband communication apparatus and methods
US6961888B2 (en) * 2002-08-20 2005-11-01 Flarion Technologies, Inc. Methods and apparatus for encoding LDPC codes
JP4163023B2 (ja) * 2003-02-28 2008-10-08 三菱電機株式会社 検査行列生成方法および検査行列生成装置
EP1463255A1 (en) 2003-03-25 2004-09-29 Sony United Kingdom Limited Interleaver for mapping symbols on the carriers of an OFDM system
JP4224777B2 (ja) 2003-05-13 2009-02-18 ソニー株式会社 復号方法および復号装置、並びにプログラム
KR100505694B1 (ko) * 2003-07-09 2005-08-02 삼성전자주식회사 직접 계산 방식에 의한 코드화 직교 주파수 분할 다중화수신기의 채널 상태 평가 장치 및 그 방법
JP2005051469A (ja) 2003-07-28 2005-02-24 Sony Corp 符号化装置および符号化方法、並びにプログラム
CA2579629C (en) * 2003-09-04 2010-05-04 The Directv Group, Inc. Method and system for providing short block length low density parity check (ldpc) codes
US7334181B2 (en) * 2003-09-04 2008-02-19 The Directv Group, Inc. Method and system for providing short block length low density parity check (LDPC) codes
KR100975061B1 (ko) * 2003-11-28 2010-08-11 삼성전자주식회사 저밀도 패리티 검사를 이용한 패리티 정보 생성 방법
US7165205B2 (en) * 2004-05-14 2007-01-16 Motorola, Inc. Method and apparatus for encoding and decoding data
FR2871975B1 (fr) * 2004-06-22 2006-08-11 St Microelectronics Sa Decodeur ldpc
WO2006055086A1 (en) * 2004-10-01 2006-05-26 Thomson Licensing A low density parity check (ldpc) decoder
US7996746B2 (en) * 2004-10-12 2011-08-09 Nortel Networks Limited Structured low-density parity-check (LDPC) code
KR20060135451A (ko) * 2005-06-25 2006-12-29 삼성전자주식회사 저밀도 패리티 검사 행렬 부호화 방법 및 장치
JP4646725B2 (ja) 2005-07-27 2011-03-09 キヤノン株式会社 撮像装置及び撮像装置の制御方法
JP2007096658A (ja) 2005-09-28 2007-04-12 Matsushita Electric Ind Co Ltd 無線送信装置および無線受信装置
JP2007158463A (ja) * 2005-11-30 2007-06-21 Icom Inc インタリーブ方法、インタリーブ装置及びデインタリーブ装置
US7805652B1 (en) * 2006-02-10 2010-09-28 Marvell International Ltd. Methods for generating and implementing quasi-cyclic irregular low-density parity check codes
ES2407505T3 (es) * 2007-10-30 2013-06-12 Sony Corporation Aparato y método de procesamiento de datos

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1685621A (zh) * 2002-10-29 2005-10-19 三星电子株式会社 用于解交织通信设备中的交织数据流的方法和装置
CN1838543A (zh) * 2005-03-11 2006-09-27 三星电子株式会社 通信系统中的信道交织/解交织装置及其控制方法
CN1787420A (zh) * 2005-12-16 2006-06-14 清华大学 一种信号交织图案的生成方法

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103609025A (zh) * 2011-04-28 2014-02-26 索尼公司 数据处理装置和数据处理方法
JP2021048602A (ja) * 2011-05-18 2021-03-25 パナソニック株式会社 並列ビットインターリーバ
JP6999010B2 (ja) 2011-05-18 2022-01-18 パナソニック株式会社 並列ビットインターリーバ
CN103548272A (zh) * 2011-05-27 2014-01-29 索尼公司 数据处理装置和数据处理方法
CN103548272B (zh) * 2011-05-27 2017-06-23 索尼公司 数据处理装置和数据处理方法
CN104969476A (zh) * 2013-02-08 2015-10-07 索尼公司 数据处理装置以及数据处理方法
CN104969476B (zh) * 2013-02-08 2019-05-07 索尼公司 数据处理装置以及数据处理方法
CN104969477A (zh) * 2013-02-08 2015-10-07 索尼公司 数据处理装置和数据处理方法
CN104969478A (zh) * 2013-02-08 2015-10-07 索尼公司 数据处理装置以及数据处理方法
CN104969477B (zh) * 2013-02-08 2019-06-04 索尼公司 数据处理装置和数据处理方法
CN104969478B (zh) * 2013-02-08 2019-05-07 索尼公司 数据处理装置以及数据处理方法
CN105191148A (zh) * 2013-05-02 2015-12-23 索尼公司 数据处理装置以及数据处理方法
CN105210299A (zh) * 2013-05-02 2015-12-30 索尼公司 数据处理装置以及数据处理方法
CN105144589A (zh) * 2013-05-02 2015-12-09 索尼公司 数据处理装置以及数据处理方法
CN105144589B (zh) * 2013-05-02 2019-06-28 索尼公司 数据处理装置以及数据处理方法
CN105210299B (zh) * 2013-05-02 2019-06-21 索尼公司 数据处理装置以及数据处理方法
CN105191148B (zh) * 2013-05-02 2019-06-21 索尼公司 数据处理装置以及数据处理方法
CN105531935A (zh) * 2013-09-20 2016-04-27 索尼公司 数据处理装置和数据处理方法
CN105531935B (zh) * 2013-09-20 2020-03-31 索尼公司 数据处理装置和数据处理方法
US10277257B2 (en) 2013-09-20 2019-04-30 Saturn Licensing Llc Data processing device and data processing method
CN105556853A (zh) * 2013-09-20 2016-05-04 索尼公司 数据处理装置和数据处理方法
US20190215020A1 (en) 2013-09-20 2019-07-11 Saturn Licensing Llc Data processing device and data processing method
US10951241B2 (en) 2013-09-20 2021-03-16 Saturn Licensing Llc Data processing device and data processing method
CN105556858A (zh) * 2013-09-24 2016-05-04 索尼公司 数据处理装置和数据处理方法
US11341047B2 (en) 2015-11-10 2022-05-24 Saturn Licensing Llc Data processing apparatus, and data processing method
CN108463951A (zh) * 2015-11-10 2018-08-28 索尼公司 数据处理装置和数据处理方法
CN108463951B (zh) * 2015-11-10 2022-06-24 索尼公司 数据处理装置和数据处理方法
CN108109629A (zh) * 2016-11-18 2018-06-01 南京大学 一种基于线性预测残差分类量化的多描述语音编解码方法和系统
US10432219B2 (en) 2017-05-05 2019-10-01 Huawei Technologies Co., Ltd. Apparatus and method for channel coding in communication system
US10924134B2 (en) 2017-05-05 2021-02-16 Huawei Technologies Co., Ltd. Apparatus and method for channel coding in communication system
CN109120276B (zh) * 2017-05-05 2019-08-13 华为技术有限公司 信息处理的方法、通信装置
CN109120276A (zh) * 2017-05-05 2019-01-01 华为技术有限公司 信息处理的方法、通信装置
US11374591B2 (en) 2017-05-05 2022-06-28 Huawei Technologies Co., Ltd. Apparatus and method for channel coding in communication system
US11777521B2 (en) 2017-05-05 2023-10-03 Huawei Technologies Co., Ltd. Apparatus and method for channel coding in communication system

Also Published As

Publication number Publication date
EP2940875A1 (en) 2015-11-04
TW200943736A (en) 2009-10-16
US20100281329A1 (en) 2010-11-04
EP2966782A1 (en) 2016-01-13
EP2214320A1 (en) 2010-08-04
CN101911506B (zh) 2014-04-02
US8489955B2 (en) 2013-07-16
EP2958239A1 (en) 2015-12-23
TWI410055B (zh) 2013-09-21
WO2009069628A1 (ja) 2009-06-04
EP2214320A4 (en) 2015-03-18
EP2961073A1 (en) 2015-12-30

Similar Documents

Publication Publication Date Title
CN101911506B (zh) 数据处理设备、数据处理方法和程序
CN101874350B (zh) 数据处理设备和数据处理方法
CN101911507B (zh) 数据处理设备和数据处理方法
CN103181082B (zh) 数据处理装置和数据处理方法
CN101874352B (zh) 数据处理设备和数据处理方法以及编码设备和编码方法
CN101911504B (zh) 数据处理设备和数据处理方法
EP2675068B1 (en) Column-twist interleaving for ldpc codes
CA2868419C (en) Data processing apparatus and data processing method
CN101874351B (zh) 数据处理设备和数据处理方法
EP3148088B1 (en) Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 12/15 ldpc code of length 16200
CN103765782A (zh) 数据处理器和数据处理方法
EP3442128B1 (en) Ldpc codes of length 64800 suitable for dvb-s2x transmission systems
EP3148091B1 (en) Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 8/15 ldpc code of length 16200
CN105379127A (zh) 数据处理装置以及数据处理方法
CN103329446A (zh) 数据处理装置和数据处理方法
CN103339862A (zh) 数据处理装置和数据处理方法
CA2900007C (en) Data processing device and data processing method
EP3148084B1 (en) Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 12/15 ldpc code of length 16200
EP3148087B1 (en) Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 12/15 ldpc code of length 16200
CN104969478A (zh) 数据处理装置以及数据处理方法
CN105379125A (zh) 数据处理装置以及数据处理方法
EP3148085B1 (en) Bit interleaved coded modulation with a group-wise interleaver adapted to a rate 10/15 ldpc code of length 16200
CN104969476A (zh) 数据处理装置以及数据处理方法
CN103477563A (zh) 数据处理装置和数据处理方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20140402

Termination date: 20201126

CF01 Termination of patent right due to non-payment of annual fee