JP2011199833A - データ処理装置、及びデータ処理方法、並びに、受信システム - Google Patents

データ処理装置、及びデータ処理方法、並びに、受信システム Download PDF

Info

Publication number
JP2011199833A
JP2011199833A JP2010225256A JP2010225256A JP2011199833A JP 2011199833 A JP2011199833 A JP 2011199833A JP 2010225256 A JP2010225256 A JP 2010225256A JP 2010225256 A JP2010225256 A JP 2010225256A JP 2011199833 A JP2011199833 A JP 2011199833A
Authority
JP
Japan
Prior art keywords
bits
bit
code
ldpc
parity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2010225256A
Other languages
English (en)
Inventor
Rui Sakai
塁 阪井
Makiko Yamamoto
真紀子 山本
Yuji Shinohara
雄二 篠原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2010225256A priority Critical patent/JP2011199833A/ja
Priority to PCT/JP2011/053454 priority patent/WO2011105290A1/ja
Publication of JP2011199833A publication Critical patent/JP2011199833A/ja
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/11—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits using multiple parity bits
    • H03M13/1102—Codes on graphs and decoding on graphs, e.g. low-density parity check [LDPC] codes
    • H03M13/1148—Structural properties of the code parity-check or generator matrix
    • H03M13/116—Quasi-cyclic LDPC [QC-LDPC] codes, i.e. the parity-check matrix being composed of permutation or circulant sub-matrices
    • H03M13/1165—QC-LDPC codes as defined for the digital video broadcasting [DVB] specifications, e.g. DVB-Satellite [DVB-S2]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
    • H03M13/255—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with Low Density Parity Check [LDPC] codes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/35—Unequal or adaptive error protection, e.g. by providing a different level of protection according to significance of source information or by adapting the coding according to the change of transmission channel characteristics
    • H03M13/356—Unequal error protection [UEP]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/65—Purpose and implementation aspects
    • H03M13/6522—Intended application, e.g. transmission or communication standard
    • H03M13/6552—DVB-T2

Abstract

【課題】データのエラーに対する耐性を向上させる。
【解決手段】符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号への符号化を行うLDPCエンコーダ１２２は、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、その10800ビットの情報ビットをLDPC符号化することにより、5400ビットのパリティビットを求め、その5400ビットのパリティビットのうちの、360×3ビットを、360ビットのデータのパリティビットとして採用することにより、360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化する。本発明は、例えば、LDPC符号を伝送する伝送システム等に適用できる。
【選択図】図１５２

Description

本発明は、データ処理装置、及びデータ処理方法、並びに、受信システムに関し、特に、例えば、データのエラーに対する耐性を向上させることができるようにするデータ処理装置、及び、データ処理方法、並びに、受信システムに関する。
LDPC(Low Density Parity Check)符号は、高い誤り訂正能力を有し、近年では、例えば、欧州で行われているDVB(Digital Video Broadcasting)-S.2等の衛星ディジタル放送を含む伝送方式に広く採用され始めている（例えば、非特許文献１を参照）。また、LDPC符号は、次世代の地上ディジタル放送にも採用が検討されている。
LDPC符号は、近年の研究により、ターボ符号等と同様に、符号長を長くしていくにしたがって、シャノン限界に近い性能が得られることがわかりつつある。また、LDPC符号は、最小距離が符号長に比例するという性質があることから、その特徴として、ブロック誤り確率特性がよく、さらに、ターボ符号等の復号特性において観測される、いわゆるエラーフロア現象が殆ど生じないことも利点として挙げられる。
以下、このようなLDPC符号について具体的に説明する。なお、LDPC符号は、線形符号であり、必ずしも２元である必要はないが、ここでは、２元であるものとして説明する。
LDPC符号は、そのLDPC符号を定義する検査行列(parity check matrix)が疎なものであることを最大の特徴とする。ここで、疎な行列とは、行列の要素の"1"の個数が非常に少ない行列（ほとんどの要素が0の行列）である。
図１は、LDPC符号の検査行列Hの例を示している。
図１の検査行列Hでは、各列の重み（列重み）（"1"の数）(weight)が"3"であり、且つ、各行の重み（行重み）が"6"になっている。
LDPC符号による符号化（LDPC符号化）では、例えば、検査行列Hに基づいて生成行列Gを生成し、この生成行列Gを２元の情報ビットに対して乗算することで、符号語（LDPC符号）を生成することができる。
具体的には、LDPC符号化を行う符号化装置は、まず、検査行列Hの転置行列HTとの間に、式GHT=0が成立する生成行列Gを算出する。ここで、生成行列Gが、K×N行列である場合には、符号化装置は、生成行列Gに対してKビットからなる情報ビットのビット列（ベクトルｕ）を乗算し、Nビットからなる符号語c(=uG)を生成する。この符号化装置によって生成された符号語（LDPC符号）は、所定の通信路を介して受信側において受信される。
LDPC符号の復号は、Gallagerが確率復号(Probabilistic Decoding)と称して提案したアルゴリズムであって、バリアブルノード（variable node（メッセージノード(message node)とも呼ばれる）)と、チェックノード(check node)とからなる、いわゆるタナーグラフ(Tanner graph)上での確率伝播(belief propagation)によるメッセージ・パッシング・アルゴリズムによって行うことが可能である。ここで、以下、適宜、バリアブルノードとチェックノードを、単に、ノードともいう。
図２は、LDPC符号の復号の手順を示している。
なお、以下、適宜、受信側で受信したLDPC符号（１符号語）のi番目の符号ビットの、値の"0"らしさを対数尤度比(log likelihood ratio)で表現した実数値（受信LLR）を、受信値u0iという。また、チェックノードから出力されるメッセージをujとし、バリアブルノードから出力されるメッセージをviとする。
まず、LDPC符号の復号においては、図２に示すように、ステップＳ１１において、LDPC符号が受信され、メッセージ（チェックノードメッセージ）ujが"0"に初期化されるとともに、繰り返し処理のカウンタとしての整数をとる変数kが"0"に初期化され、ステップＳ１２に進む。ステップＳ１２において、LDPC符号を受信することにより得られる受信値u0iに基づいて、式（１）に示す演算（バリアブルノード演算）を行うことによってメッセージ（バリアブルノードメッセージ）viが求められ、さらに、このメッセージviに基づいて、式（２）に示す演算（チェックノード演算）を行うことによってメッセージujが求められる。
Figure 2011199833
 ・・・（１）
Figure 2011199833
 ・・・（２）
ここで、式（１）と式（２）におけるdvとdcは、それぞれ、検査行列Hの縦方向（列）と横方向（行）の"1"の個数を示す任意に選択可能とされるパラメータであり、例えば、(3,6)符号の場合には、dv=3，dc=6となる。
なお、式（１）のバリアブルノード演算、及び（２）のチェックノード演算においては、それぞれ、メッセージを出力しようとする枝(edge)（バリアブルノードとチェックノードとを結ぶ線）から入力されたメッセージを、演算の対象としないことから、演算の範囲が、１ないしdv-1又は１ないしdc-1となっている。また、式（２）のチェックノード演算は、実際には、２入力v1，v2に対する１出力で定義される式（３）に示す関数R(v1,v2)のテーブルを予め作成しておき、これを式（４）に示すように連続的（再帰的）に用いることによって行われる。
Figure 2011199833
 ・・・（３）
Figure 2011199833
 ・・・（４）
ステップＳ１２では、さらに、変数kが"1"だけインクリメントされ、ステップＳ１３に進む。ステップＳ１３では、変数kが所定の繰り返し復号回数Cよりも大きいか否かが判定される。ステップＳ１３において、変数kがCよりも大きくないと判定された場合、ステップＳ１２に戻り、以下、同様の処理が繰り返される。
また、ステップＳ１３において、変数kがCよりも大きいと判定された場合、ステップＳ１４に進み、式（５）に示す演算を行うことによって最終的に出力する復号結果としてのメッセージviが求められて出力され、LDPC符号の復号処理が終了する。
Figure 2011199833
 ・・・（５）
ここで、式（５）の演算は、式（１）のバリアブルノード演算とは異なり、バリアブルノードに接続している全ての枝からのメッセージujを用いて行われる。
図３は、(3,6)LDPC符号（符号化率1/2、符号長12）の検査行列Hの例を示している。
図３の検査行列Hでは、図１と同様に、列の重みが３に、行の重みが６に、それぞれなっている。
図４は、図３の検査行列Hのタナーグラフを示している。
ここで、図４において、プラス"+"で表わされるのが、チェックノードであり、イコール"="で表わされるのが、バリアブルノードである。チェックノードとバリアブルノードは、それぞれ、検査行列Hの行と列に対応する。チェックノードとバリアブルノードとの間の結線は、枝(edge)であり、検査行列の要素の"1"に相当する。
すなわち、検査行列の第ｊ行第ｉ列の要素が１である場合には、図４において、上からｉ番目のバリアブルノード（"="のノード）と、上からｊ番目のチェックノード（"+"のノード）とが、枝により接続される。枝は、バリアブルノードに対応する符号ビット（LDPC符号のビット）が、チェックノードに対応する拘束条件を持つことを表す。
LDPC符号の復号方法であるサムプロダクトアルゴリズム(Sum Product Algorithm)では、バリアブルノード演算とチェックノード演算とが繰り返し行われる。
図５は、バリアブルノードで行われるバリアブルノード演算を示している。
バリアブルノードでは、計算しようとしている枝に対応するメッセージviは、バリアブルノードに繋がっている残りの枝からのメッセージu1およびu2と、受信値u0iを用いた式（１）のバリアブルノード演算により求められる。他の枝に対応するメッセージも同様に求められる。
図６は、チェックノードで行われるチェックノード演算を示している。
ここで、式（２）のチェックノード演算は、式a×b=exp{ln(|a|)+ln(|b|)}×sign(a)×sign(b)の関係を用いて、式（６）に書き直すことができる。但し、sign(x)は、x≧0のとき1であり、x＜0のとき-1である。
Figure 2011199833
 ・・・（６）
さらに、x≧0において、関数φ(x)を、式φ(x)=ln(tanh(x/2))と定義すると、式φ-1(x)=2tanh-1(e-x)が成り立つから、式（６）は、式（７）に変形することができる。
Figure 2011199833
 ・・・（７）
チェックノードでは、式（２）のチェックノード演算が、式（７）に従って行われる。
すなわち、チェックノードでは、図６のように、計算しようとしている枝に対応するメッセージujは、チェックノードに繋がっている残りの枝からのメッセージv1,v2,v3,v4,v5を用いた式（７）のチェックノード演算によって求められる。他の枝に対応するメッセージも同様に求められる。
なお、式（７）の関数φ(x)は、φ(x)=ln((ex+1)/(ex-1))とも表すことができ、x＞0において、φ(x)=φ-1(x)である。関数φ(x)およびφ-1(x)をハードウェアに実装する際には、LUT(Look Up Table)を用いて実装される場合があるが、両者共に同一のLUTとなる。
DVB-S.2 : ETSI EN 302 307 V1.1.2 (2006-06)
LDPC符号は、衛星ディジタル放送の規格であるDVB-S.2や、次世代の地上ディジタル放送の規格であるDVB-T.2で採用されている。また、LDPC符号は、次世代のCATV(Cable Television)ディジタル放送の規格であるDVB-C.2での採用が予定されている。
DVB-S.2等のDVBの規格に準拠したディジタル放送では、LDPC符号が、QPSK(Quadrature Phase Shift Keying)等の直交変調（ディジタル変調）のシンボルとされ（シンボル化され）、そのシンボルが信号点にマッピングされて送信される。
LDPC符号のシンボル化では、LDPC符号の符号ビットの入れ替えが、２ビット以上の符号ビット単位で行われ、その入れ替え後の符号ビットが、シンボルのビットとされる。
LDPC符号のシンボル化のための、符号ビットの入れ替えの方式としては、種々の方式で提案されており、例えば、DVB-T.2でも規定されている。
ところで、DVB-T.2は、家庭等に設置されるテレビジョン受像機等の固定端末向けのディジタル放送の規格であり、携帯端末向けのディジタル放送には、適切でない場合がある。
すなわち、携帯端末は、固定端末に比較して、回路規模を小さくする必要があり、低消費電力化を図る必要がある。したがって、携帯端末向けのディジタル放送では、携帯端末の回路規模を小さくし、省電力化を図るために、固定端末向けのディジタル放送の場合よりも処理が制限されることがある。
しかしながら、そのような制限の下であっても、エラーに対する耐性は、ある程度維持する必要がある。
本発明は、このような状況に鑑みてなされたものであり、LDPC符号等のデータのエラーに対する耐性を向上させることができるようにするものである。
本発明の第１の側面のデータ処理装置、又は、データ処理方法は、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化を行う符号化手段、又は、符号化ステップを備え、前記符号化手段、又は、符号化ステップは、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを前記検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することにより、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化するデータ処理装置、又は、データ処理方法である。
本発明の第１の側面においては、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットが生成され、前記10800ビットの情報ビットについて、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化が行われ、5400ビットのパリティビットが求められる。そして、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することにより、前記360ビットのデータが、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化される。
本発明の第２の側面のデータ処理装置、又は、データ処理方法は、実データと制御データとが多重化されている信号から得られる、前記実データのLDPC(Low Density Parity Check)符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段とを備えるデータ処理装置、又は、前記復号手段が、前記LDPC復号を行い、前記制御手段が、前記割り込み制御を行うデータ処理方法であり、前記制御データのLDPC符号は、360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用することで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号であるデータ処理装置、又は、データ処理方法である。
本発明の第２の側面においては、実データと制御データとが多重化されている信号から得られる、前記実データのLDPC(Low Density Parity Check)符号と、前記制御データのLDPC符号とのLDPC復号が、１個の復号手段において行われる場合に、前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御が行われる。そして、前記制御データのLDPC符号は、360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用することで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号になっている。
本発明の第３の側面のデータ処理装置、又は、データ処理方法は、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号を、前記縮小行列を用いてLDPC復号する復号手段、又は、ステップを備えるデータ処理装置、又は、データ処理方法である。
本発明の第３の側面においては、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号が、前記縮小行列を用いてLDPC復号される。
本発明の第４の側面のデータ処理装置、又は、データ処理方法は、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号へのLDPC符号化を、前記検査行列を縮小した縮小行列を用いて行う符号化手段、又は、ステップを備え、前記LDPC符号化に用いられる縮小行列は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られるデータ処理装置、又は、データ処理方法である。
本発明の第４の側面においては、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号へのLDPC符号化が、前記検査行列を縮小した縮小行列を用いて行われる。前記LDPC符号化に用いられる縮小行列は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる。
本発明の第５の側面の受信システムは、伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、前記伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す情報源復号処理部とを含み、前記伝送路を介して取得した信号は、情報を圧縮する圧縮符号化と、前記伝送路で生じる誤りを訂正するための誤り訂正符号化とを、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段とを備え、前記制御データのLDPC符号は、360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用することで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号である受信システムである。
本発明の第６の側面の受信システムは、伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、前記伝送路復号処理が施された信号に基づいて、画像又は音声を出力する出力部とを含み、前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段とを備え、前記制御データのLDPC符号は、360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用することで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号である受信システムである。
本発明の第７の側面の受信システムは、伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、前記伝送路復号処理が施された信号を記録する記録部とを含み、前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段とを備え、前記制御データのLDPC符号は、360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用することで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号である受信システムである。
本発明の第８の側面の受信システムは、伝送路を介して、信号を取得する取得手段と、前記伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部とを含み、前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段とを備え、前記制御データのLDPC符号は、360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用することで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号である受信システムである。
本発明の第５ないし第８の側面においては、前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号が１個の復号手段で行われる場合に、前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御が行われる。そして、前記制御データのLDPC符号は、360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用することで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号になっている。
本発明の第９の側面の受信システムは、伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、前記伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す情報源復号処理部とを含み、前記伝送路を介して取得した信号は、情報を圧縮する圧縮符号化と、前記伝送路で生じる誤りを訂正するための誤り訂正符号化とを、少なくとも行うことで得られたデータを含み、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号を、前記縮小行列を用いてLDPC復号する復号手段を備える受信システムである。
本発明の第１０の側面の受信システムは、伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、前記伝送路復号処理が施された信号に基づいて、画像又は音声を出力する出力部とを含み、前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号を、前記縮小行列を用いてLDPC復号する復号手段を備える受信システムである。
本発明の第１１の側面の受信システムは、伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、前記伝送路復号処理が施された信号を記録する記録部とを含み、前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号を、前記縮小行列を用いてLDPC復号する復号手段を備える受信システムである。
本発明の第１２の側面の受信システムは、伝送路を介して、信号を取得する取得手段と、前記伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部とを含み、前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、前記伝送路復号処理部は、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号を、前記縮小行列を用いてLDPC復号する復号手段を備える受信システムである。
本発明の第９ないし第１２の側面においては、360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用することで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、又は、前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理とを含む未送信パリティビット分縮小処理とを行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号が、前記縮小行列を用いてLDPC復号される。
なお、データ処理装置や受信システムは、独立した装置であっても良いし、１個の装置を構成している内部ブロックであっても良い。
本発明によれば、エラーに対する耐性を向上させることができる。
LDPC符号の検査行列Hを説明する図である。 LDPC符号の復号手順を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列のタナーグラフを示す図である。 バリアブルノードを示す図である。 チェックノードを示す図である。 本発明を適用した伝送システムの一実施の形態の構成例を示す図である。 送信装置１１の第１の構成例を示すブロック図である。 ビットインターリーバ１１６の構成例を示すブロック図である。 検査行列を示す図である。 パリティ行列を示す図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 DVB-S.2の規格に規定されているLDPC符号の検査行列を説明する図である。 16QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 64QAMの信号点配置を示す図である。 デマルチプレクサ２５の処理を説明する図である。 デマルチプレクサ２５の処理を説明する図である。 LDPC符号の復号についてのタナーグラフを示す図である。 階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示す図である。 パリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示す図である。 変換検査行列を示す図である。 カラムツイストインターリーバ２４の処理を説明する図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを示す図である。 ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。 シミュレーションで採用した通信路のモデルを示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示す図である。 LDPCエンコーダ１１５の構成例を示すブロック図である。 LDPCエンコーダ１１５の処理を説明するフローチャートである。 符号化率1/4、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長16200の検査行列初期値テーブルの例を示す図である。 符号化率1/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率1/2、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率2/3、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率3/4、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率4/5、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率5/6、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率8/9、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 符号化率9/10、符号長64800の検査行列初期値テーブルの例を示す図である。 検査行列初期値テーブルから検査行列Hを求める方法を説明する図である。 現行方式の入れ替え処理を説明する図である。 現行方式の入れ替え処理を説明する図である。 符号長16k、符号化率1/4のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率1/4のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率1/4のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率1/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率1/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率1/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率2/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットの入れ替えを示す図である。 符号長16k、符号化率1/2のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率1/2のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率1/2のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率3/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットの入れ替えを示す図である。 符号長16k、符号化率2/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率2/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率2/3のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率3/4のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率3/4のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率3/4のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率4/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率4/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率4/5のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率5/6のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率5/6のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率5/6のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率8/9のLDPC符号を64QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率8/9のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率8/9のLDPC符号を64QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率1/4のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率1/4のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率1/4のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率1/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率1/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率1/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率2/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率2/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率2/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率1/2のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率1/2のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率1/2のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率3/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットの入れ替えを示す図である。 符号長16k、符号化率2/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率2/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率2/3のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率3/4のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率3/4のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率3/4のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率4/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率4/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率4/5のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率5/6のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率5/6のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率5/6のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率8/9のLDPC符号を16QAMで変調し、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示す図である。 符号長16k、符号化率8/9のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールを示す図である。 符号長16k、符号化率8/9のLDPC符号を16QAMで変調し、倍数bが2である場合の、割り当てルールに従った符号ビットの入れ替えを示す図である。 符号長16k、符号化率1/4のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率1/3のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率1/2のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率2/3のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率3/4のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率4/5のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率5/6のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率8/9のLDPC符号を64QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率1/4のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率1/3のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率2/5のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率1/2のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率2/3のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率3/4のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率4/5のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率5/6のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 符号長16k、符号化率8/9のLDPC符号を16QAMで変調し、倍数bが2である場合のBERのシミュレーション結果を示す図である。 LDPCエンコーダ１２２の第１の構成例を示すブロック図である。 LDPCエンコーダ１２２の処理を説明する図である。 LDPCエンコーダ１２２の処理を説明するフローチャートである。 受信装置１２の第１の構成例を示すブロック図である。 ビットデインターリーバ１６５の構成例を示すブロック図である。 QAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。 LDPC符号の検査行列の例を示す図である。 検査行列に行置換と列置換を施した行列（変換検査行列）を示す図である。 ５×５単位に分割した変換検査行列を示す図である。 ノード演算をP個まとめて行う復号装置の構成例を示すブロック図である。 LDPCデコーダ１６６の構成例を示すブロック図である。 ビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。 カラムツイストデインターリーバ５５の処理を説明する図である。 ビットデインターリーバ１６５の他の構成例を示すブロック図である。 受信装置１２の第２の構成例を示すブロック図である。 割り込み制御を説明するフローチャートである。 受信装置１２の第３の構成例を示すブロック図である。 ダミー分縮小処理を説明する図である。 未送信パリティビット分縮小処理を説明する図である。 縮小行列の例を示す図である。 行列縮小処理の前と後のタナーグラフの例を示す図である。 行列縮小処理を説明するフローチャートである。 受信装置１２の第４の構成例を示すブロック図である。 LDPCエンコーダ１２２の第２の構成例を示すブロック図である。 LDPCエンコーダ１２２の処理を説明するフローチャートである。 受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。 受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。 本発明を適用したコンピュータの一実施の形態の構成例を示すブロック図である。
［伝送システムの一実施の形態］
図７は、本発明を適用した伝送システム（システムとは、複数の装置が論理的に集合した物をいい、各構成の装置が同一筐体中にあるか否かは、問わない）の一実施の形態の構成例を示している。
図７において、伝送システムは、送信装置１１と受信装置１２とから構成される。
送信装置１１は、固定端末向けや携帯端末向けの番組の送信（放送）（伝送）を行う。すなわち、送信装置１１は、例えば、固定端末向けや携帯端末向けの番組としての画像データや音声データ等の、送信の対象である対象データをLDPC符号にLDPC符号化し、例えば、地上波である通信路１３を介して送信する。
受信装置１２は、例えば、携帯端末であり、送信装置１１から通信路１３を介して送信されてくるLDPC符号を受信し、対象データに復号して出力する。
ここで、図７の伝送システムで使用されるLDPC符号は、AWGN(Additive White Gaussian Noise)通信路で極めて高い能力を発揮することが知られている。
しかしながら、地上波等の通信路１３では、バースト(burst)誤りやイレージャ(erasure)を発生することがある。例えば、OFDM(Orthogonal Frequency Division Multiplexing)システムでは、D/U(Desired to Undesired Ratio)が0dB(Undesired=echoのパワーがDesired=メインパスのパワーと等しい)のマルチパス環境において、エコー(echo)（メインパス以外のパス）の遅延(delay)に応じて、特定のシンボルのパワーが0になってしまう(erasure)場合がある。
また、フラッタ(flutter)(遅延が0でドップラ(dopper)周波数の掛かったechoが加算される通信路)でも、D/Uが0dBである場合には、ドップラ周波数によって、特定の時刻のOFDMのシンボル全体のパワーが0になる(erasure)場合が生じる。
さらに、受信装置１２側の、送信装置１１からの信号を受信するアンテナ等の受信部（図示せず）から受信装置１２までの配線の状況や、受信装置１２の電源の不安定性により、バースト誤りが発生することがある。
一方、LDPC符号の復号（LDPC復号）においては、検査行列Hの列、つまり、LDPC符号の符号ビットに対応するバリアブルノードにおいて、前述の図５に示したように、LDPC符号の符号ビット（の受信値u0i）の加算を伴う式（１）のバリアブルノード演算が行われるため、そのバリアブルノード演算に用いられる符号ビットにエラーが生じると、求められるメッセージの精度が低下する。
そして、LDPC符号の復号では、チェックノードにおいて、そのチェックノードに繋がっているバリアブルノードで求められるメッセージを用いて、式（７）のチェックノード演算が行われるため、繋がっている複数のバリアブルノード（に対応するLDPC符号の符号ビット）が同時にエラー（イレージャを含む）となるチェックノードの数が多くなると、復号の性能が劣化する。
すなわち、例えば、チェックノードは、そのチェックノードに繋がっているバリアブルノードの２個以上が同時にイレージャになると、全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。この場合、等確率のメッセージを戻すチェックノードは、１回の復号処理（１セットのバリアブルノード演算及びチェックノード演算）に寄与しないこととなり、その結果、復号処理の繰り返し回数（繰り返し復号回数）を多く必要とすることになって、復号の性能が劣化し、さらに、LDPC符号の復号を行う受信装置１２の消費電力が増大する。
そこで、図７の伝送システムでは、AWGN通信路での性能を維持しつつ、バースト誤りやイレージャへの耐性を向上させるようになっている。
［送信装置１１の第１の構成例］
図８は、図７の送信装置１１の第１の構成例を示すブロック図である。
送信装置１１では、対象データとしての１以上のインプットストリーム(Input Streams)、すなわち、番組の画像データ及び音声データ等の、いわゆる実データが、モードアダプテーション／マルチプレクサ(Mode Adaptation/Multiplexer)１１１に供給される。
モードアダプテーション／マルチプレクサ１１１は、モード選択、及び、そこに供給される１以上のインプットストリームの多重化を行い、その結果得られるデータを、パダー(padder)１１２に供給する。
パダー１１２は、モードアダプテーション／マルチプレクサ１１１からのデータに対して、必要なゼロ詰め（Nullの挿入）を行い、その結果得られるデータを、BBスクランブラ(BB Scrambler)１１３に供給する。
BBスクランブラ１１３は、パダー１１２からのデータに、エネルギ拡散処理を施し、その結果得られるデータを、BCHエンコーダ(BCH encoder)１１４に供給する。
BCHエンコーダ１１４は、BBスクランブラ１１３からのデータをBCH符号化し、その結果得られるデータを、LDPC符号化の対象であるLDPC対象データとして、LDPCエンコーダ(LDPC encoder)１１５に供給する。
LDPCエンコーダ１１５は、BCHエンコーダ１１４からのLDPC対象データについて、LDPC符号のパリティビットに対応する部分であるパリティ行列が階段構造になっている検査行列を用いてLDPC符号化を行い、LDPC対象データを情報ビットとするLDPC符号を出力する。
すなわち、LDPCエンコーダ１１５は、LDPC対象データを、例えば、DVB-T.2の規格に規定されているLDPC符号等のLDPC符号に符号化するLDPC符号化を行い、その結果得られるLDPC符号を出力する。
ここで、DVB-T.2の規格では、符号長が16200ビットで、符号化率が3/5の場合を除き、DVB-S.2の規格に規定されているLDPC符号が採用されている。DVB-T.2の規格に規定されているLDPC符号は、IRA(Irregular Repeat Accumulate)符号であり、そのLDPC符号の検査行列におけるパリティ行列は、階段構造になっている。パリティ行列、及び、階段構造については、後述する。また、IRA符号については、例えば、"Irregular Repeat-Accumulate Codes," H. Jin, A. Khandekar, and R. J. McEliece, in Proceedings of 2nd International Symposium on Turbo codes and Related Topics, pp. 1-8, Sept. 2000に記載されている。
LDPCエンコーダ１１５が出力するLDPC符号は、ビットインターリーバ１１６に供給される。
ビットインターリーバ１１６は、LDPCエンコーダ１１５からのLDPC符号について、後述するビットインターリーブを行い、そのビットインターリーブ後のLDPC符号を、QAMエンコーダ(QAM encoder)１１７に供給する。
QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調（多値変調）を行う。
すなわち、QAMエンコーダ１１７は、ビットインターリーバ１１６からのLDPC符号を、搬送波と同相のI成分を表すI軸と、搬送波と直交するQ成分を表すQ軸とで規定されるIQ平面（IQコンスタレーション）上の、LDPC符号の直交変調を行う変調方式で定める信号点にマッピングして直交変調を行う。
ここで、QAMエンコーダ１１７で行われる直交変調の変調方式としては、例えば、DVB-Tの規格に規定されている変調方式を含む変調方式、すなわち、例えば、QPSK(Quadrature Phase Shift Keying)や、16QAM(Quadrature Amplitude Modulation)，64QAM，256QAM，1024QAM，4096QAM等がある。QAMエンコーダ１１７において、いずれの変調方式による直交変調が行われるかは、例えば、送信装置１１のオペレータの操作に従って、あらかじめ設定される。なお、QAMエンコーダ１１７では、その他、例えば、4PAM(Pulse Amplitude Modulation)その他の直交変調を行うことが可能である。
QAMエンコーダ１１７での処理により得られるデータ（信号点にマッピングされたシンボル）は、時間インターリーバ(Time Interleaver)１１８に供給される。
時間インターリーバ１１８は、QAMエンコーダ１１７からのデータ（シンボル）について、シンボルごとの時間方向のインターリーブである時間インターリーブを行い、その結果得られるデータを、MISO/MIMOエンコーダ(MISO/MIMO encoder)１１９に供給する。
MISO/MIMOエンコーダ１１９は、時間インターリーバ１１８からのデータ（シンボル）に、時空間符号化を施し、周波数インターリーバ(Frequency Interleaver)１２０に供給する。
周波数インターリーバ１２０は、MISO/MIMOエンコーダ１１９からのデータ（シンボル）について、シンボルごとの周波数方向のインターリーブである周波数インターリーブを行い、フレームビルダ／リソースアロケーション部(Frame Builder & Resource Allocation)１３１に供給する。
一方、BCHエンコーダ１２１には、例えば、L1（Layer1伝送パラメータ）等と呼ばれるプリアンブル等の、受信装置１２での、OFDM生成部１３２が生成するOFDM信号の処理に必要な制御用の制御データ（シグナリング（signalling)）が供給される。
ここで、制御データとしては、例えば、伝送方式が、SISO(Single Input Single Output)、及び、MISO(Multiple Input, Single Output)のうちのいずれであるのかや、OFDM信号の復調においてFFT演算を行うときのFFTサイズ(１回のFFT演算の対象とするサンプル（シンボル）（サブキャリア）の数)、カードインターバルの長さ、パイロット信号の配置を表すパイロットパターン等がある。
BCHエンコーダ１２１は、そこに供給される制御データを、BCHエンコーダ１１４と同様にBCH符号化し、その結果得られるデータを、LDPCエンコーダ１２２に供給する。
LDPCエンコーダ１２２は、BCHエンコーダ１２１からのデータを、LDPC対象データとして、LDPCエンコーダ１１５と同様にLDPC符号化し、その結果得られるLDPC符号を、QAMエンコーダ１２３に供給する。
QAMエンコーダ１２３は、QAMエンコーダ１１７と同様に、LDPCエンコーダ１２２からのLDPC符号を、そのLDPC符号の１ビット以上の符号ビットの単位（シンボル単位）で、直交変調の１つのシンボルを表す信号点にマッピングして直交変調を行い、その結果得られるデータ（シンボル）を、周波数インターリーバ１２４に供給する。
周波数インターリーバ１２４は、周波数インターリーバ１２０と同様に、QAMエンコーダ１２３からのデータ（シンボル）について、シンボルごとの周波数インターリーブを行い、フレームビルダ／リソースアロケーション部１３１に供給する。
フレームビルダ／リソースアロケーション部１３１は、周波数インターリーバ１２０からの実データのシンボル、及び、周波数インターリーバ１２４からの制御データのシンボルそれぞれの必要な位置に、パイロット(Pilot)のシンボルを挿入する。さらに、フレームビルダ／リソースアロケーション部１３１は、実データのシンボルと制御データのシンボルとを多重化し、その結果られるデータ（シンボル）から、所定の数のシンボルで構成されるフレームを構成して、OFDM生成部(OFDM generation)１３２に供給する。
ここで、フレームビルダ／リソースアロケーション部１３１では、例えば、周波数インターリーバ１２４での１回の周波数インターリーブ分の制御データのシンボルと、周波数インターリーバ１２０での１回以上の所定回数分の実データのシンボルとが多重化される。
OFDM生成部１３２は、フレームビルダ／リソースアロケーション部１３１からのフレームから、そのフレームに対応するOFDM信号を生成し、通信路１３（図７）を介して送信する。
［ビットインターリーバ１１６の構成例］
図９は、図８のビットインターリーバ１１６の構成例を示している。
ビットインターリーバ１１６は、データをインターリーブするデータ処理装置であり、パリティインターリーバ(parity interleaver)２３、カラムツイストインターリーバ(column twist interleaver)２４、及びデマルチプレクサ(DEMUX)２５から構成される。
パリティインターリーバ２３は、LDPCエンコーダ１１５からのLDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号について、カラムツイストインターリーブを行い、そのカラムツイストインターリーブ後のLDPC符号を、デマルチプレクサ２５に供給する。
すなわち、LDPC符号は、図８のQAMエンコーダ１１７において、そのLDPC符号の1ビット以上の符号ビットを、直交変調の１つのシンボルを表す信号点にマッピングして送信される。
カラムツイストインターリーバ２４では、LDPCエンコーダ１１５で用いられる検査行列の任意の１行にある1に対応するLDPC符号の複数の符号ビットが、１つのシンボルに含まれないように、パリティインターリーバ２３からのLDPC符号の符号ビットを並び替える並び替え処理として、例えば、後述するようなカラムツイストインターリーブが行われる。
デマルチプレクサ２５は、カラムツイストインターリーバ２４からのLDPC符号について、シンボルとなるLDPC符号の２以上の符号ビットの位置を入れ替える入れ替え処理を行うことで、AWGNに対する耐性を強化したLDPC符号を得る。そして、デマルチプレクサ２５は、入れ替え処理によって得られる、LDPC符号の２以上の符号ビットを、シンボルとして、QAMエンコーダ１１７（図８）に供給する。
［LDPC符号化に用いられる検査行列H］
次に、図１０は、図８のLDPCエンコーダ１１５でLDPC符号化に用いられる検査行列Hを示している。
検査行列Hは、LDGM(Low-Density Generation Matrix )構造になっており、LDPC符号の符号ビットのうちの、情報ビットに対応する部分の情報行列HAと、パリティビットに対応するパリティ行列HTとによって、式H＝[HA｜HT］（情報行列HAの要素を左側の要素とし、パリティ行列HTの要素を右側の要素とする行列）で表すことができる。
ここで、１個のLDPC符号（１符号語）の符号ビットのうちの情報ビットのビット数と、パリティビットのビット数を、それぞれ、情報長Kと、パリティ長Mというとともに、１個のLDPC符号の符号ビットのビット数を、符号長N(=K+M)という。
ある符号長NのLDPC符号についての情報長Kとパリティ長Mは、符号化率によって決まる。また、検査行列Hは、行×列がM×Nの行列となる。そして、情報行列HAは、M×Kの行列となり、パリティ行列HTは、M×Mの行列となる。
図１１は、DVB-T.2（及びDVB-S.2）の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTを示している。
DVB-T.2の規格に規定されているLDPC符号の検査行列Hのパリティ行列HTは、図１１に示すように、1の要素が、いわば階段状に並ぶ階段構造になっている。パリティ行列HTの行重みは、１行目については１で、残りの全ての行については２になっている。また、列重みは、最後の１列については１で、残りの全ての列で２になっている。
以上のように、パリティ行列HTが階段構造になっている検査行列HのLDPC符号は、その検査行列Hを用いて、容易に生成することができる。
すなわち、LDPC符号（１符号語）を、行ベクトルcで表すとともに、その行ベクトルを転置して得られる列ベクトルを、cTと表す。また、LDPC符号である行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表すこととする。
ここで、この場合、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]（行ベクトルAの要素を左側の要素とし、行ベクトルTの要素を右側の要素とする行ベクトル）で表すことができる。
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
図１２は、DVB-T.2の規格に規定されているLDPC符号の検査行列Hを説明する図である。
DVB-T.2の規格に規定されているLDPC符号の検査行列Hの１列目からのKX列については、列重みがXに、その後のK3列については、列重みが３に、その後のM-1列については、列重みが２に、最後の１列については、列重みが１に、それぞれなっている。
ここで、KX+K3+M-1+1は、符号長Nに等しい。
図１３は、DVB-T.2の規格に規定されているLDPC符号の各符号化率rについての、列数KX，K3、及びM、並びに、列重みXを示す図である。
DVB-T.2の規格では、64800ビットと16200ビットの符号長NのLDPC符号が規定されている。
そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率(nominal rate)1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている。
ここで、以下、64800ビットの符号長Nを、64kビットともいい、16200ビットの符号長Nを、16kビットともいう。
LDPC符号については、検査行列Hの列重みが大の列に対応する符号ビットほど、エラーレートが低い傾向があることが知られている。
図１２及び図１３に示した、DVB-T.2の規格に規定されている検査行列Hでは、先頭側（左側）の列ほど、列重みが大の傾向にあり、したがって、その検査行列Hに対応するLDPC符号については、先頭の符号ビットほど、エラーに強く（エラーに対する耐性があり）、終わりの符号ビットほど、エラーに弱い傾向がある。
［シンボルのIQ平面上の配置］
次に、図１４は、図８のQAMエンコーダ１１７で16QAMが行われる場合の、１６個のシンボル（に対応する信号点）のIQ平面上の配置を示している。
すなわち、図１４のＡは、DVB-T.2の16QAMのシンボルを示している。
16QAMでは、１シンボルは、４ビットで表され、１６(=24)個のシンボルが存在する。そして、１６個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が４×４の正方形状となるように配置されている。
いま、１シンボルが表すビット列の、最上位ビットからi+1ビット目のビットを、ビットyiと表すこととすると、16QAMの１シンボルが表す４ビットは、最上位ビットから順に、ビットy0,y1,y2,y3と表すことができる。変調方式が16QAMの場合には、LDPC符号の符号ビットの４ビットが、４ビットy0ないしy3のシンボル（シンボル値）に（シンボル化）される。
図１４のＢは、16QAMのシンボルが表す４ビット（以下、シンボルビットともいう）y0ないしy3それぞれについてのビット境界を示している。
ここで、シンボルビットyi（図１４では、i=0,1,2,3）についてのビット境界とは、そのシンボルビットyiが0になっているシンボルと、1になっているシンボルとの境界を意味する。
図１４のＢに示すように、16QAMのシンボルが表す４シンボルビットy0ないしy3のうちの最上位のシンボルビットy0については、IQ平面のQ軸の１箇所だけがビット境界となり、２番目（最上位ビットから２番目）のシンボルビットy1については、IQ平面のI軸の１箇所だけがビット境界となる。
また、３番目のシンボルビットy2については、４×４個のシンボルのうちの、左から１列目と２列目との間、及び３列目と４列目との間の２箇所が、ビット境界となる。
さらに、４番目のシンボルビットy3については、４×４個のシンボルのうちの、上から１行目と２行目との間、及び３行目と４行目との間の２箇所が、ビット境界となる。
シンボルが表すシンボルビットyiは、ビット境界から離れているシンボルが多いほど、誤りにくく（エラー確率が低く）、ビット境界に近いシンボルが多いほど、誤りやすい（エラー確率が高い）傾向がある。
いま、誤りにくい（エラーに強い）ビットを、「強いビット」というとともに、誤りやすい（エラーに弱い）ビットを、「弱いビット」ということとすると、16QAMのシンボルの４シンボルビットy0ないしy3については、最上位のシンボルビットy0、及び２番目のシンボルビットy1が強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が弱いビットになっている。
図１５ないし図１７は、図８のQAMエンコーダ１１７で64QAMが行われる場合の、６４個のシンボル（に対応する信号点）のIQ平面上の配置、すなわち、DVB-T.2の16QAMのシンボルを示している。
64QAMでは、１シンボルは、６ビットを表し、６４(=26)個のシンボルが存在する。そして、６４個のシンボルは、IQ平面の原点を中心として、I方向×Q方向が８×８の正方形状となるように配置されている。
64QAMの１シンボルのシンボルビットは、最上位ビットから順に、ビットy0,y1,y2,y3,y4,y5と表すことができる。変調方式が64QAMの場合には、LDPC符号の符号ビットの６ビットは、６ビットのシンボルビットy0ないしy5のシンボルにされる。
ここで、図１５は、64QAMのシンボルのシンボルビットy0ないしy5のうちの、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界を、図１６は、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界を、図１７は、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界を、それぞれ示している。
図１５に示すように、最上位のシンボルビットy0と、２番目のシンボルビットy1それぞれについてのビット境界は、１箇所になっている。また、図１６に示すように、３番目のシンボルビットy2と、４番目のシンボルビットy3それぞれについてのビット境界は、２箇所になっており、図１７に示すように、５番目のシンボルビットy4と、６番目のシンボルビットy5それぞれについてのビット境界は、４箇所になっている。
したがって、64QAMのシンボルのシンボルビットy0ないしy5については、最上位シンボルビットy0、及び２番目のシンボルビットy1が、強いビットになっており、３番目のシンボルビットy2、及び４番目のシンボルビットy3が、その次に強いビットになっている。そして、５番目のシンボルビットy4と、６番目のシンボルビットy5は、弱いビットになっている。
図１４、さらには、図１５ないし図１７から、直交変調のシンボルのシンボルビットについては、上位ビットが強いビットとなり、下位ビットが弱いビットになる傾向があることが分かる。
ここで、図１２及び図１３で説明したように、LDPCエンコーダ１１５（図８）が出力するLDPC符号については、エラーに強い符号ビットと、エラーに弱い符号ビットがある。
また、図１４ないし図１７で説明したように、QAMエンコーダ１１７で行われる直交変調のシンボルのシンボルビットについては、強いビットと弱いビットがある。
したがって、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、弱いシンボルビットに割り当てると、全体として、エラーに対する耐性が低下する。
そこで、LDPC符号の、エラーに弱い符号ビットを、直交変調のシンボルの、強いビット（シンボルビット）に割り当てる傾向で、LDPC符号の符号ビットをインターリーブするインターリーバが提案されている。
図９のデマルチプレクサ２５は、そのインターリーバの処理を行うことができる。
［デマルチプレクサ２５の処理］
図１８は、図９のデマルチプレクサ２５の処理を説明する図である。
すなわち、図１８のＡは、デマルチプレクサ２５の機能的な構成例を示している。
デマルチプレクサ２５は、メモリ３１及び入れ替え部３２から構成される。
メモリ３１には、LDPCエンコーダ１１５からのLDPC符号が供給される。
メモリ３１は、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有し、そこに供給されるLDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出して、入れ替え部３２に供給する。
ここで、N（＝情報長K＋パリティ長M）は、上述したように、LDPC符号の符号長を表す。
また、mは、１シンボルとなるLDPC符号の符号ビットのビット数を表し、bは所定の正の整数で、mを整数倍するのに用いられる倍数である。デマルチプレクサ２５は、上述したように、LDPC符号の符号ビットをシンボルとする（シンボル化する）が、倍数bは、デマルチプレクサ２５が、いわば一度のシンボル化によって得るシンボルの個数を表す。
図１８のＡは、変調方式が64QAMである場合のデマルチプレクサ２５の構成例を示しており、したがって、１シンボルとなるLDPC符号の符号ビットのビット数mは、６ビットである。
また、図１８のＡでは、倍数bは1になっており、したがって、メモリ３１は、カラム方向×ロウ方向がN/(6×1)×(6×1)ビットの記憶容量を有する。
ここで、メモリ３１の、ロウ方向が1ビットの、カラム方向に延びる記憶領域を、以下、適宜、カラムという。図１８のＡでは、メモリ３１は、６(=6×1)個のカラムから構成される。
デマルチプレクサ２５では、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、６ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１からの６ビットの符号ビットの位置を入れ替える入れ替え処理を行い、その結果得られる６ビットを、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
すなわち、メモリ３１からは、ロウ方向に、mbビット（ここでは、６ビット）の符号ビットが読み出されるが、その、メモリ３１から読み出されるmbビットの符号ビットの、最上位ビットからiビット目を(i=0,1,・・・,mb-1)、ビットbiと表すこととすると、メモリ３１からロウ方向に読み出される６ビットの符号ビットは、最上位ビットから順に、ビットb0,b1,b2,b3,b4,b5と表すことができる。
図１２及び図１３で説明した列重みの関係で、ビットb0の方向にある符号ビットは、エラーに強い符号ビットになっており、ビットb5の方向にある符号ビットは、エラーに弱い符号ビットになっている。
入れ替え部３２では、メモリ３１からの６ビットの符号ビットb0ないしb5のうちの、エラーに弱い符号ビットが、64QAMの１シンボルのシンボルビットy0ないしy5のうちの、強いビットに割り当てられるように、メモリ３１からの６ビットの符号ビットb0ないしb5の位置を入れ替える入れ替え処理を行うことができる。
ここで、メモリ３１からの６ビットの符号ビットb0ないしb5をどのように入れ替えて、64QAMの１シンボルを表す６シンボルビットy0ないしy5のそれぞれに割り当てるかの入れ替え方式としては、各社から、様々な方式が提案されている。
図１８のＢは、第１の入れ替え方式を、図１８のＣは、第２の入れ替え方式を、図１８のＤは、第３の入れ替え方式を、それぞれ示している。
図１８のＢないし図１８のＤにおいて（後述する図１９においても同様）、ビットbiとyjとを結ぶ線分は、符号ビットbiを、シンボルのシンボルビットyjに割り当てる（シンボルビットyjの位置に入れ替える）ことを意味する。
図１８のＢの第１の入れ替え方式としては、３種類の入れ替え方のうちのいずれか１つを採用することが提案されており、図１８のＣの第２の入れ替え方式としては、２種類の入れ替え方のうちのいずれか１つを採用することが提案されている。
図１８のＤの第３の入れ替え方式としては、６種類の入れ替え方を順番に選択して用いることが提案されている。
図１９は、変調方式が64QAMであり（したがって、１シンボルにマッピングされるLDPC符号の符号ビットのビット数mは、図１８と同様に６ビットである）、かつ、倍数bが2の場合のデマルチプレクサ２５の構成例と、第４の入れ替え方式を示している。
倍数bが2である場合、メモリ３１は、カラム方向×ロウ方向がN/(6×2)×(6×2)ビットの記憶容量を有し、１２(=6×2)個のカラムから構成される。
図１９のＡは、メモリ３１へのLDPC符号の書き込み順を示している。
デマルチプレクサ２５では、図１８で説明したように、LDPC符号の符号ビットを、メモリ３１を構成するカラムの上から下方向（カラム方向）に書き込むことが、左から右方向のカラムに向かって行われる。
そして、符号ビットの書き込みが、最も右のカラムの一番下まで終了すると、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、１２ビット（mbビット）単位で、符号ビットが読み出され、入れ替え部３２に供給される。
入れ替え部３２は、メモリ３１からの１２ビットの符号ビットの位置を、第４の入れ替え方式で入れ替える入れ替え処理を行い、その結果得られる１２ビットを、64QAMの２シンボル（b個のシンボル）を表す１２ビット、つまり、64QAMの１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5と、次の１シンボルを表す６シンボルビットy0,y1,y2,y3,y4,y5として出力する。
ここで、図１９のＢは、図１９のＡの入れ替え部３２による入れ替え処理の第４の入れ替え方式を示している。
なお、倍数bが2である場合（3以上である場合も同様）、入れ替え処理では、mbビットの符号ビットが、連続するb個のシンボルのmbビットのシンボルビットに割り当てられる。図１９を含め、以下では、説明の便宜上、連続するb個のシンボルのmbビットのシンボルビットの最上位ビットからi+1ビット目を、ビット（シンボルビット）yiと表す。
また、どのような入れ替え方が適切であるか、つまり、AWGN通信路でのエラーレートをより向上させるかは、LDPC符号の符号化率や符号長、変調方式等によって異なる。
［パリティインターリーブ］
次に、図２０ないし図２２を参照して、図９のパリティインターリーバ２３によるパリティインターリーブについて説明する。
図２０は、LDPC符号の検査行列のタナーグラフ（の一部）を示している。
チェックノードは、図２０に示すように、そのチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の２個等の複数が同時にイレージャ等のエラーになると、そのチェックノードに繋がっている全バリアブルノードに、値が0である確率と1である確率とが等確率のメッセージを戻す。このため、同一のチェックノードに繋がっている複数のバリアブルノードが同時にイレージャ等になると、復号の性能が劣化する。
ところで、図８のLDPCエンコーダ１１５が出力する、DVB-T.2の規格に規定されているLDPC符号は、IRA符号であり、検査行列Hのパリティ行列HTは、図１１に示したように、階段構造になっている。
図２１は、階段構造になっているパリティ行列HTと、そのパリティ行列HTに対応するタナーグラフを示している。
すなわち、図２１のＡは、階段構造になっているパリティ行列HTを示しており、図２１のＢは、図２１のＡのパリティ行列HTに対応するタナーグラフを示している。
階段構造になっているパリティ行列HTでは、各行において、１の要素が隣接する（但し、１行目を除く）。このため、パリティ行列HTのタナーグラフにおいて、パリティ行列HTの値が1になっている隣接する２つの要素の列に対応する、隣接する２つのバリアブルノードは、同一のチェックノードに繋がっている。
したがって、バースト誤り等によって、上述の隣接する２つのバリアブルノードに対応する２つのパリティビットが同時にエラーとなると、そのエラーとなった２つのパリティビットに対応する２つのバリアブルノード（パリティビットを用いてメッセージを求めるバリアブルノード）に繋がっているチェックノードは、値が0である確率と1である確率とが等確率のメッセージを、そのチェックノードに繋がっているバリアブルノードに戻すため、復号の性能が劣化する。そして、バースト長（バースト等によって連続してエラーとなるビット数）が大になると、上述の等確率のメッセージを戻すチェックノードが増加し、復号の性能は、さらに劣化する。
そこで、パリティインターリーバ２３（図９）は、上述した復号の性能の劣化を防止するため、LDPCエンコーダ１１５からの、LDPC符号のパリティビットを、他のパリティビットの位置にインターリーブするパリティインターリーブを行う。
図２２は、図９のパリティインターリーバ２３が行うパリティインターリーブ後のLDPC符号に対応する検査行列Hのパリティ行列HTを示している。
ここで、DVB-T.2の規格に規定されているLDPC符号に対応する検査行列Hの情報行列HAは、巡回構造になっている。
巡回構造とは、ある列が、他の列をサイクリックシフトしたものと一致している構造をいい、例えば、P列ごとに、そのP列の各行の1の位置が、そのP列の最初の列を、パリティ長Mを除算して得られる値qに比例する値だけ、列（縦）方向にサイクリックシフトした位置になっている構造も含まれる。以下、適宜、巡回構造におけるP列を、巡回構造の単位の列数という。
DVB-T.2の規格に規定されているLDPC符号としては、図１２及び図１３で説明したように、符号長Nが64800ビットと16200ビットとの、２種類のLDPC符号がある。
そして、DVB-T.2の規格では、巡回構造の単位の列数Pが、パリティ長Mの約数のうちの、1とMを除く約数の１つである360に規定されている。
また、パリティ長Mは、符号化率によって異なる値qを用いて、式M=q×P=q×360で表される素数以外の値になっている。したがって、値qも、巡回構造の単位の列数Pと同様に、パリティ長Mの約数のうちの、1とMを除く約数の他の１つであり、パリティ長Mを、巡回構造の単位の列数Pで除算することにより得られる（パリティ長Mの約数であるP及びqの積は、パリティ長Mとなる）。
パリティインターリーバ２３は、情報長をKとし、また、0以上P未満の整数をxとするとともに、0以上q未満の整数をyとすると、パリティインターリーブとして、LDPCエンコーダ１１５からのLDPC符号のうちの、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブする。
ここで、LDPC符号のK+qx+y+1番目の符号ビット、及び、K+Py+x+1番目の符号ビットは、いずれも、LDPC符号のK+1ないしK+M(=N)番目の符号ビットのうちのいずれかであるから、パリティビットであり、したがって、パリティインターリーブによれば、LDPC符号のパリティビットの位置が移動される。
このようなパリティインターリーブによれば、同一のチェックノードに繋がれるバリアブルノード（に対応するパリティビット）が、巡回構造の単位の列数P、すなわち、ここでは、360ビットだけ離れるので、バースト長が360ビット未満である場合には、同一のチェックノードに繋がっているバリアブルノードの複数が同時にエラーになる事態を避けることができ、その結果、バースト誤りに対する耐性を改善することができる。
なお、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブ後のLDPC符号は、元の検査行列Hの、K+qx+y+1番目の列を、K+Py+x+1番目の列に置換する列置換を行って得られる検査行列（以下、変換検査行列ともいう）のLDPC符号に一致する。
また、変換検査行列のパリティ行列には、図２２に示すように、P列（図２２では、360列）を単位とする擬似巡回構造が現れる。
ここで、擬似巡回構造とは、一部を除く部分が巡回構造になっている構造を意味する。DVB-T.2の規格に規定されているLDPC符号の検査行列に対して、パリティインターリーブに相当する列置換を施して得られる変換検査行列は、その右隅部分の360行×360列の部分（後述するシフト行列）に、1の要素が１つだけ足らず（0の要素になっており）、その点で、（完全な）巡回構造ではなく、いわば、擬似巡回構造になっている。
なお、図２２の変換検査行列は、元の検査行列Hに対して、パリティインターリーブに相当する列置換の他、変換検査行列が、後述する構成行列で構成されるようにするための行の置換（行置換）も施された行列になっている。
［並び替え処理（カラムツイストインターリーブ）］
次に、図２３ないし図２６を参照して、図９のカラムツイストインターリーバ２４による並び替え処理としてのカラムツイストインターリーブについて説明する。
図８の送信装置１１では、LDPC符号の符号ビットの１ビット以上を、１個のシンボルとして送信する。すなわち、例えば、符号ビットの２ビットを１個のシンボルとする場合には、変調方式として、例えば、QPSKが用いられ、符号ビットの４ビットを１個のシンボルとする場合には、変調方式として、例えば、16QAMが用いられる。
このように、符号ビットの２ビット以上を、１個のシンボルとして送信する場合、あるシンボルに、イレージャ等が発生すると、そのシンボルの符号ビットは、すべてエラー（イレージャ）になる。
したがって、復号の性能を向上させるために、同一のチェックノードに繋がっているバリアブルノード（に対応する符号ビット）の複数が同時にイレージャになる確率を低下させるには、１個のシンボルの複数の符号ビットに対応する複数のバリアブルノードが、同一のチェックノードに繋がることを避ける必要がある。
一方、上述したように、DVB-T.2の規格に規定されているLDPC符号の検査行列Hでは、情報行列HAが巡回構造を有し、パリティ行列HTが階段構造を有している。そして、図２２で説明したように、パリティインターリーブ後のLDPC符号の検査行列である変換検査行列では、パリティ行列にも巡回構造（正確には、上述したように、擬似巡回構造）が現れる。
図２３は、変換検査行列を示している。
すなわち、図２３のＡは、符号長Nが64800ビットで、符号化率(r)が3/4のLDPC符号の検査行列Hの変換検査行列を示している。
図２３のＡでは、変換検査行列において、値が1になっている要素の位置が、点（・）で示されている。
図２３のＢは、図２３のＡの変換検査行列のLDPC符号、つまり、パリティインターリーブ後のLDPC符号を対象として、デマルチプレクサ２５（図９）が行う処理を示している。
図２３のＢでは、変調方式を16QAMとして、デマルチプレクサ２５のメモリ３１を構成する４カラムに、パリティインターリーブ後のLDPC符号の符号ビットが、カラム方向に書き込まれている。
メモリ３１を構成する４カラムに、カラム方向に書き込まれた符号ビットは、ロウ方向に、４ビット単位で読み出され、１シンボルとなる。
この場合、１シンボルとなる４ビットの符号ビットB0,B1,B2,B3は、図２３のＡの変換検査行列の、任意の１行にある1に対応する符号ビットとなっていることがあり、この場合、その符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードは、同一のチェックノードに繋がっている。
したがって、１シンボルの４ビットの符号ビットB0,B1,B2,B3が、変換検査行列の任意の１行にある1に対応する符号ビットとなっている場合には、そのシンボルに、イレージャが発生すると、符号ビットB0,B1,B2,B3それぞれに対応するバリアブルノードが繋がっている同一のチェックノードにおいて、適切なメッセージを求めることができず、その結果、復号の性能が劣化する。
符号化率が3/4以外の符号化率についても、同様に、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされることがある。
そこで、カラムツイストインターリーバ２４は、変換検査行列の任意の１行にある1に対応する複数の符号ビットが、１個のシンボルに含まれないように、パリティインターリーバ２３からのパリティインターリーブ後のLDPC符号の符号ビットをインターリーブするカラムツイストインターリーブを行う。
図２４は、カラムツイストインターリーブを説明する図である。
すなわち、図２４は、デマルチプレクサ２５のメモリ３１（図１８、図１９）を示している。
メモリ３１は、図１８で説明したように、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。そして、カラムツイストインターリーバ２４は、メモリ３１に対して、LDPC符号の符号ビットを、カラム方向に書き込み、ロウ方向に読み出すときの書き始めの位置を制御することで、カラムツイストインターリーブを行う。
すなわち、カラムツイストインターリーバ２４では、複数のカラムそれぞれについて、符号ビットの書き込みを開始する書き始めの位置を、適宜変更することで、ロウ方向に読み出される、１シンボルとされる複数の符号ビットが、変換検査行列の任意の１行にある1に対応する符号ビットにならないようにする（検査行列の任意の１行にある1に対応する複数の符号ビットが、同一のシンボルに含まれないように、LDPC符号の符号ビットを並び替える）。
ここで、図２４は、変調方式が16QAMであり、かつ、図１８で説明した倍数bが1である場合の、メモリ３１の構成例を示している。したがって、１シンボルにされるLDPC符号の符号ビットのビット数mは、４ビットであり、また、メモリ３１は、４(=mb)個のカラムで構成されている。
カラムツイストインターリーバ２４は、（図１８のデマルチプレクサ２５に代わり）LDPC符号の符号ビットを、メモリ３１を構成する４個のカラムの上から下方向（カラム方向）に書き込むことを、左から右方向のカラムに向かって行う。
そして、符号ビットの書き込みが、最も右のカラムまで終了すると、カラムツイストインターリーバ２４は、メモリ３１を構成するすべてのカラムの１行目から、ロウ方向に、４ビット（mbビット）単位で、符号ビットを読み出し、カラムツイストインターリーブ後のLDPC符号として、デマルチプレクサ２５の入れ替え部３２（図１８、図１９）に出力する。
但し、カラムツイストインターリーバ２４では、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、最も左のカラムについては、書き始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、書き始めの位置を、アドレスが2の位置とし、３番目のカラムについては、書き始めの位置を、アドレスが4の位置とし、４番目のカラムについては、書き始めの位置を、アドレスが7の位置とする。
なお、書き始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットを、最も下の位置まで書き込んだ後は、先頭（アドレスが0の位置）に戻り、書き始めの位置の直前の位置までの書き込みが行われる。そして、その後、次（右）のカラムへの書き込みが行われる。
以上のようなカラムツイストインターリーブを行うことにより、DVB-T.2の規格に規定されている、符号長Nが64800の全ての符号化率のLDPC符号について、同一のチェックノードに繋がっている複数のバリアブルノードに対応する複数の符号ビットが、16QAMの１個のシンボルとされること（同一のシンボルに含まれること）を回避することができ、その結果、イレージャのある通信路での復号の性能を向上させることができる。
図２５は、DVB-T.2の規格に規定されている、符号長Nが64800の、１１個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に2×1(=mb)ビットを記憶する２個のカラムを有し、カラム方向に64800/(2×1)ビットを記憶する。
そして、メモリ３１の２個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、それぞれされる。
なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図１８の第１ないし第３の入れ替え方式のうちのいずれかが採用される場合等に、倍数bは1となる。
倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に64800/(2×2)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
なお、例えば、デマルチプレクサ２５（図９）の入れ替え処理の入れ替え方式として、図１９の第４の入れ替え方式が採用される場合等に、倍数bは2となる。
倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２５によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に64800/(4×1)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが4の位置と、４番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２５によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２５によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に64800/(6×1)ビットを記憶する。
そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが5の位置と、４番目のカラムの書き始めの位置は、アドレスが9の位置と、５番目のカラムの書き始めの位置は、アドレスが10の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２５によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２５によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に64800/(8×1)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが4の位置と、６番目のカラムの書き始めの位置は、アドレスが5の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２５によれば、メモリ３１は、ロウ方向に8×2ビットを記憶する１６個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
そして、メモリ３１の１６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが7の位置と、８番目のカラムの書き始めの位置は、アドレスが15の位置と、９番目のカラムの書き始めの位置は、アドレスが16の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、１１番目のカラムの書き始めの位置は、アドレスが22の位置と、１２番目のカラムの書き始めの位置は、アドレスが22の位置と、１３番目のカラムの書き始めの位置は、アドレスが27の位置と、１４番目のカラムの書き始めの位置は、アドレスが27の位置と、１５番目のカラムの書き始めの位置は、アドレスが28の位置と、１６番目のカラムの書き始めの位置は、アドレスが32の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２５によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に64800/(10×1)ビットを記憶する。
そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが3の位置と、３番目のカラムの書き始めの位置は、アドレスが6の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが11の位置と、６番目のカラムの書き始めの位置は、アドレスが13の位置と、７番目のカラムの書き始めの位置は、アドレスが15の位置と、８番目のカラムの書き始めの位置は、アドレスが17の位置と、９番目のカラムの書き始めの位置は、アドレスが18の位置と、１０番目のカラムの書き始めの位置は、アドレスが20の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２５によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に64800/(10×2)ビットを記憶する。
そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが4の位置と、５番目のカラムの書き始めの位置は、アドレスが5の位置と、６番目のカラムの書き始めの位置は、アドレスが6の位置と、７番目のカラムの書き始めの位置は、アドレスが6の位置と、８番目のカラムの書き始めの位置は、アドレスが9の位置と、９番目のカラムの書き始めの位置は、アドレスが13の位置と、１０番目のカラムの書き始めの位置は、アドレスが14の位置と、１１番目のカラムの書き始めの位置は、アドレスが14の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが21の位置と、１４番目のカラムの書き始めの位置は、アドレスが21の位置と、１５番目のカラムの書き始めの位置は、アドレスが23の位置と、１６番目のカラムの書き始めの位置は、アドレスが25の位置と、１７番目のカラムの書き始めの位置は、アドレスが25の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが28の位置と、２０番目のカラムの書き始めの位置は、アドレスが30の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に64800/(12×1)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが4の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが5の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、１１番目のカラムの書き始めの位置は、アドレスが8の位置と、１２番目のカラムの書き始めの位置は、アドレスが9の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２５によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に64800/(12×2)ビットを記憶する。
そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが5の位置と、３番目のカラムの書き始めの位置は、アドレスが8の位置と、４番目のカラムの書き始めの位置は、アドレスが8の位置と、５番目のカラムの書き始めの位置は、アドレスが8の位置と、６番目のカラムの書き始めの位置は、アドレスが8の位置と、７番目のカラムの書き始めの位置は、アドレスが10の位置と、８番目のカラムの書き始めの位置は、アドレスが10の位置と、９番目のカラムの書き始めの位置は、アドレスが10の位置と、１０番目のカラムの書き始めの位置は、アドレスが12の位置と、１１番目のカラムの書き始めの位置は、アドレスが13の位置と、１２番目のカラムの書き始めの位置は、アドレスが16の位置と、１３番目のカラムの書き始めの位置は、アドレスが17の位置と、１４番目のカラムの書き始めの位置は、アドレスが19の位置と、１５番目のカラムの書き始めの位置は、アドレスが21の位置と、１６番目のカラムの書き始めの位置は、アドレスが22の位置と、１７番目のカラムの書き始めの位置は、アドレスが23の位置と、１８番目のカラムの書き始めの位置は、アドレスが26の位置と、１９番目のカラムの書き始めの位置は、アドレスが37の位置と、２０番目のカラムの書き始めの位置は、アドレスが39の位置と、２１番目のカラムの書き始めの位置は、アドレスが40の位置と、２２番目のカラムの書き始めの位置は、アドレスが41の位置と、２３番目のカラムの書き始めの位置は、アドレスが41の位置と、２４番目のカラムの書き始めの位置は、アドレスが41の位置と、それぞれされる。
図２６は、DVB-T.2の規格に規定されている、符号長Nが16200の、１０個の符号化率それぞれのLDPC符号について、カラムツイストインターリーブに必要なメモリ３１のカラム数と、書き始めの位置のアドレスを、変調方式ごとに示している。
倍数bが1であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に2×1ビットを記憶する２個のカラムを有し、カラム方向に16200/(2×1)ビットを記憶する。
そして、メモリ３１の２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、QPSKが採用されることによって、１シンボルのビット数mが、２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に2×2ビットを記憶する４個のカラムを有し、カラム方向に16200/(2×2)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２６によれば、メモリ３１は、ロウ方向に4×1ビットを記憶する４個のカラムを有し、カラム方向に16200/(4×1)ビットを記憶する。
そして、メモリ３１の４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが2の位置と、３番目のカラムの書き始めの位置は、アドレスが3の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、16QAMが採用されることによって、１シンボルのビット数mが、４ビットである場合、図２６によれば、メモリ３１は、ロウ方向に4×2ビットを記憶する８個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２６によれば、メモリ３１は、ロウ方向に6×1ビットを記憶する６個のカラムを有し、カラム方向に16200/(6×1)ビットを記憶する。
そして、メモリ３１の６個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが3の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、64QAMが採用されることによって、１シンボルのビット数mが、６ビットである場合、図２６によれば、メモリ３１は、ロウ方向に6×2ビットを記憶する１２個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、256QAMが採用されることによって、１シンボルのビット数mが、８ビットである場合、図２６によれば、メモリ３１は、ロウ方向に8×1ビットを記憶する８個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
そして、メモリ３１の８個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが1の位置と、５番目のカラムの書き始めの位置は、アドレスが7の位置と、６番目のカラムの書き始めの位置は、アドレスが20の位置と、７番目のカラムの書き始めの位置は、アドレスが20の位置と、８番目のカラムの書き始めの位置は、アドレスが21の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２６によれば、メモリ３１は、ロウ方向に10×1ビットを記憶する１０個のカラムを有し、カラム方向に16200/(10×1)ビットを記憶する。
そして、メモリ３１の１０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが1の位置と、３番目のカラムの書き始めの位置は、アドレスが2の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが3の位置と、６番目のカラムの書き始めの位置は、アドレスが3の位置と、７番目のカラムの書き始めの位置は、アドレスが4の位置と、８番目のカラムの書き始めの位置は、アドレスが4の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、1024QAMが採用されることによって、１シンボルのビット数mが、１０ビットである場合、図２６によれば、メモリ３１は、ロウ方向に10×2ビットを記憶する２０個のカラムを有し、カラム方向に16200/(10×2)ビットを記憶する。
そして、メモリ３１の２０個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが2の位置と、８番目のカラムの書き始めの位置は、アドレスが2の位置と、９番目のカラムの書き始めの位置は、アドレスが5の位置と、１０番目のカラムの書き始めの位置は、アドレスが5の位置と、１１番目のカラムの書き始めの位置は、アドレスが5の位置と、１２番目のカラムの書き始めの位置は、アドレスが5の位置と、１３番目のカラムの書き始めの位置は、アドレスが5の位置と、１４番目のカラムの書き始めの位置は、アドレスが7の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが7の位置と、１７番目のカラムの書き始めの位置は、アドレスが7の位置と、１８番目のカラムの書き始めの位置は、アドレスが8の位置と、１９番目のカラムの書き始めの位置は、アドレスが8の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、それぞれされる。
倍数bが1であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に12×1ビットを記憶する１２個のカラムを有し、カラム方向に16200/(12×1)ビットを記憶する。
そして、メモリ３１の１２個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが2の位置と、５番目のカラムの書き始めの位置は、アドレスが2の位置と、６番目のカラムの書き始めの位置は、アドレスが2の位置と、７番目のカラムの書き始めの位置は、アドレスが3の位置と、８番目のカラムの書き始めの位置は、アドレスが3の位置と、９番目のカラムの書き始めの位置は、アドレスが3の位置と、１０番目のカラムの書き始めの位置は、アドレスが6の位置と、１１番目のカラムの書き始めの位置は、アドレスが7の位置と、１２番目のカラムの書き始めの位置は、アドレスが7の位置と、それぞれされる。
倍数bが2であり、かつ、変調方式として、例えば、4096QAMが採用されることによって、１シンボルのビット数mが、１２ビットである場合、図２６によれば、メモリ３１は、ロウ方向に12×2ビットを記憶する２４個のカラムを有し、カラム方向に16200/(12×2)ビットを記憶する。
そして、メモリ３１の２４個のカラムのうちの、１番目のカラムの書き始めの位置は、アドレスが0の位置と、２番目のカラムの書き始めの位置は、アドレスが0の位置と、３番目のカラムの書き始めの位置は、アドレスが0の位置と、４番目のカラムの書き始めの位置は、アドレスが0の位置と、５番目のカラムの書き始めの位置は、アドレスが0の位置と、６番目のカラムの書き始めの位置は、アドレスが0の位置と、７番目のカラムの書き始めの位置は、アドレスが0の位置と、８番目のカラムの書き始めの位置は、アドレスが1の位置と、９番目のカラムの書き始めの位置は、アドレスが1の位置と、１０番目のカラムの書き始めの位置は、アドレスが1の位置と、１１番目のカラムの書き始めの位置は、アドレスが2の位置と、１２番目のカラムの書き始めの位置は、アドレスが2の位置と、１３番目のカラムの書き始めの位置は、アドレスが2の位置と、１４番目のカラムの書き始めの位置は、アドレスが3の位置と、１５番目のカラムの書き始めの位置は、アドレスが7の位置と、１６番目のカラムの書き始めの位置は、アドレスが9の位置と、１７番目のカラムの書き始めの位置は、アドレスが9の位置と、１８番目のカラムの書き始めの位置は、アドレスが9の位置と、１９番目のカラムの書き始めの位置は、アドレスが10の位置と、２０番目のカラムの書き始めの位置は、アドレスが10の位置と、２１番目のカラムの書き始めの位置は、アドレスが10の位置と、２２番目のカラムの書き始めの位置は、アドレスが10の位置と、２３番目のカラムの書き始めの位置は、アドレスが10の位置と、２４番目のカラムの書き始めの位置は、アドレスが11の位置と、それぞれされる。
［LDPCエンコーダ１１５、ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理］
図２７は、図８のLDPCエンコーダ１１５、ビットインターリーバ１１６、及び、QAMエンコーダ１１７で行われる処理を説明するフローチャートである。
LDPCエンコーダ１１５は、BCHエンコーダ１１４から、LDPC対象データが供給されるのを待って、ステップＳ１０１において、LDPC対象データを、LDPC符号にLDPC符号化し、そのLDPC符号を、ビットインターリーバ１１６に供給して、処理は、ステップＳ１０２に進む。
ビットインターリーバ１１６は、ステップＳ１０２において、LDPCエンコーダ１１５からのLDPC符号を対象として、ビットインターリーブを行い、そのビットインターリーブ後のLDPC符号をシンボル化したシンボルを、QAMエンコーダ１１７に供給して、処理は、ステップＳ１０３に進む。
すなわち、ステップＳ１０２では、ビットインターリーバ１１６（図９）において、パリティインターリーバ２３が、LDPCエンコーダ１１５からのLDPC符号を対象として、パリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号を、カラムツイストインターリーバ２４に供給する。
カラムツイストインターリーバ２４は、パリティインターリーバ２３からのLDPC符号を対象として、カラムツイストインターリーブを行い、デマルチプレクサ２５に供給する。
デマルチプレクサ２５は、カラムツイストインターリーバ２４によるカラムツイストインターリーブ後のLDPC符号の符号ビットを入れ替えて、入れ替え後の符号ビットを、シンボルのシンボルビット（シンボルを表すビット）とする入れ替え処理を行う。
ここで、デマルチプレクサ２５による入れ替え処理は、図１８及び図１９に示した第１ないし第４の入れ替え方式に従って行うことができる他、割り当てルールに従って行うことができる。割り当てルールは、LDPC符号の符号ビットを、シンボルを表すシンボルビットに割り当てるためのルールであり、その詳細については、後述する。
デマルチプレクサ２５による入れ替え処理によって得られたシンボルは、デマルチプレクサ２５から、QAMエンコーダ１１７に供給される。
QAMエンコーダ１１７は、ステップＳ１０３において、デマルチプレクサ２５からのシンボルを、QAMエンコーダ１１７で行われる直交変調の変調方式で定める信号点にマッピングして直交変調し、その結果得られるデータを、時間インターリーバ１１８に供給する。
以上のように、パリティインターリーブや、カラムツイストインターリーブを行うことで、LDPC符号の複数の符号ビットを１個のシンボルとして送信する場合の、イレージャやバースト誤りに対する耐性を向上させることができる。
ここで、図９では、説明の便宜のため、パリティインターリーブを行うブロックであるパリティインターリーバ２３と、カラムツイストインターリーブを行うブロックであるカラムツイストインターリーバ２４とを、別個に構成するようにしたが、パリティインターリーバ２３とカラムツイストインターリーバ２４とは、一体的に構成することができる。
すなわち、パリティインターリーブと、カラムツイストインターリーブとは、いずれも、メモリに対する符号ビットの書き込み、及び読み出しによって行うことができ、符号ビットの書き込みを行うアドレス（書き込みアドレス）を、符号ビットの読み出しを行うアドレス（読み出しアドレス）に変換する行列によって表すことができる。
したがって、パリティインターリーブを表す行列と、カラムツイストインターリーブを表す行列とを乗算して得られる行列を求めておけば、その行列によって、符号ビットを変換することで、パリティインターリーブを行い、さらに、そのパリティインターリーブ後のLDPC符号をカラムツイストインターリーブした結果を得ることができる。
また、パリティインターリーバ２３とカラムツイストインターリーバ２４に加えて、デマルチプレクサ２５も、一体的に構成することが可能である。
すなわち、デマルチプレクサ２５で行われる入れ替え処理も、LDPC符号を記憶するメモリ３１の書き込みアドレスを、読み出しアドレスに変換する行列によって表すことができる。
したがって、パリティインターリーブを表す行列、カラムツイストインターリーブを表す行列、及び、入れ替え処理を表す行列を乗算して得られる行列を求めておけば、その行列によって、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理を、一括して行うことができる。
なお、パリティインターリーブと、カラムツイストインターリーブとについては、そのうちのいずれか一方だけを行うようにすること、又は、いずれも行わないようにすることが可能である。
［パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のシミュレーション］
次に、図２８ないし図３０を参照して、図８の送信装置１１について行った、エラーレート(bit error rate)を計測するシミュレーションについて説明する。
シミュレーションは、D/Uが0dBのフラッタ(flutter)がある通信路を採用して行った。
図２８は、シミュレーションで採用した通信路のモデルを示している。
すなわち、図２８のＡは、シミュレーションで採用したフラッタのモデルを示している。
また、図２８のＢは、図２８のＡのモデルで表されるフラッタがある通信路のモデルを示している。
なお、図２８のＢにおいて、Hは、図２８のＡのフラッタのモデルを表す。また、図２８のＢにおいて、Nは、ICI(Inter Carrier Interference)を表し、シミュレーションでは、そのパワーの期待値E[N2]を、AWGNで近似した。
図２９及び図３０は、シミュレーションで得られたエラーレートと、フラッタのドップラ周波数fdとの関係を示している。
なお、図２９は、変調方式が16QAMで、符号化率(r)が(3/4)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。また、図３０は、変調方式が64QAMで、符号化率(r)が(5/6)で、入れ替え方式が第１の入れ替え方式である場合の、エラーレートとドップラ周波数fdとの関係を示している。
さらに、図２９及び図３０において、太線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の、エラーレートとドップラ周波数fdとの関係を示しており、細線は、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のうちの、入れ替え処理だけを行った場合の、エラーレートとドップラ周波数fdとの関係を示している。
図２９及び図３０のいずれにおいても、パリティインターリーブ、カラムツイストインターリーブ、及び、入れ替え処理のすべてを行った場合の方が、入れ替え処理だけを行った場合よりも、エラーレートが向上する（小さくなる）ことが分かる。
［LDPCエンコーダ１１５の構成例］
図３１は、図８のLDPCエンコーダ１１５の構成例を示すブロック図である。
なお、図８のLDPCエンコーダ１２２も、同様に構成される。
図１２及び図１３で説明したように、DVB-T.2の規格では、64800ビットと16200ビットとの２通りの符号長NのLDPC符号が規定されている。
そして、符号長Nが64800ビットのLDPC符号については、１１個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6,8/9、及び9/10が規定されており、符号長Nが16200ビットのLDPC符号については、１０個の符号化率1/4,1/3,2/5,1/2,3/5,2/3,3/4,4/5,5/6、及び8/9が規定されている（図１２及び図１３）。
LDPCエンコーダ１１５は、例えば、このような、符号長Nが64800ビットや16200ビットの各符号化率のLDPC符号による符号化（誤り訂正符号化）を、符号長Nごと、及び符号化率ごとに用意された検査行列Hに従って行うことができる。
LDPCエンコーダ１１５は、符号化処理部６０１と記憶部６０２とから構成される。
符号化処理部６０１は、符号化率設定部６１１、初期値テーブル読み出し部６１２、検査行列生成部６１３、情報ビット読み出し部６１４、符号化パリティ演算部６１５、及び制御部６１６から構成され、LDPCエンコーダ１１５に供給されるLDPC対象データのLDPC符号化を行い、その結果得られるLDPC符号を、ビットインターリーバ１１６（図８）に供給する。
すなわち、符号化率設定部６１１は、例えば、オペレータの操作等に応じて、LDPC符号の符号長Nと符号化率とを設定する。
初期値テーブル読み出し部６１２は、符号化率設定部６１１が設定した符号長N及び符号化率に対応する、後述する検査行列初期値テーブルを、記憶部６０２から読み出す。
検査行列生成部６１３は、初期値テーブル読み出し部６１２が読み出した検査行列初期値テーブルに基づいて、符号化率設定部６１１が設定した符号長N及び符号化率に応じた情報長K（=符号長N-パリティ長M）に対応する情報行列HAの１の要素を列方向に360列（巡回構造の単位の列数P）ごとの周期で配置して検査行列Hを生成し、記憶部６０２に格納する。
情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、情報長K分の情報ビットを読み出す（抽出する）。
符号化パリティ演算部６１５は、検査行列生成部６１３が生成した検査行列Hを記憶部６０２から読み出し、その検査行列Hを用いて、情報ビット読み出し部６１４が読み出した情報ビットに対するパリティビットを所定の式に基づいて算出することにより、符号語（LDPC符号）を生成する。
制御部６１６は、符号化処理部６０１を構成する各ブロックを制御する。
記憶部６０２には、例えば、64800ビットや16200ビット等の符号長Nそれぞれについての、図１２及び図１３に示した複数の符号化率等それぞれに対応する複数の検査行列初期値テーブル等が格納されている。また、記憶部６０２は、符号化処理部６０１の処理上必要なデータを一時記憶する。
［LDPCエンコーダ１１５の処理］
図３２は、図３１のLDPCエンコーダ１１５の処理を説明するフローチャートである。
ステップＳ２０１において、符号化率設定部６１１は、LDPC符号化を行う符号長N及び符号化率rを決定（設定）する。
ステップＳ２０２において、初期値テーブル読み出し部６１２は、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する、予め定められた検査行列初期値テーブルを、記憶部６０２から読み出す。
ステップＳ２０３において、検査行列生成部６１３は、初期値テーブル読み出し部６１２が記憶部６０２から読み出した検査行列初期値テーブルを用いて、符号化率設定部６１１により決定された符号長N及び符号化率rのLDPC符号の検査行列Hを求め（生成し）、記憶部６０２に供給して格納する。
ステップＳ２０４において、情報ビット読み出し部６１４は、LDPCエンコーダ１１５に供給されるLDPC対象データから、符号化率設定部６１１により決定された符号長N及び符号化率rに対応する情報長K(=N×r)の情報ビットを読み出すとともに、検査行列生成部６１３が求めた検査行列Hを、記憶部６０２から読み出し、符号化パリティ演算部６１５に供給する。
ステップＳ２０５において、符号化パリティ演算部６１５は、検査行列Hを用いて、式（８）を満たす符号語cのパリティビットを順次演算する。
HcT=0
・・・（８）
式（８）において、cは、符号語（LDPC符号）としての行ベクトルを表し、cTは、行ベクトルcの転置を表す。
ここで、上述したように、LDPC符号（１符号語）としての行ベクトルcのうちの、情報ビットの部分を、行ベクトルAで表すとともに、パリティビットの部分を、行ベクトルTで表す場合には、行ベクトルcは、情報ビットとしての行ベクトルAと、パリティビットとしての行ベクトルTとによって、式c =[A|T]で表すことができる。
検査行列Hと、LDPC符号としての行ベクトルc=[A|T]とは、式HcT=0を満たす必要があり、かかる式HcT=0を満たす行ベクトルc=[A|T]を構成するパリティビットとしての行ベクトルTは、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
符号化パリティ演算部６１５は、情報ビットAに対して、パリティビットTを求めると、その情報ビットAとパリティビットTとによって表される符号語c ＝［A｜T］を、情報ビットAのLDPC符号化結果として出力する。
その後、ステップＳ２０６において、制御部６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ２０６において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データが、まだある場合、処理は、ステップＳ２０１（又は、ステップＳ２０４）に戻り、以下、ステップＳ２０１（又は、ステップＳ２０４）ないしＳ２０６の処理が繰り返される。
また、ステップＳ２０６において、LDPC符号化を終了すると判定された場合、すなわち、例えば、LDPC符号化すべきLDPC対象データがない場合、LDPCエンコーダ１１５は、処理を終了する。
以上のように、各符号長N、及び、各符号化率rに対応する検査行列初期値テーブルが用意されており、LDPCエンコーダ１１５は、所定の符号長Nの、所定の符号化率rのLDPC符号化を、その所定の符号長N、及び、所定の符号化率rに対応する検査行列初期値テーブルから生成される検査行列Hを用いて行う。
［検査行列初期値テーブルの例］
検査行列初期値テーブルは、検査行列Hの、LDPC符号（検査行列Hによって定義されるLDPC符号）の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を360列（巡回構造の単位の列数P）ごとに表すテーブルであり、各符号長N及び各符号化率rの検査行列Hごとに、あらかじめ作成される。
図３３ないし図７７は、検査行列初期値テーブルの例を示す図である。
すなわち、図３３は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
図３４は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが1/3の検査行列Hに対する検査行列初期値テーブルを示している。
図３５は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/5の検査行列Hに対する検査行列初期値テーブルを示している。
図３６は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが1/2の検査行列Hに対する検査行列初期値テーブルを示している。
図３７は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。
図３８は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
図３９は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが3/4の検査行列Hに対する検査行列初期値テーブルを示している。
図４０は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが4/5の検査行列Hに対する検査行列初期値テーブルを示している。
図４１は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが5/6の検査行列Hに対する検査行列初期値テーブルを示している。
図４２は、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが8/9の検査行列Hに対する検査行列初期値テーブルを示している。
図４３及び図４４は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが1/4の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図４４は、図４３に続く図である。
図４５及び図４６は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが1/3の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図４６は、図４５に続く図である。
図４７及び図４８は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが2/5の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図４８は、図４７に続く図である。
図４９ないし図５１は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが1/2の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図５０は、図４９に続く図であり、図５１は、図５０に続く図である。
図５２ないし図５４は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが3/5の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図５３は、図５２に続く図であり、図５４は、図５３に続く図である。
図５５ないし図５７は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図５６は、図５５に続く図であり、図５７は、図５６に続く図である。
図５８ないし図６１は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが3/4の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図５９は、図５８に続く図であり、図６０は、図５９に続く図である。また、図６１は、図６０に続く図である。
図６２ないし図６５は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが4/5の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図６３は、図６２に続く図であり、図６４は、図６３に続く図である。また、図６５は、図６４に続く図である。
図６６ないし図６９は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが5/6の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図６７は、図６６に続く図であり、図６８は、図６７に続く図である。また、図６９は、図６８に続く図である。
図７０ないし図７３は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが8/9の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図７１は、図７０に続く図であり、図７２は、図７１に続く図である。また、図７３は、図７２に続く図である。
図７４ないし図７７は、DVB-T.2の規格に規定されている、符号長Nが64800ビットの、符号化率rが9/10の検査行列Hに対する検査行列初期値テーブルを示している。
なお、図７５は、図７４に続く図であり、図７６は、図７５に続く図である。また、図７７は、図７６に続く図である。
［検査行列初期値テーブルから検査行列Hを求める方法］
検査行列生成部６１３（図３１）は、検査行列初期値テーブルを用いて、以下のように、検査行列Hを求める。
すなわち、図７８は、検査行列初期値テーブルから検査行列Hを求める方法を示している。
なお、図７８の検査行列初期値テーブルは、図３８に示した、DVB-T.2の規格に規定されている、符号長Nが16200ビットの、符号化率rが2/3の検査行列Hに対する検査行列初期値テーブルを示している。
検査行列初期値テーブルは、上述したように、LDPC符号の符号長N及び符号化率rに応じた情報長Kに対応する情報行列HA（図１０）の１の要素の位置を、360列（巡回構造の単位の列数P）ごとに表すテーブルであり、そのi行目には、検査行列Hの1+360×(i-1)列目の１の要素の行番号（検査行列Hの１行目の行番号を０とする行番号）が、その1+360×(i-1)列目の列が持つ列重みの数だけ並んでいる。
ここで、検査行列Hの、パリティ長Ｍに対応するパリティ行列HT（図１０）は、図２１に示したように決まっているので、検査行列初期値テーブルによれば、検査行列Hの、情報長Kに対応する情報行列HA（図１０）が求められる。
検査行列初期値テーブルの行数k+1は、情報長Kによって異なる。
情報長Kと、検査行列初期値テーブルの行数k+1との間には、式（９）の関係が成り立つ。
K=(k+1)×360
・・・（９）
ここで、式（９）の360は、図２２で説明した巡回構造の単位の列数Pである。
図７８の検査行列初期値テーブルでは、１行目から３行目までに、１３個の数値が並び、４行目からk+1行目（図７８では、３０行目）までに、３個の数値が並んでいる。
したがって、図７８の検査行列初期値テーブルから求められる検査行列Hの列重みは、１列目から、1+360×(3-1)-1列目までは、１３であり、1+360×(3-1)列目から、K列目までは、３である。
図７８の検査行列初期値テーブルの１行目は、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622となっており、これは、検査行列Hの１列目において、行番号が、0,2084,1613,1548,1286,1460,3196,4297,2481,3369,3451,4620,2622の行の要素が１であること（かつ、他の要素が０であること）を示している。
また、図７８の検査行列初期値テーブルの２行目は、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108となっており、これは、検査行列Hの３６１（＝１＋360×（２−１））列目において、行番号が、1,122,1516,3448,2880,1407,1847,3799,3529,373,971,4358,3108の行の要素が１であることを示している。
以上のように、検査行列初期値テーブルは、検査行列Hの情報行列HAの１の要素の位置を360列ごとに表す。
検査行列Hの1+360×(i-1)列目以外の列、つまり、2+360×(i-1)列目から、360×i列目までの各列は、検査行列初期値テーブルによって定まる1+360×(i-1)列目の１の要素を、パリティ長Ｍに従って下方向（列の下方向）に、周期的にサイクリックシフトして配置したものになっている。
すなわち、例えば、2+360×(i-1)列目は、1+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたものとなっており、次の3+360×(i-1)列目は、1+360×(i-1)列目を、2×M/360(=2×q)だけ下方向にサイクリックシフトしたもの（2+360×(i-1)列目を、M/360(=q)だけ下方向にサイクリックシフトしたもの）となっている。
いま、検査行列初期値テーブルのi行目（上からi番目）のj列目（左からj番目）の数値を、hi,jと表すとともに、検査行列Hのw列目の、j個目の１の要素の行番号を、Hw-jと表すこととすると、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jは、式（１０）で求めることができる。
Hw-j=mod{hi,j＋mod((w-1),P)×q，M)
・・・（１０）
ここで、mod（x，y）はxをyで割った余りを意味する。
また、Pは、上述した巡回構造の単位の列数であり、例えば、DVB-T.2の規格では、上述のように、360である。さらに、qは、パリティ長Mを、巡回構造の単位の列数P(=360)で除算することにより得られる値M/360である。
検査行列生成部６１３（図３１）は、検査行列初期値テーブルによって、検査行列Hの1+360×(i-1)列目の１の要素の行番号を特定する。
さらに、検査行列生成部６１３（図３１）は、検査行列Hの1+360×(i-1)列目以外の列であるw列目の、１の要素の行番号Hw-jを、式（１０）に従って求め、以上により得られた行番号の要素を１とする検査行列Hを生成する。
ところで、携帯端末向けのディジタル放送は、固定端末向けのディジタル放送の規格であるDVB-T.2に準拠した送信装置、及び、受信装置の仕様を、なるべく変更せずに行うことができれば、コストの面で有利である。
そこで、送信装置１１（図７）では、DVB-T.2の、符号長Nが64kビット及び16kビットのうちの、LDPC符号の復号時等に必要なメモリや遅延を小とすることができる、短い符号長Nである16kビットのLDPC符号を採用し、携帯端末向けのディジタル放送を行うことができる。
但し、携帯端末向けのディジタル放送では、携帯端末である受信装置１２(図７）での、LDPC符号の復号等の処理に必要な負荷を軽減するために、例えば、LDPC符号の復号の繰り返し回数（繰り返し復号回数C）が制限されることがあり、その結果、通信路１３（図７）におけるエラーに対する耐性が低下することがあり得る。
そこで、携帯端末向けのディジタル放送では、エラーに対する耐性を向上させるための対策を施すことが望ましい。
エラーに対する耐性を向上させるための対策としては、例えば、16QAMや64QAM等の、信号点の数が比較的少ない変調方式を採用する方法がある。
さらに、エラーに対する耐性を向上させるための対策としては、例えば、デマルチプレクサ２５（図９）で行われる入れ替え処理がある。
入れ替え処理において、LDPC符号の符号ビットを入れ替える入れ替え方式としては、例えば、上述した第１ないし第４の入れ替え方式や、DVB-T.2で規定されている入れ替え方式があるが、携帯端末向けのディジタル放送では、これらの既に提案されている入れ替え方式よりも、エラーに対する耐性がより向上する方式の入れ替え処理を採用することが望ましい。
そこで、デマルチプレクサ２５（図９）では、図２７で説明したように、割り当てルールに従って、入れ替え処理を行うことができるようになっている。
以下、割り当てルールに従った入れ替え処理について説明するが、その前に、既に提案されている入れ替え方式（以下、現行方式ともいう）による入れ替え処理について説明する。
［現行方式の入れ替え処理］
図７９及び図８０を参照して、デマルチプレクサ２５で、仮に、現行方式で入れ替え処理が行われるとした場合の、その入れ替え処理について説明する。
図７９は、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号である場合の、現行方式の入れ替え処理の一例を示している。
すなわち、図７９のＡは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が16QAMである場合、符号ビットの4(=m)ビットが、１個のシンボルとして、16QAMで定める16個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に4×2(=mb)ビットを記憶する8個のカラムを有し、カラム方向に64800/(4×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図７９のＡに示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy4に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図７９のＢは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が64QAMである場合、符号ビットの6(=m)ビットが、１個のシンボルとして、64QAMで定める64個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に6×2(=mb)ビットを記憶する12個のカラムを有し、カラム方向に64800/(6×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11を、例えば、図７９のＢに示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy10に、
符号ビットb4を、シンボルビットy6に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy1に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図７９のＣは、LDPC符号が、符号長Nが64800ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が256QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が256QAMである場合、符号ビットの8(=m)ビットが、１個のシンボルとして、256QAMで定める256個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが64800ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に8×2(=mb)ビットを記憶する16個のカラムを有し、カラム方向に64800/(8×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、64800ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、8×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される8×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11,b12,b13,b14,b15を、例えば、図７９のＣに示すように、連続する2(=b)個のシンボルの8×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11,y12,y13,y14,y15に割り当てるように、8×2(=mb)ビットの符号ビットb0ないしb15を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy15に、
符号ビットb1を、シンボルビットy1に、
符号ビットb2を、シンボルビットy13に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy8に、
符号ビットb5を、シンボルビットy11に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy10に、
符号ビットb9を、シンボルビットy6に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy7に、
符号ビットb12を、シンボルビットy12に、
符号ビットb13を、シンボルビットy2に、
符号ビットb14を、シンボルビットy14に、
符号ビットb15を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図８０は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号である場合の、現行方式の入れ替え処理の一例を示している。
すなわち、図８０のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が16QAMである場合、符号ビットの4(=m)ビットが、１個のシンボルとして、16QAMで定める16個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが16200ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に4×2(=mb)ビットを記憶する8個のカラムを有し、カラム方向に16200/(4×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図８０のＡに示すように、連続する2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、上述した図７９のＡの場合と同様に、符号ビットb0ないしb7を、シンボルビットy0ないしy7に割り当てる入れ替えを行う。
図８０のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、現行方式の入れ替え処理の一例を示している。
変調方式が64QAMである場合、符号ビットの6(=m)ビットが、１個のシンボルとして、64QAMで定める64個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが16200ビットで、倍数bが2である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に6×2(=mb)ビットを記憶する12個のカラムを有し、カラム方向に16200/(6×2)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11を、例えば、図８０のＢに示すように、連続する2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、上述した図７９のＢの場合と同様に、符号ビットb0ないしb11を、シンボルビットy0ないしy11に割り当てる入れ替えを行う。
図８０のＣは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が256QAMで、倍数bが1ある場合の、現行方式の入れ替え処理の一例を示している。
変調方式が256QAMである場合、符号ビットの8(=m)ビットが、１個のシンボルとして、256QAMで定める256個の信号点のうちのいずれかにマッピングされる。
さらに、符号長Nが16200ビットで、倍数bが1である場合、デマルチプレクサ２５のメモリ３１（図１８、図１９）は、ロウ方向に8×1(=mb)ビットを記憶する8個のカラムを有し、カラム方向に16200/(8×1)ビットを記憶する。
デマルチプレクサ２５では、LDPC符号の符号ビットが、メモリ３１のカラム方向に書き込まれ、16200ビットの符号ビット（１符号語）の書き込みが終了すると、メモリ３１に書き込まれた符号ビットが、ロウ方向に、8×1(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される8×1(=mb)ビットの符号ビットb0,b1,b2,b3,b4,b5,b6,b7を、例えば、図８０のＣに示すように、1(=b)個のシンボルの8×1(=mb)ビットのシンボルビットy0,y1,y2,y3,y4,y5,y6,y7に割り当てるように、8×1(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy1に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy6に、
符号ビットb6を、シンボルビットy4に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
［新入れ替え方式の入れ替え処理］
次に、割り当てルールに従った入れ替え処理（以下、新入れ替え方式での入れ替え処理ともいう）について説明する。
なお、携帯端末向けのディジタル放送では、信号点の少ない16QAMや64QAM等の変調方式を採用することが望ましいので、変調方式が16QAMの場合と、64QAMの場合とのそれぞれについて、新入れ替え方式を説明する。
図８１ないし図８３は、新入れ替え方式を説明する図である。
新入れ替え方式では、デマルチプレクサ２５の入れ替え部３２は、mbビットの符号ビットの入れ替えを、あらかじめ定めた割り当てルールに従って行う。
割り当てルールとは、LDPC符号の符号ビットをシンボルビットに割り当てるためのルールである。割り当てルールでは、符号ビットの符号ビットグループと、その符号ビットグループの符号ビットを割り当てるシンボルビットのシンボルビットグループとの組み合わせであるグループセットと、そのグループセットの符号ビットグループ、及びシンボルビットグループそれぞれの符号ビット、及びシンボルビットのビット数（以下、グループビット数ともいう）とが規定されている。
ここで、符号ビットには、上述したように、エラー確率に違いがあり、シンボルビットにも、エラー確率に違いがある。符号ビットグループとは、符号ビットをエラー確率に応じてグループ分けするグループであり、シンボルビットグループとは、シンボルビットをエラー確率に応じてグループ分けするグループである。
図８１は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図８１のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
ここで、符号ビットグループGb#iは、そのサフィックス#iが小さいほど、その符号ビットグループGb#iに属する符号ビットのエラー確率が良い（小さい）グループである。
また、以下では、メモリ３１から、ロウ方向に読み出される、mbビットの符号ビットの、最上位ビットから#i+1ビット目を、ビットb#iとも表すとともに、連続するb個のシンボルのmbビットのシンボルビットの、最上位ビットから#i+1ビット目のビットを、ビットy#iとも表す。
図８１のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3,b4,b5,b6,b7,b8,b9,b10,b11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図８１のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
ここで、シンボルビットグループGy#iは、符号ビットグループと同様に、そのサフィックス#iが小さいほど、そのシンボルビットグループGy#iに属するシンボルビットのエラー確率が良いグループである。
図８１のＢでは、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図８２は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図８２の割り当てルールでは、符号ビットグループGb1と、シンボルビットグループGy3との組み合わせが、１個のグループセットとして規定されている。そして、そのグループセットのグループビット数が1ビットに規定されている。
ここで、以下では、グループセットと、そのグループビット数とを、まとめて、グループセット情報という。そして、例えば、符号ビットグループGb1とシンボルビットグループGy3とのグループセットと、そのグループセットのグループビット数である1ビットを、グループセット情報(Gb1,Gy3,1)と記載する。
図８２の割り当てルールでは、グループセット情報(Gb1,Gy3,1)の他、グループセット情報(Gb2,Gy3,1),(Gb3,Gy2,1),(Gb4,Gy2,3),(Gb4,Gy3,2),(Gb4,Gy1,4)が規定されている。
例えば、グループセット情報(Gb1,Gy3,1)は、符号ビットグループGb1に属する符号ビットの１ビットを、シンボルビットグループGy3に属するシンボルビットの１ビットに割り当てることを意味する。
したがって、図８２の割り当てルールでは、
グループセット情報(Gb1,Gy3,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy3,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb4,Gy2,3)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb4,Gy3,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの２ビットに割り当てること、
及び、グループセット情報(Gb4,Gy1,4)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの４ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの４ビットに割り当てること
が規定されている。
上述したように、符号ビットグループは、符号ビットをエラー確率に応じてグループ分けするグループであり、シンボルビットグループは、シンボルビットをエラー確率に応じてグループ分けするグループである。したがって、割り当てルールは、符号ビットのエラー確率と、その符号ビットを割り当てるシンボルビットのエラー確率との組み合わせを規定している、ということもできる。
このように、符号ビットのエラー確率と、その符号ビットを割り当てるシンボルビットのエラー確率との組み合わせを規定する割り当てルールは、例えば、BERを計測するシミュレーション等によって、エラーに対する耐性（ノイズに対する耐性）を、より良くするように決定される。
なお、ある符号ビットグループの符号ビットの割り当て先を、同一のシンボルビットグループのビットの中で変更しても、エラーに対する耐性には（ほとんど）影響しない。
したがって、エラーに対する耐性を向上させるには、BER(Bit Error Rate)を最も小さくするグループセット情報、つまり、符号ビットの符号ビットグループと、その符号ビットグループの符号ビットを割り当てるシンボルビットのシンボルビットグループとの組み合わせ（グループセット）と、そのグループセットの符号ビットグループ、及びシンボルビットグループそれぞれの符号ビット、及びシンボルビットのビット数（グループビット数）とを、割り当てルールとして規定し、その割り当てルールに従って、符号ビットを、シンボルビットに割り当てるように、符号ビットの入れ替えを行えばよい。
但し、割り当てルールに従って、どの符号ビットを、どのシンボルビットに割り当てるかの具体的な割り当て方は、送信装置１１及び受信装置１２（図７）の間で、あらかじめ決めておく必要がある。
図８３は、図８２の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図８３のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８２の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図８２の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図８３のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy8に、
符号ビットb9を、シンボルビットy9に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図８３のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８２の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図８３のＢによれば、入れ替え部３２は、図８２の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy9に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy0に、
符号ビットb7を、シンボルビットy1に、
符号ビットb8を、シンボルビットy3に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy7に、
符号ビットb11を、シンボルビットy6に、
それぞれ割り当てる入れ替えを行う。
ここで、図８３のＡ及び図８３のＢに示した、符号ビットb#iの、シンボルビットy#iへの割り当て方は、いずれも、図８２の割り当てルールに従っている（割り当てルールを遵守している）。
図８４は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図８４のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図８４のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2及びb3が、符号ビットグループGb4には、符号ビットb4ないしb11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図８４のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
図８４のＢでは、図８１のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図８５は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図８５の割り当てルールでは、グループセット情報(Gb1,Gy3,1),(Gb2,Gy3,1),(Gb3,Gy2,2),(Gb4,Gy3,2),(Gb4,Gy1,4),(Gb4,Gy2,2)が規定されている。
すなわち、図８５の割り当てルールでは、
グループセット情報(Gb1,Gy3,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy3,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy2,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb4,Gy3,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb4,Gy1,4)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの４ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの４ビットに割り当てること、
及び、グループセット情報(Gb4,Gy2,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること
が規定されている。
図８６は、図８５の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図８６のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８５の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図８５の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図８６のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy8に、
符号ビットb9を、シンボルビットy9に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図８６のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８５の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図８６のＢによれば、入れ替え部３２は、図８５の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy7に、
符号ビットb7を、シンボルビットy6に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy0に、
符号ビットb11を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図８７は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットの入れ替えの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、図８７に示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy10に、
符号ビットb4を、シンボルビットy6に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy1に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
ここで、図８７の入れ替えは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が64QAMである場合の、DVB-T.2に規定されている入れ替えに一致する。
したがって、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が64QAMである場合、入れ替え部３２では、DVB-T.2に規定されている入れ替えと同一の入れ替えが行われる。
図８８は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図８８のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
図８８のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2ないしb4が、符号ビットグループGb4には、符号ビットb5が、符号ビットグループGb5には、符号ビットb6ないしb11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図８８のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
図８８のＢでは、図８１のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図８９は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図８９の割り当てルールでは、グループセット情報(Gb1,Gy3,1),(Gb2,Gy3,1),(Gb3,Gy2,2),(Gb3,Gy3,1),(Gb4,Gy3,1),(Gb5,Gy1,4),(Gb5,Gy2,2)が規定されている。
すなわち、図８９の割り当てルールでは、
グループセット情報(Gb1,Gy3,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy3,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy2,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb3,Gy3,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb4,Gy3,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb5,Gy1,4)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの４ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの４ビットに割り当てること、
及び、グループセット情報(Gb5,Gy2,2)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること
が規定されている。
図９０は、図８９の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図９０のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８９の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図８９の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図９０のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy3に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図９０のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図８９の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図９０のＢによれば、入れ替え部３２は、図８９の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy3に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy7に、
符号ビットb7を、シンボルビットy6に、
符号ビットb8を、シンボルビットy8に、
符号ビットb9を、シンボルビットy9に、
符号ビットb10を、シンボルビットy0に、
符号ビットb11を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図９１は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットの入れ替えの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、図９１に示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy10に、
符号ビットb4を、シンボルビットy6に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy9に、
符号ビットb7を、シンボルビットy5に、
符号ビットb8を、シンボルビットy1に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy4に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
ここで、図９１の入れ替えは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMである場合の、DVB-T.2に規定されている入れ替えに一致する。
したがって、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が64QAMである場合、入れ替え部３２では、DVB-T.2に規定されている入れ替えと同一の入れ替えが行われる。
図９２は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図９２のＡに示すように、３個の符号ビットグループGb1,Gb2,Gb3にグループ分けすることができる。
図９２のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1ないしb7が、符号ビットグループGb3には、符号ビットb8ないしb11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図９２のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
図９２のＢでは、図８１のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図９３は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図９３の割り当てルールでは、グループセット情報(Gb1,Gy3,1),(Gb2,Gy3,3),(Gb2,Gy2,2),(Gb2,Gy1,2),(Gb3,Gy2,2),(Gb3,Gy1,2)が規定されている。
すなわち、図９３の割り当てルールでは、
グループセット情報(Gb1,Gy3,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy3,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy2,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb2,Gy1,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb3,Gy2,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
及び、グループセット情報(Gb3,Gy1,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること
が規定されている。
図９４は、図９３の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図９４のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９３の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図９３の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図９４のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy3に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図９４のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９３の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図９４のＢによれば、入れ替え部３２は、図９３の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy7に、
符号ビットb7を、シンボルビットy6に、
符号ビットb8を、シンボルビットy8に、
符号ビットb9を、シンボルビットy9に、
符号ビットb10を、シンボルビットy0に、
符号ビットb11を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図９５は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図９５のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図９５のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1ないしb7が、符号ビットグループGb3には、符号ビットb8が、符号ビットグループGb4には、符号ビットb9ないしb11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図９５のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
図９５のＢでは、図８１のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図９６は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図９６の割り当てルールでは、グループセット情報(Gb1,Gy3,1),(Gb2,Gy3,3),(Gb2,Gy2,2),(Gb2,Gy1,2),(Gb3,Gy2,1),(Gb4,Gy2,1),(Gb4,Gy1,2)が規定されている。
すなわち、図９６の割り当てルールでは、
グループセット情報(Gb1,Gy3,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy3,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy2,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb2,Gy1,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb4,Gy2,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb4,Gy1,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること
が規定されている。
図９７は、図９６の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図９７のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９６の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図９６の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図９７のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy3に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図９７のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９６の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図９７のＢによれば、入れ替え部３２は、図９６の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy7に、
符号ビットb7を、シンボルビットy6に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy0に、
符号ビットb11を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図９８は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図９８のＡに示すように、３個の符号ビットグループGb1,Gb2,Gb3にグループ分けすることができる。
図９８のＡでは、符号ビットグループGb1には、符号ビットb0ないしb8が、符号ビットグループGb2には、符号ビットb9が、符号ビットグループGb3には、符号ビットb10及びb11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図９８のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
図９８のＢでは、図８１のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図９９は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図９９の割り当てルールでは、グループセット情報(Gb1,Gy3,4),(Gb1,Gy2,3),(Gb1,Gy1,2),(Gb2,Gy2,1),(Gb3,Gy1,2)が規定されている。
すなわち、図９９の割り当てルールでは、
グループセット情報(Gb1,Gy3,4)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの４ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの４ビットに割り当てること、
グループセット情報(Gb1,Gy2,3)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb1,Gy1,2)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb3,Gy1,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること
が規定されている。
図１００は、図９９の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１００のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９９の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図９９の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図１００のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy3に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１００のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図９９の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１００のＢによれば、入れ替え部３２は、図９９の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy10に、
符号ビットb1を、シンボルビットy11に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy7に、
符号ビットb7を、シンボルビットy6に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy0に、
符号ビットb11を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１０１は、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１０１のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図１０１のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1ないしb8が、符号ビットグループGb3には、符号ビットb9が、符号ビットグループGb4には、符号ビットb10及びb11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１０１のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
図１０１のＢでは、図８１のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図１０２は、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図１０２の割り当てルールでは、グループセット情報(Gb1,Gy3,1),(Gb2,Gy3,3),(Gb2,Gy2,3),(Gb2,Gy1,2),(Gb3,Gy2,1),(Gb4,Gy1,2)が規定されている。
すなわち、図１０２の割り当てルールでは、
グループセット情報(Gb1,Gy3,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy3,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy2,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy1,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb4,Gy1,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること
が規定されている。
図１０３は、図１０２の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１０３のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０２の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１０２の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図１０３のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy3に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１０３のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０２の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１０３のＢによれば、入れ替え部３２は、図１０２の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy7に、
符号ビットb7を、シンボルビットy6に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy0に、
符号ビットb11を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１０４は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される6×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１０４のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
図１０４のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2ないしb9が、符号ビットグループGb4には、符号ビットb10が、符号ビットグループGb5には、符号ビットb11が、それぞれ属する。
変調方式が64QAMで、倍数bが2である場合、6×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１０４のＢに示すように、３個のシンボルビットグループGy1,Gy2,Gy3にグループ分けすることができる。
図１０４のＢでは、図８１のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y6,y7が、シンボルビットグループGy2には、シンボルビットy2,y3,y8,y9が、シンボルビットグループGy3には、シンボルビットy4,y5,y10,y11が、それぞれ属する。
図１０５は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、割り当てルールを示している。
図１０５の割り当てルールでは、グループセット情報(Gb1,Gy3,1),(Gb2,Gy3,1),(Gb3,Gy2,4),(Gb3,Gy3,2),(Gb3,Gy1,2),(Gb4,Gy1,1),(Gb5,Gy1,1)が規定されている。
すなわち、図１０５の割り当てルールでは、
グループセット情報(Gb1,Gy3,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy3,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy2,4)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの４ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの４ビットに割り当てること、
グループセット情報(Gb3,Gy3,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が３番目に良いシンボルビットグループGy3のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb3,Gy1,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb5,Gy1,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること
が規定されている。
図１０６は、図１０５の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１０６のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０５の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(6×2))×(6×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、6×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１０５の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11を、例えば、図１０６のＡに示すように、2(=b)個のシンボルの6×2(=mb)ビットのシンボルビットy0ないしy11に割り当てるように、6×2(=mb)ビットの符号ビットb0ないしb11を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy3に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy6に、
符号ビットb7を、シンボルビットy7に、
符号ビットb8を、シンボルビットy9に、
符号ビットb9を、シンボルビットy8に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１０６のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が64QAMで、倍数bが2である場合の、図１０５の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１０６のＢによれば、入れ替え部３２は、図１０５の割り当てルールに従い、メモリ３１から読み出される6×2(=mb)ビットの符号ビットb0ないしb11について、
符号ビットb0を、シンボルビットy11に、
符号ビットb1を、シンボルビットy10に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy7に、
符号ビットb7を、シンボルビットy6に、
符号ビットb8を、シンボルビットy8に、
符号ビットb9を、シンボルビットy9に、
符号ビットb10を、シンボルビットy1に、
符号ビットb11を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１０７は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１０７のＡに示すように、３個の符号ビットグループGb1,Gb2,Gb3にグループ分けすることができる。
図１０７のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2ないしb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１０７のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１０７のＢでは、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１０８は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１０８の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy2,2),(Gb3,Gy1,4)が規定されている。
すなわち、図１０８の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy2,2)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
及び、グループセット情報(Gb3,Gy1,4)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの４ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの４ビットに割り当てること
が規定されている。
図１０９は、図１０８の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１０９のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１０８の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１０８の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１０９のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１０９のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１０８の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１０９のＢによれば、入れ替え部３２は、図１０８の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy0に、
符号ビットb7を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１１０は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１１０のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図１１０のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3ないしb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１１０のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１１０のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１１１は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１１１の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy2,1),(Gb4,Gy1,4),(Gb4,Gy2,1)が規定されている。
すなわち、図１１１の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb4,Gy1,4)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの４ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの４ビットに割り当てること、
及び、グループセット情報(Gb4,Gy2,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
が規定されている。
図１１２は、図１１１の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１１２のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１１１の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１１１の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１１２のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１１２のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１１１の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１１２のＢによれば、入れ替え部３２は、図１１１の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy4に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy3に、
符号ビットb6を、シンボルビットy0に、
符号ビットb7を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１１３は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１１３のＡに示すように、５個の符号ビットグループGb1,Gb2,Gb3,Gb4,Gb5にグループ分けすることができる。
図１１３のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1が、符号ビットグループGb3には、符号ビットb2が、符号ビットグループGb4には、符号ビットb3が、符号ビットグループGb5には、符号ビットb4ないしb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１１３のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１１３のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１１４は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１１４の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,1),(Gb3,Gy1,1),(Gb4,Gy2,1),(Gb5,Gy1,3),(Gb5,Gy2,1)が規定されている。
すなわち、図１１４の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy1,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb4,Gy2,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb5,Gy1,3)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
及び、グループセット情報(Gb5,Gy2,1)により、エラー確率が５番目に良い符号ビットグループGb5の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること
が規定されている。
図１１５は、図１１４の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１１５のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１１４の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１１４の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１１５のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy4に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１１５のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１１４の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１１５のＢによれば、入れ替え部３２は、図１１４の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy4に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy0に、
符号ビットb5を、シンボルビットy2に、
符号ビットb6を、シンボルビットy5に、
符号ビットb7を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１１６は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１１６のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図１１６のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1及びb2が、符号ビットグループGb3には、符号ビットb3が、符号ビットグループGb4には、符号ビットb4ないしb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１１６のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１１６のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１１７は、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１１７の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,2),(Gb3,Gy2,1),(Gb4,Gy1,4)が規定されている。
すなわち、図１１７の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb3,Gy2,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb4,Gy1,4)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの４ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの４ビットに割り当てること
が規定されている。
図１１８は、図１１７の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１１８のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１１７の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１１７の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１１８のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１１８のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が1/2のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１１７の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１１８のＢによれば、入れ替え部３２は、図１１７の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy0に、
符号ビットb7を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１１９は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットの入れ替えの例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、図１１９に示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy7に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy1に、
符号ビットb3を、シンボルビットy5に、
符号ビットb4を、シンボルビットy2に、
符号ビットb5を、シンボルビットy6に、
符号ビットb6を、シンボルビットy4に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
ここで、図１１９の入れ替えは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMである場合の、DVB-T.2に規定されている入れ替えに一致する。
したがって、LDPC符号が、符号長Nが16200ビットで、符号化率が3/5のLDPC符号であり、さらに、変調方式が16QAMである場合、入れ替え部３２では、DVB-T.2に規定されている入れ替えと同一の入れ替えが行われる。
図１２０は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１２０のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図１２０のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1ないしb4が、符号ビットグループGb3には、符号ビットb5が、符号ビットグループGb4には、符号ビットb6及びb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１２０のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１２０のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１２１は、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１２１の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,3),(Gb2,Gy1,1),(Gb3,Gy1,1),(Gb4,Gy1,2)が規定されている。
すなわち、図１２１の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy1,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy1,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb4,Gy1,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること
が規定されている。
図１２２は、図１２１の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１２２のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１２１の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１２１の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１２２のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１２２のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が2/3のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１２１の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１２２のＢによれば、入れ替え部３２は、図１２１の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy7に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy0に、
符号ビットb7を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１２３は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１２３のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図１２３のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1ないしb4が、符号ビットグループGb3には、符号ビットb5が、符号ビットグループGb4には、符号ビットb6及びb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１２３のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１２３のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１２４は、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１２４の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,3),(Gb2,Gy1,1),(Gb3,Gy1,1),(Gb4,Gy1,2)が規定されている。
すなわち、図１２４の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy1,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb3,Gy1,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb4,Gy1,2)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること
が規定されている。
図１２５は、図１２４の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１２５のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１２４の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１２４の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１２５のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１２５のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が3/4のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１２４の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１２５のＢによれば、入れ替え部３２は、図１２４の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy7に、
符号ビットb3を、シンボルビットy2に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy0に、
符号ビットb7を、シンボルビットy1に、
それぞれ割り当てる入れ替えを行う。
図１２６は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１２６のＡに示すように、３個の符号ビットグループGb1,Gb2,Gb3にグループ分けすることができる。
図１２６のＡでは、符号ビットグループGb1には、符号ビットb0ないしb5が、符号ビットグループGb2には、符号ビットb6が、符号ビットグループGb3には、符号ビットb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１２６のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１２６のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１２７は、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１２７の割り当てルールでは、グループセット情報(Gb1,Gy2,4),(Gb1,Gy1,2),(Gb2,Gy1,1),(Gb3,Gy1,1)が規定されている。
すなわち、図１２７の割り当てルールでは、
グループセット情報(Gb1,Gy2,4)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの４ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの４ビットに割り当てること、
グループセット情報(Gb1,Gy1,2)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb2,Gy1,1)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb3,Gy1,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること
が規定されている。
図１２８は、図１２７の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１２８のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１２７の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１２７の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１２８のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１２８のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が4/5のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１２７の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１２８のＢによれば、入れ替え部３２は、図１２７の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy2に、
符号ビットb1を、シンボルビットy3に、
符号ビットb2を、シンボルビットy6に、
符号ビットb3を、シンボルビットy7に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１２９は、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１２９のＡに示すように、４個の符号ビットグループGb1,Gb2,Gb3,Gb4にグループ分けすることができる。
図１２９のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1ないしb5が、符号ビットグループGb3には、符号ビットb6が、符号ビットグループGb4には、符号ビットb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１２９のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１２９のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１３０は、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１３０の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,3),(Gb2,Gy1,2),(Gb3,Gy1,1),(Gb4,Gy1,1)が規定されている。
すなわち、図１３０の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy1,2)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの２ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの２ビットに割り当てること、
グループセット情報(Gb3,Gy1,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること、
及び、グループセット情報(Gb4,Gy1,1)により、エラー確率が４番目に良い符号ビットグループGb4の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること
が規定されている。
図１３１は、図１３０の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１３１のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１３０の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１３０の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１３１のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１３１のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が5/6のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１３０の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１３１のＢによれば、入れ替え部３２は、図１３０の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy2に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy7に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy5に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１３２は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、符号ビットグループとシンボルビットグループとを示している。
この場合、メモリ３１から読み出される4×2(=mb)ビットの符号ビットは、エラー確率の違いに応じて、図１３２のＡに示すように、３個の符号ビットグループGb1,Gb2,Gb3にグループ分けすることができる。
図１３２のＡでは、符号ビットグループGb1には、符号ビットb0が、符号ビットグループGb2には、符号ビットb1ないしb6が、符号ビットグループGb3には、符号ビットb7が、それぞれ属する。
変調方式が16QAMで、倍数bが2である場合、4×2(=mb)ビットのシンボルビットは、エラー確率の違いに応じて、図１３２のＢに示すように、２個のシンボルビットグループGy1,Gy2にグループ分けすることができる。
図１３２のＢでは、図１０７のＢと同様に、シンボルビットグループGy1には、シンボルビットy0,y1,y4,y5が、シンボルビットグループGy2には、シンボルビットy2,y3,y6,y7が、それぞれ属する。
図１３３は、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、割り当てルールを示している。
図１３３の割り当てルールでは、グループセット情報(Gb1,Gy2,1),(Gb2,Gy2,3),(Gb2,Gy1,3),(Gb3,Gy1,1)が規定されている。
すなわち、図１３３の割り当てルールでは、
グループセット情報(Gb1,Gy2,1)により、エラー確率が１番目に良い符号ビットグループGb1の符号ビットの１ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの１ビットに割り当てること、
グループセット情報(Gb2,Gy2,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が２番目に良いシンボルビットグループGy2のシンボルビットの３ビットに割り当てること、
グループセット情報(Gb2,Gy1,3)により、エラー確率が２番目に良い符号ビットグループGb2の符号ビットの３ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの３ビットに割り当てること、
及び、グループセット情報(Gb3,Gy1,1)により、エラー確率が３番目に良い符号ビットグループGb3の符号ビットの１ビットを、エラー確率が１番目に良いシンボルビットグループGy1のシンボルビットの１ビットに割り当てること
が規定されている。
図１３４は、図１３３の割り当てルールに従った符号ビットの入れ替えの例を示している。
すなわち、図１３４のＡは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１３３の割り当てルールに従った符号ビットの入れ替えの第１の例を示している。
LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合、デマルチプレクサ２５では、カラム方向×ロウ方向が(16200/(4×2))×(4×2)ビットのメモリ３１に書き込まれた符号ビットが、ロウ方向に、4×2(=mb)ビット単位で読み出され、入れ替え部３２（図１８、図１９）に供給される。
入れ替え部３２は、図１３３の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7を、例えば、図１３４のＡに示すように、2(=b)個のシンボルの4×2(=mb)ビットのシンボルビットy0ないしy7に割り当てるように、4×2(=mb)ビットの符号ビットb0ないしb7を入れ替える。
すなわち、入れ替え部３２は、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy7に、
符号ビットb2を、シンボルビットy2に、
符号ビットb3を、シンボルビットy3に、
符号ビットb4を、シンボルビットy5に、
符号ビットb5を、シンボルビットy4に、
符号ビットb6を、シンボルビットy1に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
図１３４のＢは、LDPC符号が、符号長Nが16200ビットで、符号化率が8/9のLDPC符号であり、さらに、変調方式が16QAMで、倍数bが2である場合の、図１３３の割り当てルールに従った符号ビットの入れ替えの第２の例を示している。
図１３４のＢによれば、入れ替え部３２は、図１３３の割り当てルールに従い、メモリ３１から読み出される4×2(=mb)ビットの符号ビットb0ないしb7について、
符号ビットb0を、シンボルビットy6に、
符号ビットb1を、シンボルビットy2に、
符号ビットb2を、シンボルビットy3に、
符号ビットb3を、シンボルビットy7に、
符号ビットb4を、シンボルビットy4に、
符号ビットb5を、シンボルビットy1に、
符号ビットb6を、シンボルビットy5に、
符号ビットb7を、シンボルビットy0に、
それぞれ割り当てる入れ替えを行う。
［新入れ替え方式の入れ替え処理のシミュレーション］
図１３５、図１３６、図１３７、図１３８、図１３９、図１４０、図１４１、図１４２、図１４３、図１４４、図１４５、図１４６、図１４７、図１４８、図１４９、図１５０、及び、図１５１は、新入れ替え方式の入れ替え処理を行った場合と、現行方式の入れ替え処理を行った場合の、BER(Bit Error Rate)のシミュレーションの結果を示している。
すなわち、図１３５ないし図１４２は、符号長Nが16200で、符号化率が1/4，1/3，1/2，2/3，3/4，4/5，5/6，8/9それぞれのLDPC符号を対象とし、変調方式として、64QAMを採用した場合のBERを示している。
図１４３ないし図１５１は、符号長Nが16200で、符号化率が1/4，1/3，2/5，1/2，2/3，3/4，4/5，5/6，8/9それぞれのLDPC符号を対象とし、変調方式として、16QAMを採用した場合のBERを示している。
ここで、図１３５ないし図１５１において、倍数bは、2である。
また、図１３５ないし図１５１において、横軸は、Es/N0（１シンボルあたりの信号電力対雑音電力比）を表し、縦軸は、BERを表す。また、丸（○）印が、新入れ替え方式の入れ替え処理を行った場合のBERを表し、アスタリスクが、現行方式の入れ替え処理を行った場合のBERを表す。
なお、現行方式の入れ替え処理とは、ここでは、DVB-T.2に規定されている入れ替え処理である。
図１３５ないし図１５１から、新入れ替え方式の入れ替え処理によれば、現行方式の入れ替え処理に比較して、全体的に、あるいは、ある程度以上のEs/N0で、BERが向上しており、したがって、エラーに対する耐性が向上していることが分かる。
ここで、入れ替え部３２による入れ替え処理でのLDPC符号の符号ビットの入れ替え方、すなわち、LDPC符号の符号ビットと、シンボルを表すシンボルビットとの割り当てのパターン（以下、ビット割り当てパターンともいう）としては、符号化率が異なるLDPC符号それぞれについて、そのLDPC符号に専用のビット割り当てパターンを採用することができる。
しかしながら、符号化率が異なるLDPC符号それぞれについて、そのLDPC符号に専用のビット割り当てパターンを採用すると、多数のビット割り当てパターンを送信装置１１に実装する必要があり、さらに、符号化率が異なる種類のLDPC符号ごとに、ビット割り当てパターンの変更（切り替え）が必要になる。
一方、図８１ないし図１３４で説明した入れ替え処理によれば、送信装置１１に実装するビット割り当てパターンを少なくすることができる。
すなわち、符号長Nが16200ビットで、変調方式が64QAMである場合には、
符号化率が1/4及び1/3のLDPC符号それぞれについては、図８３及び図８６のＡに示した、符号ビットb0,b1,b2,b3,b4,b5,b6,b7,b8,b9,b10,b11を、それぞれ、シンボルビットy11,y10,y2,y3,y4,y5,y6,y7,y8,y9,y1,y0に割り当てるビット割り当てパターンを、
符号化率が1/2，2/3，3/4，4/5，5/6、及び、8/9のLDPC符号それぞれについては、図９０、図９４、図９７、図１００、図１０３、及び、図１０６のＡに示した、符号ビットb0ないしb11を、それぞれ、シンボルビットy11,y10,y2,y4,y3,y5,y6,y7,y9,y8,y1,y0に割り当てるビット割り当てパターンを、
符号化率が2/5及び3/5のLDPC符号それぞれについては、図８７及び図９１に示した、符号ビットb0ないしb11を、それぞれ、シンボルビットy11,y7,y3,y10,y6,y2,y9,y5,y1,y8,y4,y0に割り当てるビット割り当てパターンを、
それぞれ採用することで、送信装置１１には、３パターンのビット割り当てパターンを実装するだけで済む。
また、符号長Nが16200ビットで、変調方式が16QAMである場合には、
符号化率が1/4及び1/3のLDPC符号それぞれについては、図１０９及び図１１２のＡに示した、符号ビットb0ないしb7を、それぞれ、シンボルビットy6,y7,y2,y5,y4,y3,y1,y0に割り当てるビット割り当てパターンを、
符号化率が2/5のLDPC符号については、図１１５のＡに示した、符号ビットb0ないしb7を、それぞれ、シンボルビットy6,y7,y4,y3,y5,y2,y1,y0に割り当てるビット割り当てパターンを、
符号化率が1/2，2/3，3/4，4/5，5/6、及び、8/9のLDPC符号それぞれについては、図１１８、図１２２、図１２５、図１２８、図１３１、及び、図１３４のＡに示した、符号ビットb0ないしb7を、それぞれ、シンボルビットy6,y7,y2,y3,y5,y4,y1,y0に割り当てるビット割り当てパターンを、
符号化率が3/5のLDPC符号については、図１１９に示した、符号ビットb0ないしb7を、それぞれ、シンボルビットy7,y3,y1,y5,y2,y6,y4,y0に割り当てるビット割り当てパターンを、
それぞれ採用することで、送信装置１１には、４パターンのビット割り当てパターンを実装するだけで済む。
なお、本実施の形態では、説明の便宜上、デマルチプレクサ２５において、入れ替え部３２が、メモリ３１から読み出された符号ビットを対象として、入れ替え処理を行うようにしたが、入れ替え処理は、メモリ３１に対する符号ビットの書き込みや読み出しを制御することによって行うことができる。
すなわち、入れ替え処理は、例えば、メモリ３１からの符号ビットの読み出しを、入れ替え後の符号ビットの順番で行うように、符号ビットを読み出すアドレス（読み出しアドレス）を制御することにより行うことができる。
［LDPCエンコーダ１２２の説明］
ところで、送信装置１１（図８）では、LDPCエンコーダ１１５において、番組の画像データ等の、本来送信したい実データのLDPC符号化が行われ、LDPCエンコーダ１２２において、オーバヘッドである制御データ（シグナリング）のLDPC符号化が行われる。
制御データのLDPC符号については、情報ビットを360ビットとすることが要請されている。また、制御データのLDPC符号のシンボルについては、フレームビルダ／リソースアロケーション部１３１（図８）で構成されるフレームのフォーマットの都合から、360ビットの制御データの送信には、720シンボルを割り当てることが要請されている。
一方、制御データは、受信装置１２でのOFDM信号の処理に必要なデータであるから、エラーに対する耐性があることが望ましく、そのために、変調方式としては、信号点数の少ないBPSKやQPSKを採用することが望ましい。
BPSKでは、1シンボルが、1ビットで構成されるから、360ビットの制御データに割り当てられた720シンボルでは、720ビットを送信することができる。したがって、BPSKでは、360ビットの制御データを送信するのに、符号長が720ビットのLDPC符号を採用することができ、そのLDPC符号の符号化率は、1/2=360/720となる。
また、QPSKでは、1シンボルが、2ビットで構成されるから、720シンボルでは、1440=720×2ビットを送信することができる。したがって、QPSKでは、360ビットの制御データを送信するのに、符号長が1440ビットのLDPC符号を採用することができ、そのLDPC符号の符号化率は、1/4=360/1440となる。
ここで、本件発明者によれば、符号長が720ビットで、符号化率が1/2のLDPC符号を、BPSKで送信するよりも、符号長が1440ビットで、符号化率が1/4のLDPC符号を、QPSKで送信する方が、エラーに対する耐性があることが確認されている。
そこで、LDPCエンコーダ１２２（図８）では、制御データが、360ビット単位で、符号長が1440ビットのLDPC符号であって、符号化率が1/4のLDPC符号にLDPC符号化される。
LDPCエンコーダ１２２において、360ビットの制御データを、符号長が1440ビットで、符号化率が1/4のLDPC符号にLDPC符号化する方法としては、符号長が1440ビットで、符号化率が1/4の（性能の良い）LDPC符号の検査行列初期値テーブルを用意しておき、その検査行列初期値テーブルから、検査行列を得て、その検査行列を用いて、LDPC符号化を行う方法がある。
しかしながら、この場合、送信装置１１では、LDPCエンコーダ１１５において、実データのLDPC符号化を行うのに用いる、符号長が64800ビットや16200ビットのLDPC符号の検査行列初期値テーブルの他に、制御データのLDPC符号化を行うのに用いる、符号長が1440ビットのLDPC符号の検査行列初期値テーブルを記憶しておかなければならず、検査行列初期値テーブルの記憶に必要な記憶容量が大になる。
このことは、受信装置１２でも同様であるが、回路規模を小さくする必要がある受信装置１２にとって、検査行列初期値テーブルの記憶に必要な記憶容量が大になることは、好ましくない。
そこで、LDPCエンコーダ１２２では、LDPCエンコーダ１１５が、実データのLDPC符号化を行うのに用いる、符号長が64800ビットや16200ビットのLDPC符号の（検査行列初期値テーブルから得られる）検査行列を用いて、LDPC符号化を行い、360ビットの制御データに対して、符号長が1440ビットで、符号化率が1/4のLDPC符号を求めることができる。
［LDPCエンコーダ１２２の第１の構成例］
図１５２は、図８のLDPCエンコーダ１２２の第１の構成例を示すブロック図である。
LDPCエンコーダ１２２は、符号化処理部１６０１と記憶部１６０２とから構成される。
符号化処理部１６０１、及び、記憶部１６０２は、図３１の符号化処理部６０１、及び、記憶部１６０２とそれぞれ同様に構成される。
なお、記憶部１６０２は、図３１の記憶部１６０２と兼用することができる。
符号化処理部１６０１は、符号化率設定部１６１１、初期値テーブル読み出し部１６１２、検査行列生成部１６１３、情報ビット読み出し部１６１４、符号化パリティ演算部１６１５、及び制御部１６１６から構成される。
符号化率設定部１６１１ないし制御部１６１６は、図３１の符号化率設定部６１１ないし制御部６１６とそれぞれ同様に構成される。
但し、符号化率設定部１６１１は、LDPC符号の符号長として、16200ビットを設定し、LDPC符号の符号化率として、2/3を設定する。
したがって、初期値テーブル読み出し部１６１２は、符号化率設定部１６１１が設定した符号長N=16200及び符号化率r=2/3に対応する検査行列初期値テーブル、すなわち、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列初期値テーブル（図３８）を、記憶部１６０２から読み出す。
また、検査行列生成部１６１３は、初期値テーブル読み出し部１６１２が読み出した検査行列初期値テーブルに基づいて、符号長が16200ビットで、符号化率が2/3のLDPC符号の検査行列Hを生成し、記憶部１６０２に格納する。
さらに、情報ビット読み出し部１６１４は、BCHエンコーダ１２１（図８）から供給される制御データ（のBCH符号）から、360ビット単位で、符号長が1440ビットであって、符号化率が1/4のLDPC符号の情報ビットとなる制御データを読み出す（抽出する）。
また、符号化パリティ演算部１６１５は、情報ビット読み出し部１６１４が読み出した360ビットの制御データに、10440ビットのダミーのデータとしての、例えば、0を付加して、符号長が16200ビットであって、符号化率が2/3のLDPC符号の情報ビットとなる10800ビットのデータを生成する。
さらに、符号化パリティ演算部１６１５は、検査行列生成部１６１３が生成した、符号長が16200ビットで、符号化率が2/3のLDPC符号の検査行列Hを、記憶部１６０２から読み出し、その検査行列Hを用いて、360ビットの制御データに、10440ビットのダミーのデータを付加して得られた10800ビットの情報ビットに対するパリティビットを算出するLDPC符号化を行い、その10800ビットの情報ビットに対して、5400ビットのパリティビットを有する16200ビットのLDPC符号を求める。
ここで、符号長が16200ビットで、符号化率が2/3のLDPC符号の検査行列Hを用いて、10800ビットの情報ビットに対して算出されるパリティビットは、5400(=16200-10800)ビットである。
そして、符号化パリティ演算部１６１５は、16200ビットのLDPC符号のパリティインターリーブを行い、そのパリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットのうちの、360×3ビットを、360ビットの制御データのパリティビットとして採用し、360ビットの制御データに付加することで、その360ビットの制御データを、符号長が1440(=360×4)ビットで、符号化率が1/4のLDPC符号にLDPC符号化する。
ここで、パリティインターリーブでは、情報長をKとし、また、0以上P（巡回構造の単位の列数）未満の整数をxとするとともに、0以上q未満の整数をyとすると、上述したように、LDPC符号のK+qx+y+1番目の符号ビットが、K+Py+x+1番目の符号ビットの位置にインターリーブされる。
DVB-T.2では、巡回構造の単位の列数Pは、360である。また、符号長が16200ビットで、符号化率が2/3のLDPC符号の検査行列Hを用いて得られる16200ビットのLDPC符号の情報長Kは、10800ビットであり、qは、q=M/P=5400/360=15である（Mは、パリティ長）。
したがって、xは、0以上360未満の整数に、yは、0以上5400/360未満の整数になる。そして、符号化パリティ演算部１６１５での、16200ビットのLDPC符号のパリティインターリーブでは、LDPC符号の10800+(5400/360)x+y+1番目の符号ビットが、10800+360y+x+1番目の符号ビットの位置にインターリーブされる。
以上のように、LDPCエンコーダ１２２では、360ビットの制御データに、10440ビットのダミーのデータを付加して得られる10800ビットの情報ビットが、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号にLDPC符号化されるが、そのLDPC符号の5400ビットのパリティビットのうちの1080=360×3ビットが抽出され、360ビットの制御データのLDPC符号のパリティビットとされる。
その結果、LDPCエンコーダ１２２では、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列Hを用いて、等価的に、360ビットの制御データが、符号長が1440(=360+1080)ビットで、符号化率が1/4のLDPC符号にLDPC符号化される。
したがって、制御データが、実データのLDPC符号化に用いられる、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列Hを用いてLDPC符号化されるので、制御データを、符号長が1440ビットのLDPC符号にLDPC符号化するための検査行列初期値テーブルを、別途用意する必要がなく、検査行列初期値テーブルの記憶に必要な記憶容量が大になることを防止することができる。
［LDPCエンコーダ１２２の処理］
図１５３は、図１５２のLDPCエンコーダ１２２の処理を説明する図である。
すなわち、図１５３は、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号のパリティインターリーブ後のLDPC符号の検査行列を示している。
上述したように、LDPCエンコーダ１２２は、360ビットの制御データに、10440ビットのダミーのデータを付加して得られる10800ビットの情報ビット（以下、ダミー付き制御データともいう）を、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号にLDPC符号化する。
ここで、DVB-T.2に規定されている、符号長が16200ビットのLDPC符号の検査行列の中では、図１２及び図１３に示したように、符号化率が2/3の検査行列Hが、最も大きい列重みX=13を有し、したがって、符号長が16200ビットのLDPC符号の中では、符号化率が2/3のLDPC符号は、エラーに対する耐性が優れている。
なお、符号長が16200ビットのLDPC符号の検査行列の中では、符号化率が2/3の検査行列Hの他、符号化率が5/6の検査行列の列重みXも、13であるが、符号化率が5/6で高い（冗長性が低い）LDPC符号よりも、符号化率が2/3で低い（冗長性が高い）LDPC符号の方が、エラーに対する耐性が優れている。
したがって、LDPCエンコーダ１２２において、ダミー付き制御データを、符号長が16200ビットの、DVB-T.2の規格のLDPC符号のうちの、符号化率が2/3のLDPC符号にLDPC符号化することにより、他の符号化率のLDPC符号にLDPC符号化するよりも、エラーに対する耐性を向上させることができる。
なお、符号長が16200ビットで、符号化率が2/3のDVB-T.2の規格の検査行列H（以下、2/3検査行列Hともいう）において、列重みXが13である列は、図１２及び図１３に示したように、2/3検査行列Hの（左から）1列目から360列目までなので、エラーに対する耐性の観点から、360ビットの制御データは、2/3検査行列の1列目から360列目に対応させることが望ましい。
すなわち、ダミー付き制御データは、360ビットの制御データを先頭（左側）にして、その制御データの後ろ側（右側）に、10440ビットのダミーのデータを付加することにより構成することが望ましい。
また、2/3検査行列Hを、巡回構造の単位の列数P=360に対応する360行×360列の行列ブロックに区切ったときの、列重みXが13の（左から）1列目の行列ブロック（2/3検査行列の1列目から360列目）の中で、列重みが大きい行列ブロックに対応するパリティビットは、エラーに対する耐性が大きい。
したがって、エラーに対する耐性の観点からは、ダミー付き制御データのうちの、2/3検査行列の1列目の行列ブロックに対応する360ビットの制御データについては、その1列目の行列ブロックのうちの、列重みが大きい行列ブロックに対応するパリティビットを採用することが望ましい。
ここで、2/3検査行列を用いてLDPC符号化を行うことにより得られる16200ビットのLDPC符号をパリティインターリーブして得られるLDPC符号の5400ビットのパリティビットを、巡回構造の単位の列数Pである360ビットのブロックに区切ったときの#i番目のブロックを、ブロックB#iとすると、2/3検査行列の行列ブロックの上からi番目（i行目）の行列ブロックは、パリティビットのブロックB#iに対応する。
2/3検査行列の1列目の行列ブロックの中では、上から1，2、及び、14番目の３つの行列ブロックの列重みが比較的大きい。
そこで、LDPCエンコーダ１２２は、10800ビットのダミー付き制御データを、2/3検査行列Hを用いてLDPC符号化することにより得られる16200ビットのLDPC符号のパリティインターリーブ後の5400ビットのパリティビットのうちの、1,2,14番目の３つの行列ブロックにそれぞれ対応する３つのブロックB1，B2、及び、B14の、合計で1080(=360×3）ビットを、360ビットの制御データのパリティビットとして採用し、360ビットの制御データと、1080ビットのパリティビットとからなる、符号長が1400ビットで、符号化率が1/4のLDPC符号を求める。
図１５４は、図１５２のLDPCエンコーダ１２２の処理を説明するフローチャートである。
ステップＳ３０１において、初期値テーブル読み出し部１６１２は、2/3検査行列の検査行列初期値テーブルを、記憶部１６０２から読み出す。
ステップＳ３０２において、検査行列生成部１６１３は、初期値テーブル読み出し部１６１２が記憶部１６０２から読み出した検査行列初期値テーブルを用いて、2/3検査行列Hを求め（生成し）、記憶部１６０２に供給して格納する。
ステップＳ３０３において、情報ビット読み出し部１６１４は、LDPCエンコーダ１２２に供給される制御データから、符号長が1440ビットで、符号化率が1/4のLDPC符号の情報ビットとなる360ビットの制御データを読み出すとともに、検査行列生成部１６１３が求めた2/3検査行列Hを、記憶部１６０２から読み出し、符号化パリティ演算部１６１５に供給する。
ステップＳ３０４において、符号化パリティ演算部１６１５は、情報ビット読み出し部１６１４が読み出した360ビットの制御データに、10440ビットのダミーのデータである0を付加して、10800ビットのダミー付き制御データを生成する。
ステップＳ３０５において、符号化パリティ演算部１６１５は、10800ビットのダミー付き制御データのLDPC符号化を、2/3検査行列Hを用いて行う。
すなわち、符号化パリティ演算部１６１５は、10800ビットのダミー付き制御データを情報ビットとして、2/3検査行列Hに対して、上述の式（８）を満たす符号語cの、5400ビットのパリティビットを順次（逐次）演算するLDPC符号化を行う。
ステップＳ３０６において、符号化パリティ演算部１６１５は、10800ビットのダミー付き制御データのLDPC符号化によって得られる16200ビットのLDPC符号のパリティインターリーブを行う。さらに、符号化パリティ演算部１６１５は、パリティインターリーブ後のLDPC符号の5400ビットのパリティビットのうちの、３つのブロックB1，B2、及び、B14（図１５３）の、合計で1080(=360×3）ビットを抽出し、360ビットの制御データのパリティビットとして採用することで（360ビットの制御データに付加することで）、その360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化する。
そして、符号化パリティ演算部１６１５は、360ビットの制御データの、符号長が1440(=360×4)ビットで、符号化率が1/4のLDPC符号を、QAMエンコーダ１２３（図８）に出力する。
なお、QAMエンコーダ１２３では、符号化パリティ演算部１６１５からの、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号が、4ビット単位でシンボル化され、QPSKで定める4個の信号点のうちの対応する信号点にマッピングされる。
その後、ステップＳ３０７において、制御部１６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ３０７において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべき制御データが、まだある場合、処理は、ステップＳ３０３に戻り、以下、ステップＳ３０３ないしＳ３０７の処理が繰り返される。
また、ステップＳ３０７において、LDPC符号化を終了すると判定された場合、LDPCエンコーダ１２２は、処理を終了する。
なお、ここでは、10800ビットのダミー付き制御データのLDPC符号化によって得られる16200ビットのLDPC符号のパリティインターリーブ後の5400ビットのパリティビットのうちの、３つのブロックB1，B2、及び、B14の1080ビットを、360ビットの制御データのパリティビットとして採用したが、360ビットの制御データのパリティビットとしては、5400ビットのパリティビットのうちの、３つのブロックB1，B2、及び、B14のセット以外の、３つのブロックのセットを採用することができる。
［受信装置１２の第１の構成例］
図１５５は、図７の受信装置１２の第１の構成例を示すブロック図である。
OFDM処理部(OFDM operation)１５１は、送信装置１１（図７）からのOFDM信号を受信し、そのOFDM信号の復調等の信号処理を行う。OFDM処理部１５１は、OFDM信号の信号処理を行うことにより、そのOFDM信号を、ベースバンドのデータ（シンボル）のフレームに変換し、フレーム管理部(Frame Management)１５２に供給する。
フレーム管理部１５２は、OFDM処理部１５１から供給されるシンボルで構成されるフレームの処理（フレーム解釈）を行い、実データのシンボルと、制御データのシンボルとを分離する。そして、フレーム管理部１５２は、実データのシンボルを、周波数デインターリーバ(Frequency Deinterleaver)１６１に供給するとともに、制御データのシンボルを、周波数デインターリーバ１５３に供給する。
周波数デインターリーバ１５３は、フレーム管理部１５２からの制御データのシンボルについて、シンボルごとの周波数デインターリーブを行い、QAMデコーダ(QAM decoder)１５４に供給する。
すなわち、周波数デインターリーバ１５３は、図示せぬメモリをに内蔵し、フレーム管理部１５２からの制御データのシンボルを、順次、メモリに記憶するとともに、そのメモリに記憶された制御データのシンボルを、所定の順番で読み出すことにより、周波数インターリーバ１２４（図８）で周波数方向にインターリーブされた制御データのシンボルの並びを、元の並びに戻す周波数デインターリーブ（周波数インターリーブに対応する周波数デインターリーブ）を行う。
QAMデコーダ１５４は、周波数デインターリーバ１５３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られる制御データのLDPC符号を、LDPCデコーダ(LDPC decoder)１５５に供給する。
LDPCデコーダ１５５は、QAMデコーダ１５４からのLDPC符号（制御データのLDPC符号）のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ(BCH decoder)１５６に供給する。
BCHデコーダ１５６は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られる制御データ（シグナリング）を出力する。
一方、周波数デインターリーバ１６１は、フレーム管理部１５２からの実データのシンボルについて、シンボルごとの周波数デインターリーブを行い、MISO/MIMOデコーダ(MISO/MIMO decoder)１６２に供給する。
すなわち、周波数デインターリーバ１６１は、周波数デインターリーバ１５３と同様に、図示せぬメモリをに内蔵し、フレーム管理部１５２からの実データのシンボルを、順次、メモリに記憶するとともに、そのメモリに記憶された実データのシンボルを、所定の順番で読み出すことにより、周波数インターリーバ１２０（図８）で周波数方向にインターリーブされた実データのシンボルの並びを、元の並びに戻す周波数デインターリーブ（周波数インターリーブに対応する周波数デインターリーブ）を行う。
MISO/MIMOデコーダ１６２は、周波数デインターリーバ１６１からの実データのシンボルの時空間復号を行い、時間デインターリーバ(Time Deinterleaver)１６３に供給する。
時間デインターリーバ１６３は、MISO/MIMOデコーダ１６２からの実データのシンボルについて、シンボルごとの時間デインターリーブを行い、QAMデコーダ(QAM decoder)１６４に供給する。
すなわち、時間デインターリーバ１６３は、図示せぬメモリをに内蔵し、MISO/MIMOデコーダ１６２からの実データのシンボルを、順次、メモリに記憶するとともに、そのメモリに記憶された実データのシンボルを、所定の順番で読み出すことにより、時間インターリーバ１１８（図８）で時間方向にインターリーブされた実データのシンボルの並びを、元の並びに戻す時間デインターリーブ（時間インターリーブに対応する時間デインターリーブ）を行う。
QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点に配置されたシンボル）をデマッピング（信号点配置復号）して直交復調し、その結果得られるデータ（シンボル）を、ビットデインターリーバ(Bit Deinterleaver)１６５に供給する。
ビットデインターリーバ１６５は、QAMデコーダ１６４からのデータ（シンボル）のビットデインターリーブを行い、その結果得られる実データのLDPC符号を、LDPCデコーダ１６６に供給する。
LDPCデコーダ１６６は、ビットデインターリーバ１６５からの実データのLDPC符号のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ１６７に供給する。
BCHデコーダ１６７は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られるデータを、BBデスクランブラ(BB Descrambler)１６８に供給する。
BBデスクランブラ１６８は、BCHデコーダ１６７からのデータに、エネルギ逆拡散処理を施し、その結果得られるデータを、ヌル削除部(Null Deletion)１６９に供給する。
ヌル削除部１６９は、BBデスクランブラ１６８からのデータから、図８のパダー１１２で挿入されたNullを削除し、デマルチプレクサ(Demultiplexer)１７０に供給する。
デマルチプレクサ１７０は、ヌル削除部１６９からのデータに多重化されている１以上のストリーム（実データ）それぞれを分離し、アウトプットストリーム(Output stream)として出力する。
［ビットデインターリーバ１６５の構成例］
図１５６は、図１５５のビットデインターリーバ１６５の構成例を示すブロック図である。
ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、及びカラムツイストデインターリーバ５５から構成され、QAMデコーダ１６４（図１５５）からのシンボルのシンボルビットの（ビット）デインターリーブを行う。
すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、図９のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、図９のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブ（カラムツイストインターリーブの逆の処理）、すなわち、並び替え処理としてのカラムツイストインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻す逆並び替え処理としての、例えば、カラムツイストデインターリーブを行う。
具体的には、カラムツイストデインターリーバ５５は、図２４等に示したメモリ３１と同様に構成される、デインターリーブ用のメモリに対して、LDPC符号の符号ビットを書き込み、さらに読み出すことで、カラムツイストデインターリーブを行う。
但し、カラムツイストデインターリーバ５５では、符号ビットの書き込みは、メモリ３１からの符号ビットの読み出し時の読み出しアドレスを、書き込みアドレスとして用いて、デインターリーブ用のメモリのロウ方向に行われる。また、符号ビットの読み出しは、メモリ３１への符号ビットの書き込み時の書き込みアドレスを、読み出しアドレスとして用いて、デインターリーブ用のメモリのカラム方向に行われる。
カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からLDPCデコーダ１６６に供給される。
ここで、QAMデコーダ１６４から、ビットデインターリーバ１６５に供給されるLDPC符号には、パリティインターリーブ、カラムツイストインターリーブ、及び入れ替え処理が、その順番で施されているが、ビットデインターリーバ１６５では、入れ替え処理に対応する逆入れ替え処理、及び、カラムツイストインターリーブに対応するカラムツイストデインターリーブしか行われず、したがって、パリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブは、行われない。
したがって、ビットデインターリーバ１６５（のカラムツイストデインターリーバ５５）から、LDPCデコーダ１６６には、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号が供給される。
LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
［QAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理］
図１５７は、図１５６のQAMデコーダ１６４、ビットデインターリーバ１６５、及び、LDPCデコーダ１６６が行う処理を説明するフローチャートである。
ステップＳ１１１において、QAMデコーダ１６４は、時間デインターリーバ１６３からのシンボル（信号点にマッピングされたシンボル）をデマッピングして直交復調し、ビットデインターリーバ１６５に供給して、処理は、ステップＳ１１２に進む。
ステップＳ１１２では、ビットデインターリーバ１６５は、QAMデコーダ１６４からのシンボルのシンボルビットのデインターリーブ（ビットデインターリーブ）を行って、処理は、ステップＳ１１３に進む。
すなわち、ステップＳ１１２では、ビットデインターリーバ１６５において、マルチプレクサ５４が、QAMデコーダ１６４からのシンボルのシンボルビットを対象として、逆入れ替え処理を行い、その結果得られるLDPC符号の符号ビットを、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、カラムツイストデインターリーブを行い、その結果得られるLDPC符号を、LDPCデコーダ１６６に供給する。
ステップＳ１１３では、LDPCデコーダ１６６が、カラムツイストデインターリーバ５５からのLDPC符号のLDPC復号を、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として、BCHデコーダ１６７に出力する。
なお、図１５６でも、図９の場合と同様に、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４と、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５とを、別個に構成するようにしたが、マルチプレクサ５４とカラムツイストデインターリーバ５５とは、一体的に構成することができる。
また、図９のビットインターリーバ１１６において、カラムツイストインターリーブを行わない場合には、図１５６のビットデインターリーバ１６５において、カラムツイストデインターリーバ５５は、設ける必要がない。
次に、図１５５のLDPCデコーダ１６６で行われるLDPC復号について、さらに説明する。
図１５５のLDPCデコーダ１６６では、上述したように、カラムツイストデインターリーバ５５からの、逆入れ替え処理、及び、カラムツイストデインターリーブが行われ、かつ、パリティデインターリーブが行われていないLDPC符号のLDPC復号が、図８のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われる。
ここで、LDPC復号を、変換検査行列を用いて行うことで、回路規模を抑制しつつ、動作周波数を十分実現可能な範囲に抑えることが可能となるLDPC復号が先に提案されている（例えば、特許第4224777号）。
［変換検査行列を用いたLDPC復号］
そこで、まず、図１５８ないし図１６１を参照して、先に提案されている、変換検査行列を用いたLDPC復号について説明する。
図１５８は、符号長Nが90で、符号化率が2/3のLDPC符号の検査行列Hの例を示している。
なお、図１５８では（後述する図１５９及び図１６０においても同様）、0を、ピリオド(.)で表現している。
図１５８の検査行列Hでは、パリティ行列が階段構造になっている。
図１５９は、図１５８の検査行列Hに、式（１１）の行置換と、式（１２）の列置換を施して得られる検査行列H'を示している。
行置換:6s+t+1行目→5t+s+1行目
・・・（１１）
列置換:6x+y+61列目→5y+x+61列目
・・・（１２）
但し、式（１１）及び（１２）において、s，t，x，yは、それぞれ、０≦s＜５，０≦t＜６，０≦x＜５，０≦t＜６の範囲の整数である。
式（１１）の行置換によれば、６で割って余りが１になる１，７，１３，１９，２５行目を、それぞれ、１，２，３，４，５行目に、６で割って余りが２になる２，８，１４，２０，２６行目を、それぞれ、６，７，８，９，１０行目に、という具合に置換が行われる。
また、式（１２）の列置換によれば、６１列目以降（パリティ行列）に対して、６で割って余りが１になる６１，６７，７３，７９，８５列目を、それぞれ、６１，６２，６３，６４，６５列目に、６で割って余りが２になる６２，６８，７４，８０，８６列目を、それぞれ、６６，６７，６８，６９，７０列目に、という具合に置換が行われる。
このようにして、図１５８の検査行列Hに対して、行と列の置換を行って得られた行列(matrix)が、図１５９の検査行列H'である。
ここで、検査行列Hの行置換を行っても、LDPC符号の符号ビットの並びには影響しない。
また、式（１２）の列置換は、上述の、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブの、情報長Kを60と、巡回構造の単位の列数Pを5と、パリティ長M（ここでは、30）の約数q(=M/P)を６と、それぞれしたときのパリティインターリーブに相当する。
図１５９の検査行列（以下、適宜、変換検査行列という）H'に対して、図１５８の検査行列（以下、適宜、元の検査行列という）HのLDPC符号に、式（１２）と同一の置換を行ったものを乗じると、０ベクトルが出力される。すなわち、元の検査行列HのLDPC符号（１符号語）としての行ベクトルcに、式（１２）の列置換を施して得られる行ベクトルをc'と表すこととすると、検査行列の性質から、HcTは、０ベクトルとなるから、H'c'Tも、当然、０ベクトルとなる。
以上から、図１５９の変換検査行列H'は、元の検査行列HのLDPC符号cに、式（１２）の列置換を行って得られるLDPC符号c'の検査行列になっている。
したがって、元の検査行列HのLDPC符号cに、式（１２）の列置換を行い、その列置換後のLDPC符号c'を、図１５９の変換検査行列H'を用いて復号（LDPC復号）し、その復号結果に、式（１２）の列置換の逆置換を施すことで、元の検査行列HのLDPC符号を、その検査行列Hを用いて復号する場合と同様の復号結果を得ることができる。
図１６０は、５×５の行列の単位に間隔を空けた、図１５９の変換検査行列H'を示している。
図１６０においては、変換検査行列H'は、５×５の単位行列、その単位行列の１のうち１個以上が０になった行列（以下、適宜、準単位行列という）、単位行列または準単位行列をサイクリックシフト(cyclic shift)した行列（以下、適宜、シフト行列という）、単位行列、準単位行列、またはシフト行列のうちの２以上の和（以下、適宜、和行列という）、５×５の０行列の組合わせで表されている。
ここで、図１６０の変換検査行列H'は、５×５の単位行列、準単位行列、シフト行列、和行列、０行列で構成されているということができる。そこで、変換検査行列H'を構成する、これらの５×５の行列を、以下、適宜、構成行列という。
P×Pの構成行列で表される検査行列で表されるLDPC符号の復号には、チェックノード演算、及びバリアブルノード演算を、P個同時に行うアーキテクチャ(architecture)を用いることができる。
図１６１は、そのような復号を行う復号装置の構成例を示すブロック図である。
すなわち、図１６１は、図１５８の元の検査行列Hに対して、少なくとも、式（１２）の列置換を行って得られる図１６０の変換検査行列H'を用いて、LDPC符号の復号を行う復号装置の構成例を示している。
図１６１の復号装置は、６つのFIFO３００1ないし３００6からなる枝データ格納用メモリ３００、FIFO３００1ないし３００6を選択するセレクタ３０１、チェックノード計算部３０２、２つのサイクリックシフト回路３０３及び３０８、１８個のFIFO３０４1ないし３０４18からなる枝データ格納用メモリ３０４、FIFO３０４1ないし３０４18を選択するセレクタ３０５、受信情報を格納する受信データ用メモリ３０６、バリアブルノード計算部３０７、復号語計算部３０９、受信データ並べ替え部３１０、復号データ並べ替え部３１１からなる。
まず、枝データ格納用メモリ３００と３０４へのデータの格納方法について説明する。
枝データ格納用メモリ３００は、図１６０の変換検査行列H'の行数３０を構成行列の行数５で除算した数である６つのFIFO３００1ないし３００6から構成されている。FIFO３００y（ｙ＝１，２，・・・，６）は、複数の段数の記憶領域からなり、各段数の記憶領域には、構成行列の行数及び列数である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。また、FIFO３００yの記憶領域の段数は、図１６０の変換検査行列の行方向の１の数（ハミング重み）の最大数である９になっている。
FIFO３００1には、図１６０の変換検査行列H'の第１行目から第５行目までの１の位置に対応するデータ（バリアブルノードからのメッセージvi）が、各行共に横方向に詰めた形に（０を無視した形で）格納される。すなわち、第ｊ行第ｉ列を、(j,i)と表すこととすると、FIFO３００1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(1,21)から(5,25)のシフト行列（５×５の単位行列を右方向に３つだけサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。第３から第８段の記憶領域も同様に、変換検査行列H'と対応付けてデータが格納される。そして、第９段の記憶領域には、変換検査行列H'の(1,86)から(5,90)のシフト行列（５×５の単位行列のうちの１行目の１を０に置き換えて１つだけ左にサイクリックシフトしたシフト行列）の１の位置に対応するデータが格納される。
FIFO３００2には、図１６０の変換検査行列H'の第６行目から第１０行目までの１の位置に対応するデータが格納される。すなわち、FIFO３００2の第１段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列の和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３００1ないし３００6のうちの同一のFIFO）に格納される。
以下、第３から第９段の記憶領域についても、変換検査行列H'に対応付けてデータが格納される。
FIFO３００3ないし３００6も同様に変換検査行列H'に対応付けてデータを格納する。
枝データ格納用メモリ３０４は、変換検査行列H'の列数９０を、構成行列の列数である５で割った１８個のFIFO３０４1ないし３０４18から構成されている。FIFO３０４x（ｘ＝１，２，・・・，１８）は、複数の段数の記憶領域からなり、各段の記憶領域には、変換構成行列H'の行数及び列数である５つの枝に対応するメッセージを同時に読み出すこと、及び、書き込むことができるようになっている。
FIFO３０４1には、図１６０の変換検査行列H'の第１列目から第５列目までの１の位置に対応するデータ（チェックノードからのメッセージuj）が、各列共に縦方向に詰めた形に（０を無視した形で）格納される。すなわち、FIFO３０４1の第１段の記憶領域には、変換検査行列H'の(1,1)から(5,5)の５×５の単位行列の１の位置に対応するデータが格納される。第２段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列（５×５の単位行列を右に１つだけサイクリックシフトした第１のシフト行列と、右に２つだけサイクリックシフトした第２のシフト行列との和である和行列）を構成する第１のシフト行列の１の位置に対応するデータが格納される。また、第３段の記憶領域には、変換検査行列H'の(6,1)から(10,5)の和行列を構成する第２のシフト行列の１の位置に対応するデータが格納される。
すなわち、重みが２以上の構成行列については、その構成行列を、重みが１であるP×Pの単位行列、その要素である１のうち１個以上が０になった準単位行列、又は単位行列もしくは準単位行列をサイクリックシフトしたシフト行列のうちの複数の和の形で表現したときの、その重みが１の単位行列、準単位行列、又はシフト行列の１の位置に対応するデータ（単位行列、準単位行列、又はシフト行列に属する枝に対応するメッセージ）は、同一アドレス（FIFO３０４1ないし３０４18のうちの同一のFIFO）に格納される。
以下、第４及び第５段の記憶領域についても、変換検査行列H'に対応付けて、データが格納される。このFIFO３０４1の記憶領域の段数は、変換検査行列H'の第１列から第５列における行方向の１の数（ハミング重み）の最大数である５になっている。
FIFO３０４2ないし３０４18も同様に変換検査行列H'に対応付けてデータを格納する。なお、FIFO３０４2と３０４3の長さ（段数）は、５である。また、FIFO３０４4ないし３０４12の長さは３であり、FIFO３０４13ないし３０４18の長さは２である。
次に、図１６１の復号装置の動作について説明する。
枝データ格納用メモリ３００は、６つのFIFO３００1ないし３００6からなり、前段のサイクリックシフト回路３０８から供給される５つのメッセージD311が、変換検査行列H'のどの行に属するかの情報（Matrixデータ）D312に従って、データを格納するFIFOを、FIFO３００1ないし３００6の中から選び、選んだFIFOに５つのメッセージD311をまとめて順番に格納していく。また、枝データ格納用メモリ３００は、データを読み出す際には、FIFO３００1から５つのメッセージD3001を順番に読み出し、次段のセレクタ３０１に供給する。枝データ格納用メモリ３００は、FIFO３００1からのメッセージの読み出しの終了後、FIFO３００2ないし３００6からも、順番に、メッセージを読み出し、セレクタ３０１に供給する。
セレクタ３０１は、セレクト信号D301に従って、FIFO３００1ないし３００6のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD302として、チェックノード計算部３０２に供給する。
チェックノード計算部３０２は、５つのチェックノード計算器３０２1ないし３０２5からなり、セレクタ３０１を通して供給されるメッセージD302(D3021ないしD3025)（式（７）のメッセージvi）を用いて、式（７）に従ってチェックノード演算を行い、そのチェックノード演算の結果得られる５つのメッセージD303(D3031ないしD3035)（式（７）のメッセージuj)をサイクリックシフト回路３０３に供給する。
サイクリックシフト回路３０３は、チェックノード計算部３０２で求められた５つのメッセージD3031ないしD3035を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報（Matrixデータ）D305を元にサイクリックシフトし、その結果をメッセージD304として、枝データ格納用メモリ３０４に供給する。
枝データ格納用メモリ３０４は、１８個のFIFO３０４1ないし３０４18からなり、前段のサイクリックシフト回路３０３から供給される５つのメッセージD304が変換検査行列H'のどの行に属するかの情報D305に従って、データを格納するFIFOを、FIFO３０４1ないし３０４18の中から選び、選んだFIFOに５つのメッセージD304をまとめて順番に格納していく。また、枝データ格納用メモリ３０４は、データを読み出す際には、FIFO３０４1から５つのメッセージD3061を順番に読み出し、次段のセレクタ３０５に供給する。枝データ格納用メモリ３０４は、FIFO３０４1からのデータの読み出しの終了後、FIFO３０４2ないし３０４18からも、順番に、メッセージを読み出し、セレクタ３０５に供給する。
セレクタ３０５は、セレクト信号D307に従って、FIFO３０４1ないし３０４18のうちの、現在データが読み出されているFIFOからの５つのメッセージを選択し、メッセージD308として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
一方、受信データ並べ替え部３１０は、通信路を通して受信したLDPC符号D313を、式（１２）の列置換を行うことにより並べ替え、受信データD314として、受信データ用メモリ３０６に供給する。受信データ用メモリ３０６は、受信データ並べ替え部３１０から供給される受信データD314から、受信LLR（対数尤度比）を計算して記憶し、その受信LLRを５個ずつまとめて受信値D309として、バリアブルノード計算部３０７と復号語計算部３０９に供給する。
バリアブルノード計算部３０７は、５つのバリアブルノード計算器３０７1ないし３０７5からなり、セレクタ３０５を通して供給されるメッセージD308(D3081ないしD3085)（式（１）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（１）の受信値u0i）を用いて、式（１）に従ってバリアブルノード演算を行い、その演算の結果得られるメッセージD310(D3101ないしD3105)（式（１）のメッセージvi）を、サイクリックシフト回路３０８に供給する。
サイクリックシフト回路３０８は、バリアブルノード計算部３０７で計算されたメッセージD3101ないしD3105を、対応する枝が変換検査行列H'において元となる単位行列を幾つサイクリックシフトしたものであるかの情報を元にサイクリックシフトし、その結果をメッセージD311として、枝データ格納用メモリ３００に供給する。
以上の動作を１巡することで、LDPC符号の１回の復号を行うことができる。図１６１の復号装置は、所定の回数だけLDPC符号を復号した後、復号語計算部３０９及び復号データ並べ替え部３１１において、最終的な復号結果を求めて出力する。
すなわち、復号語計算部３０９は、５つの復号語計算器３０９1ないし３０９5からなり、セレクタ３０５が出力する５つのメッセージD308(D3081ないしD3085)（式（５）のメッセージuj）と、受信データ用メモリ３０６から供給される５つの受信値D309（式（５）の受信値u0i）を用い、複数回の復号の最終段として、式（５）に基づいて、復号結果（復号語）を計算して、その結果得られる復号データD315を、復号データ並べ替え部３１１に供給する。
復号データ並べ替え部３１１は、復号語計算部３０９から供給される復号データD315を対象に、式（１２）の列置換の逆置換を行うことにより、その順序を（列置換を行う前の並びに）並べ替え、最終的な復号結果D316として出力する。
以上のように、検査行列（元の検査行列）に対して、行置換と列置換のうちの一方又は両方を施し、P×Pの単位行列、その要素の１のうち１個以上が０になった準単位行列、単位行列もしくは準単位行列をサイクリックシフトしたシフト行列、単位行列、準単位行列、もしくはシフト行列の複数の和である和行列、P×Pの０行列の組合せ、つまり、構成行列の組み合わせで表すことができる検査行列（変換検査行列）に変換することで、LDPC符号の復号を、チェックノード演算とバリアブルノード演算をP個同時に行うアーキテクチャ(architecture)を採用することが可能となり、これにより、ノード演算（チェックノード演算とバリアブルノード演算）を、P個同時に行うことで動作周波数を実現可能な範囲に抑えて、多数の繰り返し復号を行うことができる。
図１５５の受信装置１２を構成するLDPCデコーダ１６６は、図１６１の復号装置と同様に、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行うようになっている。
すなわち、いま、説明を簡単にするために、図８の送信装置１１を構成するLDPCエンコーダ１１５が出力するLDPC符号の検査行列が、例えば、図１５８に示した、パリティ行列が階段構造になっている検査行列Hであるとすると、送信装置１１のパリティインターリーバ２３では、K+qx+y+1番目の符号ビットを、K+Py+x+1番目の符号ビットの位置にインターリーブするパリティインターリーブが、情報長Kを60に、巡回構造の単位の列数Pを5に、パリティ長Mの約数q(=M/P)を６に、それぞれして行われる。
このパリティインターリーブは、上述したように、式（１２）の列置換に相当するから、LDPCデコーダ１６６では、式（１２）の列置換を行う必要がない。
このため、図１５５の受信装置１２では、上述したように、カラムツイストデインターリーバ５５から、LDPCデコーダ１６６に対して、パリティデインターリーブが行われていないLDPC符号、つまり、式（１２）の列置換が行われた状態のLDPC符号が供給され、LDPCデコーダ１６６では、式（１２）の列置換を行わないことを除けば、図１６１の復号装置と同様の処理が行われる。
［LDPCデコーダ１６６の構成例］
すなわち、図１６２は、図１５５のLDPCデコーダ１６６の構成例を示している。
図１６２において、LDPCデコーダ１６６は、図１６１の受信データ並べ替え部３１０が設けられていないことを除けば、図１６１の復号装置と同様に構成されており、式（１２）の列置換が行われないことを除いて、図１６１の復号装置と同様の処理を行うため、その説明は省略する。
以上のように、LDPCデコーダ１６６は、受信データ並べ替え部３１０を設けずに構成することができるので、図１６１の復号装置よりも、規模を削減することができる。
なお、図１５８ないし図１６２では、説明を簡単にするために、LDPC符号の符号長Nを90と、情報長Kを60と、巡回構造の単位の列数（構成行列の行数及び列数）Pを5と、パリティ長Mの約数q(=M/P)を６と、それぞれしたが、符号長N、情報長K、巡回構造の単位の列数P、及び約数q(=M/P)のそれぞれは、上述した値に限定されるものではない。
すなわち、図８の送信装置１１において、LDPCエンコーダ１１５が出力するのは、例えば、符号長Nを64800や16200等と、情報長KをN-Pq(=N-M)と、巡回構造の単位の列数Pを360と、約数qをM/Pと、それぞれするLDPC符号であるが、図１６２のLDPCデコーダ１６６は、そのようなLDPC符号を対象として、チェックノード演算とバリアブルノード演算をP個同時に行うことで、LDPC復号を行う場合にも適用可能である。
また、受信装置１２では、LDPCデコーダ１５５において、送信装置１１のLDPCエンコーダ１２２（図１５２）で得られた、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号のLDPC復号が、2/3検査行列の変換検査行列を用いて行われる。
すなわち、LDPCデコーダ１５５は、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号の受信LLRを計算する。
さらに、LDPCデコーダ１５５は、10440ビットのダミーのデータの受信LLRとして、限りなくゼロらしいLLRの値(マイナス無限大相当)を生成するとともに、符号長が16200ビットで、符号化率が2/3のLDPC符号のパリティビットのうちの、360ビットの制御データのLDPC符号に含まれるパリティビットに対応するパリティビット以外のパリティビット（図１５３で説明したブロックB1，B2、及び、B14以外のブロックのパリティビット）（以下、未送信パリティビットともいう）の受信LLRとして、0（情報なし）を生成する。
ここで、ゼロである確率をPとすると（0≦P≦1）、受信LLRは、例えば、式LLR=log((1-P)/P)で表される。
その後、LDPCデコーダ１５５は、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号の受信LLRに対して、上述のようにして生成した、10440ビットのダミーのデータの受信LLRと、未送信パリティビットの受信LLRとを挿入（付加）することで、符号長が16200ビットで、符号化率が2/3のLDPC符号の受信LLR、すなわち、ダミー付き制御データを2/3検査行列を用いてLDPC符号化することにより得られるLDPC符号の受信LLRに相当するLDPC符号の受信LLRを生成する。
そして、LDPCデコーダ１５５は、その符号長が16200ビットで、符号化率が2/3のLDPC符号の受信LLRについて、2/3検査行列Hの変換検査行列を用い、（ダミー付き）制御データのLDPC復号を行う。
なお、制御データのLDPC符号化を行うLDPCエンコーダ１２２（図８、図１５２）では、図１５３で説明したように、2/3検査行列Hを用いて、ダミー付き制御データ（360ビットの制御データに、10440ビットのダミーのデータを付加して得られた10800ビットの情報ビット）に対するパリティビットを算出するLDPC符号化を行うことにより、ダミー付き制御データに対して、5400ビットのパリティビットを有する16200ビットのLDPC符号を求め、その16200ビットのLDPC符号のパリティインターリーブを行い、そのパリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットのうちの、３つのブロックB1，B2、及び、B14の1080(=360×3）ビットを、360ビットの制御データのパリティビットとして採用したが、360ビットの制御データから生成した16200ビットのLDPC符号については、パリティインターリーブを行わないようにすることができる。
但し、LDPCエンコーダ１２２において、360ビットの制御データから生成した16200ビットのLDPC符号について、パリティインターリーブを行わない場合には、パリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットのうちの、３つのブロックB1，B2、及び、B14の1080ビットに代えて、その３つのブロックB1，B2、及び、B14の1080ビットを、パリティデインターリーブした1080ビットを、360ビットの制御データのパリティビットとして採用する必要がある。
ここで、パリティインターリーブでは、K+qx+y+1番目（の符号ビット）が、K+Py+x+1番目の位置に移動されるが、パリティインターリーブでは、その逆の移動、すなわち、K+Py+x+1番目が、K+qx+y+1番目の位置に移動される。
また、LDPCエンコーダ１２２において、360ビットの制御データから生成した16200ビットのLDPC符号について、パリティインターリーブを行わない場合には、LDPCデコーダ１５５（図１５５）は、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号の受信LLRに対して、上述のように、10440ビットのダミーのデータの受信LLRと、未送信パリティビットの受信LLRとを挿入することで、符号長が16200ビットで、符号化率が2/3のLDPC符号の受信LLRを生成する。
さらに、LDPCデコーダ１５５は、符号長が16200ビットで、符号化率が2/3のLDPC符号の受信LLRのパリティインターリーブを行い、そのパリティインターリーブ後の受信LLRについて、2/3検査行列Hの変換検査行列を用い、（ダミー付き）制御データのLDPC復号を行う。
［マルチプレクサ５４の処理］
図１６３は、図１５６のビットデインターリーバ１６５を構成するマルチプレクサ５４の処理を説明する図である。
すなわち、図１６３のＡは、マルチプレクサ５４の機能的な構成例を示している。
マルチプレクサ５４は、逆入れ替え部１００１、及びメモリ１００２から構成される。
マルチプレクサ５４は、前段のQAMデコーダ１６４から供給されるシンボルのシンボルビットを対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられたLDPC符号の符号ビット（シンボルビット）の位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、後段のカラムツイストデインターリーバ５５に供給する。
すなわち、マルチプレクサ５４において、逆入れ替え部１００１には、（連続する）b個のシンボルの単位で、そのb個のシンボルのmbビットのシンボルビットy0,y1,・・・,ymb-1が供給される。
逆入れ替え部１００１は、mbビットのシンボルビットy0ないしymb-1を、元のmbビットの符号ビットb0,b1,・・・,bmb-1の並び（送信装置１１側のデマルチプレクサ２５を構成する入れ替え部３２での入れ替えが行われる前の符号ビットb0ないしbmb-1の並び）に戻す逆入れ替えを行い、その結果得られるmbビットの符号ビットb0ないしbmb-1を出力する。
メモリ１００２は、送信装置１１側のデマルチプレクサ２５を構成するメモリ３１と同様に、ロウ(row)（横）方向にmbビットを記憶するとともに、カラム(column)（縦）方向にN/(mb)ビットを記憶する記憶容量を有する。すなわち、メモリ１００２は、N/(mb)ビットを記憶するmb個のカラムから構成される。
但し、メモリ１００２では、送信装置１１のデマルチプレクサ２５のメモリ３１からの符号ビットの読み出しが行われる方向に、逆入れ替え部１００１が出力するLDPC符号の符号ビットの書き込みが行われ、メモリ３１への符号ビットの書き込みが行われる方向に、メモリ１００２に書き込まれた符号ビットの読み出しが行われる。
すなわち、受信装置１２のマルチプレクサ５４では、図１６３のＡに示すように、逆入れ替え部１００１が出力するLDPC符号の符号ビットを、mbビット単位で、ロウ方向に書き込むことが、メモリ１００２の１行目から下の行に向かって順次行われる。
そして、１符号長分の符号ビットの書き込みが終了すると、マルチプレクサ５４では、メモリ１００２から、符号ビットを、カラム方向に読み出して、後段のカラムツイストデインターリーバ５５に供給する。
ここで、図１６３Ｂは、メモリ１００２からの符号ビットの読み出しを示す図である。
マルチプレクサ５４では、LDPC符号の符号ビットを、メモリ１００２を構成するカラムの上から下方向（カラム方向）に読み出すことが、左から右方向のカラムに向かって行われる。
［カラムツイストデインターリーバ５５の処理］
図１６４は、図１５６のビットデインターリーバ１６５を構成するカラムツイストデインターリーバ５５の処理を説明する図である。
すなわち、図１６４は、マルチプレクサ５４のメモリ１００２の構成例を示している。
メモリ１００２は、カラム（縦）方向にmbビットを記憶するとともに、ロウ（横）方向にN/(mb)ビットを記憶する記憶容量を有し、mb個のカラムから構成される。
カラムツイストデインターリーバ５５は、メモリ１００２に対して、LDPC符号の符号ビットを、ロウ方向に書き込み、カラム方向に読み出すときの読み出し始めの位置を制御することで、カラムツイストデインターリーブを行う。
すなわち、カラムツイストデインターリーバ５５では、複数のカラムそれぞれについて、符号ビットの読み出しを開始する読み出し始めの位置を、適宜変更することで、カラムツイストインターリーブで並び替えられた符号ビットの並びを、元の並びに戻す逆並び替え処理を行う。
ここで、図１６４は、変調方式が16QAMであり、かつ、倍数bが1である場合の、メモリ１００２の構成例を示している。したがって、１シンボルのビット数mは、４ビットであり、また、メモリ１００２は、４(=mb)個のカラムで構成される。
カラムツイストデインターリーバ５５は、（マルチプレクサ５４に代わり、）入れ替え部１００１が出力するLDPC符号の符号ビットのロウ方向への書き込みを、メモリ１００２の１行目から下の行に向かって順次行う。
そして、１符号長分の符号ビットの書き込みが終了すると、カラムツイストデインターリーバ５５は、符号ビットを、メモリ１００２の上から下方向（カラム方向）に読み出すことを、左から右方向のカラムに向かって行う。
但し、カラムツイストデインターリーバ５５は、送信装置１１側のカラムツイストインターリーバ２４が符号ビットを書き込む書き始めの位置を、符号ビットの読み出し始めの位置として、メモリ１００２からの符号ビットの読み出しを行う。
すなわち、各カラムの先頭（一番上）の位置のアドレスを0として、カラム方向の各位置のアドレスを、昇順の整数で表すこととすると、変調方式が16QAMであり、かつ、倍数bが1である場合には、カラムツイストデインターリーバ５５では、最も左のカラムについては、読み出し始めの位置を、アドレスが0の位置とし、（左から）２番目のカラムについては、読み出し始めの位置を、アドレスが2の位置とし、３番目のカラムについては、読み出し始めの位置を、アドレスが4の位置とし、４番目のカラムについては、読み出し始めの位置を、アドレスが7の位置とする。
なお、読み出し始めの位置が、アドレスが0の位置以外の位置のカラムについては、符号ビットの読み出しを、最も下の位置まで行った後は、先頭（アドレスが0の位置）に戻り、読み出し始めの位置の直前の位置までの読み出しが行われる。そして、その後、次（右）のカラムからの読み出しが行われる。
以上のようなカラムツイストデインターリーブを行うことにより、カラムツイストインターリーブで並び替えられた符号ビットの並びが、元の並びに戻される。
［ビットデインターリーバ１６５の他の構成例］
図１６５は、図１５５のビットデインターリーバ１６５の他の構成例を示すブロック図である。
なお、図中、図１５６の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
すなわち、図１６５のビットデインターリーバ１６５は、パリティデインターリーバ１０１１が新たに設けられている他は、図１５６の場合と同様に構成されている。
図１６５では、ビットデインターリーバ１６５は、マルチプレクサ(MUX)５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１から構成され、QAMデコーダ１６４からのLDPC符号の符号ビットのビットデインターリーブを行う。
すなわち、マルチプレクサ５４は、QAMデコーダ１６４からのLDPC符号を対象として、送信装置１１のデマルチプレクサ２５が行う入れ替え処理に対応する逆入れ替え処理（入れ替え処理の逆の処理）、すなわち、入れ替え処理によって入れ替えられた符号ビットの位置を元の位置に戻す逆入れ替え処理を行い、その結果得られるLDPC符号を、カラムツイストデインターリーバ５５に供給する。
カラムツイストデインターリーバ５５は、マルチプレクサ５４からのLDPC符号を対象として、送信装置１１のカラムツイストインターリーバ２４が行う並び替え処理としてのカラムツイストインターリーブに対応するカラムツイストデインターリーブを行う。
カラムツイストデインターリーブの結果得られるLDPC符号は、カラムツイストデインターリーバ５５からパリティデインターリーバ１０１１に供給される。
パリティデインターリーバ１０１１は、カラムツイストデインターリーバ５５でのカラムツイストデインターリーブ後の符号ビットを対象として、送信装置１１のパリティインターリーバ２３が行うパリティインターリーブに対応するパリティデインターリーブ（パリティインターリーブの逆の処理）、すなわち、パリティインターリーブによって並びが変更されたLDPC符号の符号ビットを、元の並びに戻すパリティデインターリーブを行う。
パリティデインターリーブの結果得られるLDPC符号は、パリティデインターリーバ１０１１からLDPCデコーダ１６６に供給される。
したがって、図１６５のビットデインターリーバ１６５では、LDPCデコーダ１６６には、逆入れ替え処理、カラムツイストデインターリーブ、及び、パリティデインターリーブが行われたLDPC符号、すなわち、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給される。
LDPCデコーダ１６６は、ビットデインターリーバ１６５からのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのもの、又は、その検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行い、その結果得られるデータを、LDPC対象データの復号結果として出力する。
ここで、図１６５では、ビットデインターリーバ１６５（のパリティデインターリーバ１０１１）からLDPCデコーダ１６６に対して、検査行列Hに従ったLDPC符号化によって得られるLDPC符号が供給されるため、そのLDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hそのものを用いて行う場合には、LDPCデコーダ１６６は、例えば、メッセージ（チェックノードメッセージ、バリバブルノードメッセージ）の演算を１個のノードずつ順次行うフルシリアルデコーディング(full serial decoding)方式によるLDPC復号を行う復号装置や、メッセージの演算をすべてのノードについて同時（並列）に行うフルパラレルデコーディング(full parallel decoding)方式によるLDPC復号を行う復号装置で構成することができる。
また、LDPCデコーダ１６６において、LDPC符号のLDPC復号を、送信装置１１のLDPCエンコーダ１１５がLDPC符号化に用いた検査行列Hに対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行う場合には、LDPCデコーダ１６６は、チェックノード演算、及びバリアブルノード演算を、P（又はPの1以外の約数）個同時に行うアーキテクチャ(architecture)の復号装置であって、変換検査行列を得るための列置換と同様の列置換を、LDPC符号に施すことにより、そのLDPC符号の符号ビットを並び替える受信データ並べ替え部３１０を有する復号装置（図１６１）で構成することができる。
なお、図１６５では、説明の便宜のため、逆入れ替え処理を行うマルチプレクサ５４、カラムツイストデインターリーブを行うカラムツイストデインターリーバ５５、及び、パリティデインターリーブを行うパリティデインターリーバ１０１１それぞれを、別個に構成するようにしたが、マルチプレクサ５４、カラムツイストデインターリーバ５５、及び、パリティデインターリーバ１０１１の２以上は、送信装置１１のパリティインターリーバ２３、カラムツイストインターリーバ２４、及び、デマルチプレクサ２５と同様に、一体的に構成することができる。
［受信装置１２の第２の構成例］
図１６６は、図７の受信装置１２の第２の構成例を示すブロック図である。
なお、図１６６において、図１５５の場合と対応する部分については、同一の符号を付してあり、その説明は、適宜省略する。
図１６６の受信装置１２は、OFDM処理部１５１、及び、フレーム管理部１５２、並びに、周波数デインターリーバ１６１ないしデマルチプレクサ１７０を有する点で、図１５５の場合と共通する。
但し、図１６６の受信装置１２は、周波数デインターリーバ１５３ないしBCHデコーダ１５６が設けられていない点と、コントローラ(Controller)２２１、セレクタ２２２、及び、２２３が新たに設けられている点で、図１５５の場合と相違する。
さらに、図１６６の受信装置１２は、周波数デインターリーバ１６１，QAMデコーダ１６４、LDPCデコーダ１６６、及び、BCHデコーダ１６７が、実データだけではなく、制御データも処理する点で、周波数デインターリーバ１６１，QAMデコーダ１６４、LDPCデコーダ１６６、及び、BCHデコーダ１６７が、実データだけを処理する図１５５の場合と相違する。
すなわち、図１５５の受信装置１２では、周波数デインターリーブを行う回路として、周波数デインターリーバ１５３及び１６１の２個が、デマッピングを行う回路として、QAMデコーダ１５４及び１６４の２個が、LDPC復号を行う回路として、LDPCデコーダ１５５及び１６６の２個が、BCH復号を行う回路として、BCHデコーダ１５６及び１６７の２個が、それぞれ設けられていたが、図１６６では、周波数デインターリーブを行う回路として、周波数デインターリーバ１６１の１個だけが、デマッピングを行う回路として、QAMデコーダ１６４の１個だけが、LDPC復号を行う回路として、LDPCデコーダ１６６の１個だけが、BCH復号を行う回路として、BCHデコーダ１６７の１個だけが、それぞれ設けられている。
したがって、図１６６の受信装置１２は、図１５５の場合よりも小型に構成することができる。
図１６６において、コントローラ２２１は、BCHデコーダ１６７から供給される制御データ（シグナリング）等に基づき、周波数デインターリーバ１６１、MISO/MIMOデコーダ１６２、時間デインターリーバ１６３、ビットデインターリーバ１６５、セレクタ２２２、及び、２２３等を制御する。
セレクタ２２２には、周波数デインターリーバ１６１から制御データのシンボルが供給されるとともに、時間デインターリーバ１６３から実データのシンボルが供給される。セレクタ２２２は、周波数デインターリーバ１６１からの制御データのシンボル、及び、時間デインターリーバ１６３からの実データのシンボルのうちの一方を選択し、QAMデコーダ１６４に供給する。
セレクタ２２３には、QAMデコーダ１６４から制御データのLDPC符号が供給されるとともに、ビットデインターリーバ１６５から実データのLDPC符号が供給される。セレクタ２２３は、QAMデコーダ１６４からの制御データのLDPC符号、及び、ビットデインターリーバ１６５からの実データのLDPC符号のうちの一方を選択し、LDPCデコーダ１６６に供給する。
以上のように構成される受信装置１２では、OFDM処理部１５１からフレーム管理部１５２に供給されるフレームには、実データのシンボルと、制御データのシンボルとが多重化されており、フレーム管理部１５２は、OFDM処理部１５１から供給されるフレームに多重化されている実データのシンボルと、制御データのシンボルとを、順次、出力データとして、周波数デインターリーバ１６１に供給する。
フレーム管理部１５２から周波数デインターリーバ１６１に供給される出力データが、実データ（のシンボル）である場合、その実データは、周波数デインターリーバ１６１ないし時間デインターリーバ１６３それぞれで処理され、セレクタ２２２に供給される。
セレクタ２２２は、コントローラ２２１の制御に従い、時間デインターリーバ１６３から供給される実データを選択して出力する。
セレクタ２２２が出力する実データは、QAMデコーダ１６４に供給され、QAMデコーダ１６４、及び、ビットデインターリーバ１６５それぞれで処理されて、セレクタ２２３に供給される。
セレクタ２２３は、コントローラ２２１の制御に従い、ビットデインターリーバ１６５から供給される実データを選択し、LDPCデコーダ１６６に供給する。
以下、実データは、LDPCデコーダ１６６ないしデマルチプレクサ１７０それぞれで処理される。
一方、フレーム管理部１５２から周波数デインターリーバ１６１に供給される出力データが、制御データ（のシンボル）である場合、その制御データは、周波数デインターリーバ１６１で周波数デインターリーブされ、セレクタ２２２に供給される。
セレクタ２２２は、コントローラ２２１の制御に従い、周波数デインターリーバ１６１から供給される制御データを選択して出力する。
セレクタ２２２が出力する制御データは、QAMデコーダ１６４に供給され、デマッピングされて、セレクタ２２３に供給される。
セレクタ２２３は、コントローラ２２１の制御に従い、QAMデコーダ１６４から供給される制御データを選択し、LDPCデコーダ１６６に供給する。
LDPCデコーダ１６６は、セレクタ２２３からの制御データ（のLDPC符号）のLDPC復号を行い、その結果得られるLDPC対象データ（ここでは、BCH符号）を、BCHデコーダ１５６に供給する。
BCHデコーダ１５６は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られる制御データ（シグナリング）を、コントローラ２２１に出力する。
コントローラ２２１は、以上のようにして、BCHデコーダ１５６から供給される制御データ等に基づき、周波数デインターリーバ１６１、MISO/MIMOデコーダ１６２、時間デインターリーバ１６３、セレクタ２２２、及び、２２３、その他の受信装置１２を構成するブロックを制御する。
以上のように、図１６６の受信装置１２では、周波数デインターリーバ１６１，QAMデコーダ１６４、LDPCデコーダ１６６、及び、BCHデコーダ１６７が、実データ、及び、制御データの処理に共有される。
但し、コントローラ２２１は、実データ、及び、制御データ（のLDPC符号）のうちの、制御データのLDPC符号のLDPC復号を、LDPCデコーダ１６６に、優先的に行わせる割り込み制御を行う。
すなわち、周波数デインターリーバ１６１は、図示せぬメモリを内蔵し、フレーム管理部１５２からの実データや制御データのシンボルを、順次、メモリに記憶する。そして、周波数デインターリーバ１６１は、１回の周波数デインターリーブを行うことができる分（周波数インターリーバ１２０や１２４（図８）での１回の周波数インターリーブ分）の実データや制御データのシンボルを、メモリに記憶すると、そのメモリに記憶された実データや制御データのシンボルを、所定の順番で読み出すことにより、周波数デインターリーブを行う。
いま、周波数デインターリーバ１６１のメモリに、１回の周波数デインターリーブを行うことができる分の制御データのシンボルが記憶されたとすると、制御データは、OFDM信号の処理に必要なデータであるから、迅速に処理することが望ましい。
しかしながら、図１６６では、周波数デインターリーバ１６１，QAMデコーダ１６４、LDPCデコーダ１６６、及び、BCHデコーダ１６７が、実データ、及び、制御データの処理に共有されており、周波数デインターリーバ１６１のメモリに、１回の周波数デインターリーブを行うことができる分の制御データのシンボルが記憶されても、LDPCデコーダ１６６において、実データのLDPC復号が行われているときには、周波数デインターリーバ１６１のメモリに記憶された制御データの処理を、そのとき行われている実データのLDPC復号が終了するまで待つ必要がある。
そこで、コントローラ２２１は、周波数デインターリーバ１６１のメモリに、１回の周波数デインターリーブを行うことができる分の制御データのシンボルが記憶されると、制御データのLDPC符号のLDPC復号を、LDPCデコーダ１６６に、優先的に行わせる割り込み制御を行う。
図１６７は、図１６６のコントローラ２２１による割り込み制御を説明するフローチャートである。
周波数デインターリーバ１６１のメモリに、１回の周波数デインターリーブを行うことができる分の制御データのシンボルが記憶されると、コントローラ２２１は、そのことを割り込みイベントとして、割り込みを発生し、割り込み制御を開始する。
すなわち、周波数デインターリーバ１６１のメモリに、１回の周波数デインターリーブを行うことができる分の制御データのシンボルが記憶されると、周波数デインターリーバ１６１は、メモリに記憶された制御データのシンボルを、所定の順番で読み出すことにより、周波数デインターリーブを行い、セレクタ２２２に供給する。
そして、コントローラ２２１は、ステップＳ４０１において、セレクタ２２２及び２２３に、制御データを選択させるとともに、周波数デインターリーバ１６１、MISO/MIMOデコーダ１６２、時間デインターリーバ１６３、及び、ビットデインターリーバ１６５の実データの処理を停止（中断）させる。
但し、コントローラ２２１は、周波数デインターリーバ１６１については、フレーム管理部１５２から周波数デインターリーバ１６１に供給される出力データを記憶する処理だけは続行するように制御する。
その結果、セレクタ２２２は、コントローラ２２１の制御に従い、周波数デインターリーバ１６１において周波数デインターリーブがされた制御データ（のシンボル）を選択して、QAMデコーダ１６４に供給する。
QAMデコーダ１６４は、セレクタ２２２からの制御データのデマッピングを行い、セレクタ２２３に供給する。
セレクタ２２３は、コントローラ２２１の制御に従い、QAMデコーダ１６４から供給される制御データを選択し、LDPCデコーダ１６６に供給する。
LDPCデコーダ１６６は、セレクタ２２３からの制御データ（のLDPC符号）のLDPC復号を行い、その結果得られるLDPC対象データを、BCHデコーダ１５６に供給する。
BCHデコーダ１５６は、LDPCデコーダ１５５からのLDPC対象データのBCH復号を行い、その結果得られる制御データを、コントローラ２２１に出力する。
以上のようにして、制御データが優先的に処理される。
そして、制御データが優先的に処理されている間、フレーム管理部１５２から周波数デインターリーバ１６１には、出力データとして、実データが供給されるが、その実データは、制御データの優先的な処理が終了するまで、一時的に、周波数デインターリーバ１６１のメモリに記憶される。
したがって、周波数デインターリーバ１６１は、周波数デインターリーブを行う他、制御データの優先的な処理が行われている間にフレーム管理部１５２が出力する出力データとしての実データを一時的に記憶する記憶手段としても機能する。
なお、制御データの優先的な処理が行われている間にフレーム管理部１５２が出力する出力データとしての実データを一時的に記憶する記憶手段は、そのような記憶手段の機能を、周波数デインターリーバ１６１に持たせるのではなく、周波数デインターリーバ１６１の前段に、別途設けることが可能である。
その後、制御データの優先的な処理が終了すると、ステップＳ４０２において、コントローラ２２１は、周波数デインターリーバ１６１、MISO/MIMOデコーダ１６２、時間デインターリーバ１６３、及び、ビットデインターリーバ１６５の処理を再開させるとともに、セレクタ２２２及び２２３に、実データを選択させ、割り込み制御を終了する。
その結果、周波数デインターリーバ１６１ないし時間デインターリーバ１６３それぞれでは、実データの処理が再開され、セレクタ２２２に供給される。
セレクタ２２２は、コントローラ２２１の制御に従い、時間デインターリーバ１６３から供給される実データを選択し、QAMデコーダ１６４に供給する。
QAMデコーダ１６４、及び、ビットデインターリーバ１６５それぞれでは、実データの処理が再開され、セレクタ２２３に供給される。
セレクタ２２３は、コントローラ２２１の制御に従い、ビットデインターリーバ１６５から供給される実データを選択し、LDPCデコーダ１６６に供給する。
以下、実データは、LDPCデコーダ１６６ないしデマルチプレクサ１７０それぞれで処理される。
なお、割り込み制御が行われる直前に、LDPCデコーダ１６６での実データのLDPC復号が完了していない場合には、すなわち、LDPCデコーダ１６６で行われている実データのLDPC復号が途中である場合には、割り込み制御によって、制御データが優先的に処理されることにより、LDPC復号中の実データが破壊される。
したがって、割り込み制御が行われる直前に、LDPCデコーダ１６６での実データのLDPC復号が完了していなかった場合には、その実データのLDPC復号は、割り込み制御の終了後に、最初からやり直す必要がある。
また、LDPCデコーダ１６６において、割り込み制御の終了後に、最初からやり直す必要があるLDPC復号の対象となる実データ（のLDPC符号）が、LDPCデコーダ１６６に記憶されていない場合には、そのLDPC復号の対象となる実データは、時間デインターリーバ１６３、又は、ビットデインターリーバ１６５まで、いわば遡って読み出しをし直す必要がある。
［受信装置１２の第３の構成例］
図１６８は、図７の受信装置１２の第３の構成例を示すブロック図である。
なお、図１６８において、図１５５の場合と対応する部分については、同一の符号を付してあり、その説明は適宜省略する。
図１６８の受信装置１２は、OFDM処理部１５１ないしBCHデコーダ１５６、及び、周波数デインターリーバ１６１ないしデマルチプレクサ１７０を有する点で、図１５５の場合と共通する。
但し、図１６８の受信装置１２は、縮小行列生成部２３１が新たに設けられている点で、図１５５の場合と相違する。
また、図１５５では、LDPCデコーダ１５５が、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号（の受信LLR）に対して、10440ビットのダミーのデータ（の受信LLR）と、未送信パリティビット（の受信LLR）とを挿入することで、符号長が16200ビットで、符号化率が2/3のLDPC符号（の受信LLR）を構成し、その16200ビットのLDPC符号を、2/3検査行列H（の変換検査行列）を用いて、360ビットの制御データにLDPC復号するが、図１６８では、LDPCデコーダ１５５は、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号を、2/3検査行列H（の変換検査行列）を縮小した縮小行列を用いて、360ビットの制御データにLDPC復号する。
以上のように、図１６８では、LDPCデコーダ１５５が、2/3検査行列Hを縮小した縮小行列を用いたLDPC復号を行うため、縮小行列生成部２３１が設けられている。
すなわち、縮小行列生成部２３１は、2/3検査行列Hを縮小する行列縮小処理を行うことにより、2/3検査行列Hを縮小した縮小行列を生成し、LDPCデコーダ１５５に供給する。
［行列縮小処理］
図１６９ないし図１７３を参照して、図１６８の縮小行列生成部２３１が行う行列縮小処理を説明する。
行列縮小処理では、ダミー分縮小処理と、未送信パリティビット分縮小処理とが行われる。
ダミー分縮小処理では、2/3検査行列（の変換検査行列）の列において、ダミーのデータが採用される情報ビットに対応する列が削除される。
その結果、ダミー分縮小処理では、2/3検査行列のサイズ（ここでは、列数）が縮小される。
未送信パリティビット分縮小処理には、行加算処理と、ゼロ要素列削除処理とが含まれる。
行加算処理では、2/3検査行列（の変換検査行列）の列において、5400ビットのパリティビットのうちの、360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列が、削除対象列として選択される。そして、削除対象列の要素が非ゼロ（ここでは、１）になっている２行（の要素）どうしのガロア体上の加算が行われ、その加算の対象となった２行（の要素）が、１行分の加算結果に置き換えられる。
その結果、行加算処理では、2/3検査行列のサイズ（ここでは、行数）が縮小される。
ゼロ要素列削除処理では、行加算処理によって、非ゼロの要素がなくなった削除対象列が削除される。
その結果、ゼロ要素列削除処理では、ダミー分縮小処理と同様に、2/3検査行列のサイズ（ここでは、列数）が縮小される。
図１６９は、ダミー分縮小処理を説明する図である。
図１６９のＡは、5ビットの情報ビットを、（符号長が）10ビットのLDPC符号にLDPC符号化する5行10列の検査行列Hの例を示している。
ここで、LDPC符号の先頭（左側）から、j番目のビットがゼロである確率（以下、ゼロ確率ともいう）をp#j-1と表す。
図１６９のＡの検査行列Hによれば、5ビットの情報ビットをLDPC符号化することにより、5ビットのパリティビットが求められ、その5ビットのパリティビットを、5ビットの情報ビットに付加した10ビットのLDPC符号が得られる。
例えば、いま、2ビットの制御データの1ビット目と2ビット目との間に、3ビットのゼロ(0)を、ダミーのデータとして付加した5ビットを、情報ビットとして採用し、その5ビットの情報ビットについて、検査行列Hを用いて、5ビットのパリティビットを求め、その5ビットのパリティビットを、2ビットの制御データに付加した7ビットのLDPC符号を得たとする。
この7ビットのLDPC符号については、その7ビットのLDPC符号の先頭の2ビットの制御データの1ビット目と2ビット目との間に、ダミーのデータとしての3ビットのゼロ（の受信LLR）を付加することで、10ビットのLDPC符号（以下、ダミー付きLDPC符号ともいう）を構成し、その10ビットのダミー付きLDPC符号を、検査行列Hを用いてLDPC復号することで、5ビットの情報ビット、ひいては、2ビットの制御データを求めることができる。
10ビットのダミー付きLDPC符号において、制御データの1ビット目と2ビット目との間に付加されたダミーのデータとしての3ビット、つまり、10ビットのLDPC符号の2,3,4番目のビットは、ゼロがであることが既知である。
したがって、10ビットのダミー付きLDPC符号の2,3,4番目のビットのゼロ確率p1,p2,p3は、いずれも、1.0となり、受信LLR(=log((1-P)/P))は、マイナス無限大（相当）となる。
上述したように、10ビットのダミー付きLDPC符号の2ないし4番目のビット、すなわち、5ビットの情報ビットの2ないし4番目のビットは、ゼロがであることが既知であるから、復号する必要もないし、他のビットのLDPC復号にも影響しない（検査行列Hと、LDPC符号としての行ベクトルcを転置したベクトルcTとの演算HcT=0に影響しない）。
すなわち、10ビットのダミー付きLDPC符号を、検査行列Hを用いてLDPC復号する場合に、10ビットのダミー付きLDPC符号のうちの、ダミーのデータとしてのゼロである2ないし4番目の3ビット、さらには、その3ビットに対応する検査行列の2ないし4番目の列は、LDPC復号に影響しない。
したがって、10ビットのダミー付きLDPC符号のLDPC復号は、その10ビットのダミー付きLDPC符号から、2ないし4番目のビットを削除した7ビットのLDPC符号、つまり、2ビットの制御データと、5ビットのパリティビットとからなる7ビットのLDPC符号を、検査行列Hの列のうちの、ダミーのデータとしてのゼロである2ないし4番目のビットに対応する2ないし4列を削除することにより得られる検査行列Hr1を用いてLDPC復号することにより行うことができる。
以上のように、検査行列Hの列のうちの、ダミーのデータとしてのゼロに対応する列を削除することにより、検査行列H（の列）を縮小する処理が、ダミー分縮小処理である。
図１６９のＢは、図１６９のＡの検査行列Hを対象として、ダミー分縮小処理を行うことにより得られる検査行列Hr1を示している。
図１６９のＢの検査行列Hr1では、図１６９のＡの検査行列Hの列のうちの、ダミーのデータとしてのゼロである2ないし4番目のビットに対応する2ないし4列が削除されている。
図１７０は、未送信パリティビット分縮小処理を説明する図である。
図１７０のＡは、5ビットの情報ビットを、（符号長が）10ビットのLDPC符号にLDPC符号化する5行10列の検査行列Hの例を示しており、図１６９のＡと同一の図である。
図１７０のＡの検査行列Hによれば、図１６９で説明した場合と同様に5ビットの情報ビットをLDPC符号化することにより、5ビットのパリティビットが求められ、その5ビットのパリティビットを、5ビットの情報ビットに付加した10ビットのLDPC符号が得られる。
例えば、いま、5ビットの制御データを、情報ビットとして採用し、その5ビットの情報ビットについて、検査行列Hを用いて、5ビットのパリティビットを求め、その5ビットのパリティビットのうちの、1,2,4,5番目の4ビットを、5ビットの情報ビットのパリティビットとして採用することにより（３番目の1ビットをパンクチャすることにより）、5ビットの情報ビットを、9ビットのLDPC符号にLDPC符号化したとする。
ここで、5ビットの情報ビットについて、検査行列Hを用いて求められた5ビットのパリティビットのうちの、情報ビットのパリティビットとして採用されなかった（パンクチャされた）3番目のビットは、上述した、未送信パリティビットである。
検査行列Hを用いて求められた5ビットのパリティビットのうちの、3番目の1ビットが、未送信パリティビットとして、5ビットの情報ビットのパリティビットに採用されなかった9ビットのLDPC符号については、その9ビットのLDPC符号の4ビットのパリティビットの2ビット目と3ビット目との間のビットとして、1ビットの未送信パリティビットを付加することで、10ビットのLDPC符号（以下、未送信パリティビット付きLDPC符号ともいう）を構成し、その10ビットの未送信パリティビット付きLDPC符号を、検査行列Hを用いてLDPC復号することで、5ビットの情報ビットを求めることができる。
10ビットの未送信パリティビット付きLDPC符号において、その10ビットの未送信パリティビット付きLDPC符号の5ビットのパリティビットのうちの3ビット目の未送信パリティビット、すなわち、10ビットの未送信パリティビット付きLDPC符号の8ビット目は、未送信パリティビットが付加される前の9ビットのLDPC符号に存在しないので、ゼロである確率と、1である確率とが等しい。
したがって、10ビットの未送信パリティビット付きLDPC符号の、未送信パリティビットである8ビット目のゼロ確率p7は、0.5であり、受信LLR(=log((1-P)/P))は、0（情報なし）となる。
ここで、本件発明者が行ったシミュレーションによれば、未送信パリティビット付きLDPC符号のLDPC復号において、未送信パリティビット（の受信LLR）には、いわば、未送信パリティビットでないビットが、他のビットから受ける影響を軽減する作用があることが分かっており、その作用によって、LDPC復号の収束速度が遅くなる。
一方、LDPC復号において、未送信パリティビット（の受信LLR）を用いる必要があるのは、検査行列Hの列のうちの、未送信パリティビットに対応する列に、非ゼロの要素（ゼロでない要素（本実施の形態では、1になっている要素））が存在するためである。
したがって、逆に言えば、検査行列Hの列のうちの、未送信パリティビットに対応する列に、非ゼロの要素が存在しなければ、つまり、未送信パリティビットに対応する列の要素が、すべてゼロであれば、LDPC復号において、未送信パリティビットを用いる必要はなく、LDPC復号の収束速度を改善すること（繰り返し復号回数を少なくすること）ができる。
そこで、未送信パリティビット分縮小処理では、検査行列Hの列のうちの、未送信パリティビットに対応する列に、非ゼロの要素が存在しないようにするために、行加算処理が行われる。
すなわち、行加算処理では、検査行列Hの列において、未送信パリティビットに対応する列が、削除対象列として選択される。さらに、削除対象列の要素が非ゼロになっている２行（の要素）どうしのガロア体上の加算が行われ、１行分の加算結果が求められる。そして、加算の対象となった２行（の要素）が、１行分の加算結果に置き換えられる。
図１７０のＡの検査行列Hでは、未送信パリティビットに対応する列は、8列目であり、したがって、8列目が、削除対象列として選択される。
さらに、図１７０のＡの検査行列Hでは、削除対象列である8列目の要素が非ゼロである1になっている行は、（上から）3行目と4行目であり、したがって、3行目と4行目との要素どうしのガロア体上の加算が行われ、その加算の対象となった3行目と4行目との２行が、１行分の加算結果に置き換えられる。
図１７０のＢは、検査行列Hについて、3行目と4行目との要素どうしのガロア体上の加算が行われる様子を示している。
図１７０のＢにおいて、^は、ガロア体上の加算を表す。検査行列Hの要素が２元（0又は1）である場合、ガロア体上の加算は、排他的論理和に等しい。
図１７０のＣは、検査行列Hについて、行加算処理を行うことにより得られる検査行列（行加算処理後の検査行列）Hr21を示している。
行加算処理後の検査行列Hr21では、検査行列Hにおいて、ガロア体上の加算の対象となった3行目と4行目との２行が、ガロア体上の加算結果に置き換えられ、その結果、5行10列の検査行列Hが、4行10列の検査行列Hr21になっており、行数が縮小されている。
なお、検査行列Hにおいて、削除対象列の要素が非ゼロになっている行が、3行L1,L2,L3存在する場合、行加算処理では、例えば、行L1とL2とのガロア体上の加算が行われるとともに、行L1とL3とのガロア体上の加算が行われ、加算の対象となった行L1ないしL3の３行が、行L1とL2との加算結果、及び、行L1とL3との加算結果の２行分の加算結果に置き換えられる。
また、検査行列Hにおいて、削除対象列の要素が非ゼロになっている行が、4行L1,L2,L3,L4存在する場合、行加算処理では、例えば、行L1とL2とのガロア体上の加算が行われ、加算の対象となった行L1及びL2が、その加算結果に置き換えられるとともに、行L3とL4とのガロア体上の加算が行われ、加算の対象となった行L3及びL4が、その加算結果に置き換えられる。
検査行列Hにおいて、削除対象列の要素が非ゼロになっている行が、5行以上存在する場合も、削除対象列の要素が非ゼロになっている行が3行、又は、4行存在する場合と同様にして、行加算処理が行われる。
行加算処理によれば、図１７０のＣに示すように、行加算処理後の検査行列Hr21において、削除対象列である8列目の要素を、すべて、ゼロにすることができる。
検査行列Hr21において、すべての要素がゼロになっている削除対象列、ひいては、未送信パリティビット付きLDPC符号のうちの、すべての要素がゼロになっている削除対象列に対応するビット、すなわち、未送信パリティビットは、LDPC復号に影響しない（検査行列Hr21と、LDPC符号としての行ベクトルcを転置したベクトルcTとの演算Hr21cT=0に影響しない）。
したがって、10ビットの未送信パリティビット付きLDPC符号のLDPC復号は、その10ビットの未送信パリティビット付きLDPC符号から、8番目の未送信パリティビットを削除した9ビットのLDPC符号を、検査行列Hr21の列のうちの、未送信パリティビットに対応する8列目、すなわち、すべての要素がゼロになっている削除対象列を削除することにより得られる検査行列Hr22を用いてLDPC復号することにより行うことができる。
以上のように、行加算処理後の検査行列Hr21の列のうちの、すべての要素がゼロになっている削除対象列を削除することにより、検査行列Hr21（の列）を縮小する処理が、ゼロ要素列削除処理である。
未送信パリティビット分縮小処理には、以上のような行加算処理と、ゼロ要素列削除処理とが含まれる。
図１７０のＤは、図１７０のＣの検査行列Hr21を対象として、ゼロ要素列削除処理を行うことにより得られる検査行列Hr22を示している。
図１７０のＤの検査行列Hr22では、図１７０のＣの行加算処理後の検査行列Hr21の列のうちの、削除対象列である8列が削除されている。
縮小行列生成部２３１（図１６８）による行列縮小処理では、以上の、ダミー分縮小処理と未送信パリティビット分縮小処理とが行われる。
図１７１は、図１６９のＡ（図１７０のＡ）の検査行列Hに対して、行列縮小処理を施すことにより得られる縮小行列Hrを示している。
例えば、いま、図１６９で説明したように、2ビットの制御データの1ビット目と2ビット目との間に、3ビットのゼロを、ダミーのデータとして付加（パディング）した5ビットを、情報ビットとして採用し、その5ビットの情報ビットについて、図１６９のＡの検査行列Hを用いて、5ビットのパリティビットを求め、さらに、図１７０で説明したように、その5ビットのパリティビットのうちの、3番目の1ビットを未送信パリティビットとして削除（パンクチャ）し、残りの1,2,4,5番目の4ビットを、2ビットの制御データのパリティビットとして採用することにより、2ビットの制御データを、6ビットのLDPC符号にLDPC符号化（以下、パディング／パンクチャ符号化ともいう）したとする。
この場合、図１６９のＡの5行10列の検査行列Hに対して、図１６９で説明したダミー分縮小処理と、図１７０で説明した未送信パリティビット分縮小処理とを行う行列縮小処理を施すことにより、図１７１に示す4行6列の縮小行列Hrを得ることができる。
2ビットの制御データをパディング／パンクチャ符号化することにより得られる6ビットのLDPC符号は、縮小行列Hrを用いてLDPC復号することができる。
縮小行列Hrは、元の検査行列Hに比較して、要素の数が少ないので、2ビットの制御データをパディング／パンクチャ符号化することにより得られる6ビットのLDPC符号の、縮小行列Hrを用いたLDPC復号は、その6ビットのLDPC符号に、ダミーのデータとしての3ビットのゼロと未送信パリティビットとしての1ビットと（の受信LLR）を付加して得られる10ビットのLDPC符号を、検査行列Hを用いて復号する場合よりも、演算量が少なくて済み、したがって、迅速なLDPC復号を行うことができる。
図１７２は、タナーグラフの一例を示す図である。
すなわち、図１７２のＡは、図１６９のＡ（図１７０のＡ）の検査行列Hのタナーグラフを示している。
図１７２のＢは、図１６９のＡの検査行列Hに、図１７１で説明したように、行列縮小処理を施すことにより得られる縮小行列Hrのタナーグラフを示している。
図１７２において、丸印は、バリアブルノードを示しており、矩形印は、チェックノードを示している。
行列縮小処理では、図１６９で説明したダミー分縮小処理によって、検査行列Hの、ダミーのデータ(0 padding)に対応する2ないし4列目が削除される。
したがって、ダミー分縮小処理によれば、検査行列Hのタナーグラフにおいて、検査行列Hの2ないし4列目に対応するバリアブルノードv1,v2,v3、及び、それらのバリアブルノードv1ないしv3に接続する枝が削除される。
また、行列縮小処理では、図１７０で説明した未送信パリティビット分縮小処理によって、検査行列Hの、未送信パリティビットに対応する8列目（削除対象列）の要素が1になっている3行目と4行目とのガロア体上の加算が行われ、その加算の対象となった行が、加算結果に置き換えられる（行加算処理）。
さらに、行列縮小処理では、未送信パリティビット分縮小処理によって、削除対象列が削除される（ゼロ要素列削除処理）。
したがって、未送信パリティビット分縮小処理によれば、検査行列Hのタナーグラフにおいて、未送信パリティビットに対応する8列目（削除対象列）の要素が1になっている3行目と4行目に対応するチェックノードc2とc3が、いわば合成されて、新たなチェックノードc23とされるとともに、削除対象列である8列目に対応するバリアブルノードv7、及び、そのバリアブルノードv7に接続する枝が削除される。
その結果、図１７２のＡに示すタナーグラフの検査行列Hに、行列縮小処理を施すことにより得られる縮小行列Hrのタナーグラフは、図１７２のＢに示すようになる。
図１７３は、図１６８の縮小行列生成部２３１で行われる行列縮小処理を説明するフローチャートである。
なお、LDPCデコーダ１５５（図１５５）において、360ビットの制御データの1440ビットのLDPC符号のLDPC復号は、2/3検査行列に対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列を用いて行われることとする。
ステップＳ４１１において、縮小行列生成部２３１は、2/3検査行列の列において、ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理を行い、処理は、ステップＳ４１２に進む。
ステップＳ４１２では、縮小行列生成部２３１は、2/3検査行列に、未送信パリティビット分縮小処理を施して、縮小行列を生成し、行列縮小処理を終了する。
すなわち、縮小行列生成部２３１は、2/3検査行列の列において、5400ビットのパリティビットのうちの、360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、その削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行って、その加算の対象となった行を、加算結果に置き換える行加算処理を行う。
さらに、縮小行列生成部２３１は、行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理を行い、2/3検査行列を縮小した縮小行列を生成する。
そして、縮小行列生成部２３１は、縮小行列を、LDPCデコーダ１５５に供給して、行列縮小処理を終了する。
なお、上述したように、LDPCデコーダ１５５（図１５５）において、360ビットの制御データの1440ビットのLDPC符号のLDPC復号が、2/3検査行列に対して、パリティインターリーブに相当する列置換、すなわち、2/3検査行列の10800+(5400/360)x+y+1番目の列を、10800+360y+x+1番目の列に置換する列置換を少なくとも行って得られる変換検査行列を用いて行われる場合、行列縮小処理は、2/3検査行列そのものではなく、2/3検査行列に対して、パリティインターリーブに相当する列置換を少なくとも行って得られる変換検査行列（以下、2/3変換検査行列ともいう）を対象として行われる。
2/3変換検査行列を対象とした行列縮小処理では、ダミー分縮小処理によって、2/3変換検査行列の列において、ダミーのデータが採用される情報ビットに対応する列である、361列目から、10440（ダミーのデータのビット数）+360（制御データのビット数）列目までの列が削除される。
さらに、2/3変換検査行列を対象とした行列縮小処理では、未送信パリティビット分縮小処理によって、2/3変換検査行列の列において、5400ビットのパリティビット（符号長が16200ビットで、符号化率が2/3のLDPC符号のパリティビット）のうちの、360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列である、ブロックB1，B2、及び、B14以外のパリティビット（未送信パリティビット）に対応する列が、削除対象列として選択され、行加算処理が行われる。
そして、行加算処理後に、削除対象列、すなわち、ブロックB1，B2、及び、B14以外のパリティビット（未送信パリティビット）に対応する列が削除される。
［受信装置１２の第４の構成例］
図１７４は、図７の受信装置１２の第４の構成例を示すブロック図である。
なお、図１７４において、図１６６、又は、図１６８の場合と対応する部分については、同一の符号を付してあり、その説明は、適宜省略する。
すなわち、図１７４の受信装置１２は、OFDM処理部１５１、及び、フレーム管理部１５２、並びに、周波数デインターリーバ１６１ないしデマルチプレクサ１７０を有する点で、図１６６の場合と共通する。
さらに、図１７４の受信装置１２は、コントローラ２２１、セレクタ２２２、及び、２２３を有する点でも、図１６６の場合と共通する。
但し、図１７４の受信装置１２は、図１６８の縮小行列生成部２３１が新たに設けられている点で、図１６６の場合と相違する。
図１６６では、実データの処理と制御データの処理とで共有されるLDPCデコーダ１６６が、図１５５のLDPCデコーダ１５５と同様に、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号（の受信LLR）に対して、10440ビットのダミーのデータ（の受信LLR）と、未送信パリティビットの（受信LLR）とを挿入することで、符号長が16200ビットで、符号化率が2/3のLDPC符号（の受信LLR）を構成し、その16200ビットのLDPC符号（以下、擬似16200ビット符号ともいう）を、2/3検査行列（の変換検査行列）を用いて、360ビットの制御データにLDPC復号する。
これに対して、図１７４では、LDPCデコーダ１６６が、図１６８で説明したように、360ビットの制御データの、符号長が1440ビットで、符号化率が1/4のLDPC符号を、2/3検査行列H（の変換検査行列）を縮小した縮小行列を用いて、360ビットの制御データにLDPC復号する。
［LDPCエンコーダ１２２の第２の構成例］
図１７５は、図８のLDPCエンコーダ１２２の第２の構成例を示すブロック図である。
なお、図中、図１５２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１７５のLDPCエンコーダ１２２は、符号化処理部１６０１、及び、記憶部１６０２を有する点で、図１５２の場合と共通する。
さらに、図１７５のLDPCエンコーダ１２２は、符号化処理部１６０１が、符号化率設定部１６１１、初期値テーブル読み出し部１６１２、情報ビット読み出し部１６１４、及び制御部１６１６を有する点で、図１５２の場合と共通する。
但し、図１７５のLDPCエンコーダ１２２は、符号化処理部１６０１において、検査行列生成部１６１３、及び、符号化パリティ演算部１６１５に代えて、検査行列生成部１６２３、及び、符号化パリティ演算部１６２５が、それぞれ設けられている点で、図１５２の場合と相違する。
360ビットの制御データに、10440ビットのダミーのデータを付加して得られる10800ビットの情報ビット（ダミー付き制御データ）を、2/3検査行列を用いて、16200ビットのLDPC符号にLDPC符号化し、その16200ビットのLDPC符号について、10800+(5400/360)x+y+1番目のパリティビットを、10800+360y+x+1番目のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットのうちの、ブロックB1，B2、及び、B14を、360ビットの制御データのパリティビットとして採用することにより得られる、1440(=360×4)ビットのLDPC符号（以下、パディング／インターリーブ／パンクチャ符号ともいう）については、上述したように、1440ビットのパディング／インターリーブ／パンクチャ符号から、擬似16200ビット符号を構成し、その擬似16200ビット符号を、2/3検査行列の変換検査行列を用いてLDPC復号することができる。
また、1440ビットのパディング／インターリーブ／パンクチャ符号については、2/3検査行列の変換検査行列を縮小した縮小行列を用いてLDPC復号することもできる。
以上のように、1440ビットのパディング／インターリーブ／パンクチャ符号のLDPC復号は、2/3検査行列（の変換検査行列）を用いて行うこともできるし、2/3検査行列（の変換検査行列）を縮小した縮小行列を用いて行うこともできる。
したがって、1440ビットのパディング／インターリーブ／パンクチャ符号へのLDPC符号化も、2/3検査行列を用いて行う他、縮小行列を用いて行うことができる。
図１７５のLDPCエンコーダ１２２では、1440ビットのパディング／インターリーブ／パンクチャ符号へのLDPC符号化が、縮小行列を用いて行われる。
すなわち、検査行列生成部１６２３は、図１５２の検査行列生成部１６１３と同様に、初期値テーブル読み出し部１６１２が読み出した検査行列初期値テーブル（符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列初期値テーブル（図３８））に基づいて、2/3検査行列Hを生成する。
さらに、検査行列生成部１６２３は、2/3検査行列Hから、縮小行列を生成する。
符号化パリティ演算部１６２５は、情報ビット読み出し部１６１４が読み出した360ビットの制御データを情報ビットとして、縮小行列を用いてLDPC符号化することにより、360×3ビットのパリティビットを求め、360ビットの制御データに、360×3ビットのパリティビットを付加することにより、1440ビットのLDPC符号を求める。
そして、符号化パリティ演算部１６２５は、1440ビットのLDPC符号のパリティインターリーブを行い、そのパリティインターリーブ後の1440ビットのLDPC符号を、1440ビットのパディング／インターリーブ／パンクチャ符号として出力する。
図１７６は、図１７５のLDPCエンコーダ１２２の処理を説明するフローチャートである。
ステップＳ４２１において、初期値テーブル読み出し部１６１２は、2/3検査行列の検査行列初期値テーブルを、記憶部１６０２から読み出す。
ステップＳ４２２において、検査行列生成部１６２３は、初期値テーブル読み出し部１６１２が記憶部１６０２から読み出した検査行列初期値テーブルを用いて、2/3検査行列Hを求める。
ステップＳ４２３において、検査行列生成部１６２３は、2/3検査行列Hに対して、パリティインターリーブに相当する列置換（以下、インターリーブ相当列置換ともいう）を施すことにより、2/3検査行列Hの変換検査行列（2/3変換検査行列）H'を求める。
ここで、パリティインターリーブでは、上述したように、0以上P（巡回構造の単位の列数）未満の整数をxとするとともに、0以上q未満の整数をyとすると、LDPC符号のK+qx+y+1番目の符号ビットが、K+Py+x+1番目の符号ビットの位置にインターリーブされる。
したがって、2/3検査行列Hに対するインターリーブ相当列置換では、2/3検査行列HのK+qx+y+1番目の列が、K+Py+x+1番目の列に置換（移動）される。
但し、2/3検査行列Hに対するインターリーブ相当列置換では、情報長Kは、10800ビットであり、qは、q=M/P=5400/360=15である（Mは、パリティ長）。
したがって、2/3検査行列Hに対するインターリーブ相当列置換では、0以上360未満の整数をxとするとともに、0以上5400/360未満の整数をyとして、2/3検査行列Hの10800+(5400/360)x+y+1番目の列が、10800+360y+x+1番目の列に置換される。
なお、ステップＳ４２３において、2/3検査行列Hの変換検査行列（2/3変換検査行列）H'を求めるのは、変換検査行列から縮小行列を求める縮小行列生成部２３１（図１６８）と同様にして、縮小行列を求めるためである。
ステップＳ４２４において、検査行列生成部１６２３は、2/3変換検査行列H'を対象として、行列縮小処理（図１７３）を行うことにより、2/3変換検査行列H'を縮小した縮小行列（以下、変換縮小行列ともいう）HR'を求める（生成する）。
すなわち、検査行列生成部１６２３は、2/3変換検査行列H'に、ダミー分縮小処理を施す。
これにより、2/3変換検査行列H'の列において、ダミーのデータが採用される情報ビットに対応する列である、361列目から、10440（ダミーのデータのビット数）+360（制御データのビット数）列目までの列が削除される。
また、検査行列生成部１６２３は、2/3変換検査行列H'に、未送信パリティビット分縮小処理を施す。
これにより、2/3変換検査行列H'の列において、5400ビットのパリティビット（符号長が16200ビットで、符号化率が2/3のLDPC符号のパリティビット）のうちの、360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列である、ブロックB1，B2、及び、B14以外のパリティビット（未送信パリティビット）に対応する列が、削除対象列として選択され、その削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算が行われる。
さらに、ガロア体上の加算の対象となった行が、加算結果に置き換えられる。
そして、2/3変換検査行列H'の列において、非ゼロの要素がなくなった削除対象列、すなわち、ブロックB1，B2、及び、B14以外のパリティビット（未送信パリティビット）に対応する列が削除される。
その後、ステップＳ４２５において、検査行列生成部１６２３は、2/3変換検査行列H'に行列縮小処理を施すことにより得られる変換縮小行列HR'に対して、パリティインターリーブの逆の処理であるパリティデインターリーブに相当する列置換（以下、デインターリーブ相当逆列置換ともいう）を施すことにより、そのデインターリーブ相当逆列置換後の変換縮小行列HR'である逆列置換縮小行列HRを求める。
ここで、上述したように、検査行列H=[HA|HT]のパリティ行列HTが、図１１に示した階段構造になっている場合には、LDPC符号化、つまり、式HcT=0を満たす行ベクトルcであるLDPC符号のパリティビットは、式HcT=0における列ベクトルHcTの１行目の要素から順に、各行の要素を０にしていくようにすることで、逐次的に求めることができる。
一方、変換縮小行列HR'を生成する行列縮小処理の対象となる2/3変換検査行列H'は、パリティ行列が階段構造になっている2/3検査行列に、インターリーブ相当列置換が施された行列であるため、2/3変換検査行列H'のパリティ行列は、階段構造になっていない。
そして、そのような2/3変換検査行列H'を対象として行列縮小処理を行うことにより生成される変換縮小行列HR'のパリティ行列も、階段構造になっていない。
したがって、変換縮小行列HR'を用いて、360ビットの制御データのLDPC符号化を行うのでは、LDPC符号のパリティビットを、逐次的に求めることが困難となる。
そこで、ステップＳ４２５では、パリティビットを逐次的に求めることができるようにするために、変換縮小行列HR'に、デインターリーブ相当逆列置換を施すことにより、パリティ行列が階段構造になった逆列置換縮小行列HRを求める。
ここで、デインターリーブ相当逆列置換は、パリティインターリーブの逆の処理であるパリティデインターリーブに相当する列置換であるから、ステップＳ４２３で行われるインターリーブ相当列置換の逆の処理となる。
したがって、変換縮小行列HR'に対するデインターリーブ相当逆列置換では、0以上P（巡回構造の単位の列数）未満の整数をxとするとともに、0以上q未満の整数をyとして、K+Py+x+1番目の列が、K+qx+y+1番目の列に置換される。
但し、変換縮小行列HR'に対するデインターリーブ相当逆列置換では、情報長Kは、360ビットであり、qは、q=M/P=(360×3)/360=15である（Mは、パリティ長）。
したがって、変換縮小行列HR'に対するデインターリーブ相当逆列置換では、0以上360未満の整数をxとするとともに、0以上(360×3)/360未満の整数をy'とすると、変換縮小行列HR'の360+360y'+x+1番目の列が、360+((360×3)/360)x+y'+1番目の列に置換される。
検査行列生成部１６２３は、以上のように、変換縮小行列HR'に対して、デインターリーブ相当逆列置換を施すことにより、逆列置換縮小行列HRを求めると、その逆列置換縮小行列HRを、記憶部１６０２に供給して格納する。
その後、ステップＳ４２６において、情報ビット読み出し部１６１４は、LDPCエンコーダ１２２に供給される制御データから、符号長が1440ビットで、符号化率が1/4のLDPC符号の情報ビットとなる360ビットの制御データを読み出すとともに、検査行列生成部１６２３が求めた逆列置換縮小行列HRを、記憶部１６０２から読み出し、符号化パリティ演算部１６２５に供給する。
ステップＳ４２７において、符号化パリティ演算部１６２５は、情報ビット読み出し部１６１４が読み出した360ビットの制御データのLDPC符号化を、逆列置換縮小行列HRを（検査行列として）用いて行う。
すなわち、符号化パリティ演算部１６２５は、360ビットの制御データを情報ビットとして、逆列置換縮小行列HRに対して、式HRcT=0を満たす符号語cの、360×3ビットのパリティビットを順次演算するLDPC符号化を行い、その360×3ビットのパリティビットを、情報ビットである360ビットの制御データに付加した、符号長が360×4ビットで、符号化率が1/4のLDPC符号を求める。
ステップＳ４２８において、符号化パリティ演算部１６２５は、逆列置換縮小行列HRを用いての、360ビットの制御データのLDPC符号化によって得られる1440(=360×4)ビットのLDPC符号のパリティインターリーブを行う。
ここで、パリティインターリーブでは、上述したように、0以上P（巡回構造の単位の列数）未満の整数をxとするとともに、0以上q未満の整数をyとすると、LDPC符号のK+qx+y+1番目の符号ビットが、K+Py+x+1番目の符号ビットの位置にインターリーブされる。
したがって、逆列置換縮小行列HRを用いて求められた1440ビットのLDPC符号のパリティインターリーブでは、その1440ビットのLDPC符号のK+qx+y+1番目の符号ビットが、K+Py+x+1番目の符号ビットの位置に置換（移動）される。
但し、逆列置換縮小行列HRを用いて求められた1440ビットのLDPC符号のパリティインターリーブでは、情報長Kは、360ビットであり、qは、q=M/P=(360×3)/360=3である（Mは、パリティ長）。
したがって、逆列置換縮小行列HRを用いて求められた1440ビットのLDPC符号のパリティインターリーブでは、0以上360未満の整数をxとするとともに、0以上(360×3)/360未満の整数をy'として、1440ビットのLDPC符号の360+((360×3)/360)x+y'+1番目の符号ビット（パリティビット）が、360+360y'+x+1番目の符号ビットの位置に移動される。
以上のようにして、逆列置換縮小行列HRを用いて求められた1440ビットのLDPC符号のパリティインターリーブを行うことにより得られるLDPC符号は、パディング／インターリーブ／パンクチャ符号（360ビットの制御データに、10440ビットのダミーのデータを付加して得られる10800ビットの情報ビット（ダミー付き制御データ）を、2/3検査行列を用いて、16200ビットのLDPC符号にLDPC符号化し、その16200ビットのLDPC符号について、10800+(5400/360)x+y+1番目のパリティビットを、10800+360y+x+1番目のパリティビットの位置にインターリーブするパリティインターリーブを行い、そのパリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットのうちの、ブロックB1，B2、及び、B14を、360ビットの制御データのパリティビットとして採用することにより得られる、1440(=360×4)ビットのLDPC符号）に一致する。
符号化パリティ演算部１６２５は、以上のように、逆列置換縮小行列HRを用いて求められた1440ビットのLDPC符号のパリティインターリーブを行い、そのパリティインターリーブ後のLDPC符号（パディング／インターリーブ／パンクチャ符号）を、QAMエンコーダ１２３（図８）に出力する。
その後、ステップＳ４２９において、制御部１６１６は、LDPC符号化を終了するかどうかを判定する。ステップＳ４２９において、LDPC符号化を終了しないと判定された場合、すなわち、例えば、LDPC符号化すべき制御データが、まだある場合、処理は、ステップＳ４２６に戻り、以下、ステップＳ４２６ないしＳ４２９の処理が繰り返される。
また、ステップＳ４２９において、LDPC符号化を終了すると判定された場合、LDPCエンコーダ１２２は、処理を終了する。
［受信システムの第１の構成例］
図１７７は、受信装置１２を適用可能な受信システムの第１の構成例を示すブロック図である。
図１７７において、受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３から構成される。
取得部１１０１は、番組の画像データや音声データ等のLDPC対象データを、少なくともLDPC符号化することで得られるLDPC符号を含む信号を、例えば、地上ディジタル放送、衛星ディジタル放送、CATV網、インターネットその他のネットワーク等の、図示せぬ伝送路を介して取得し、伝送路復号処理部１１０２に供給する。
ここで、取得部１１０１が取得する信号が、例えば、放送局から、地上波や、衛星波、CATV(Cable Television)網等を介して放送されてくる場合には、取得部１１０１は、チューナやSTB(Set Top Box)等で構成される。また、取得部１１０１が取得する信号が、例えば、webサーバから、IPTV(Internet Protocol Television)のようにマルチキャストで送信されてくる場合には、取得部１１は、例えば、NIC(Network Interface Card)等のネットワークI/F(Inter face)で構成される。
伝送路復号処理部１１０２は、受信装置１２に相当する。伝送路復号処理部１１０２は、取得部１１０１が伝送路を介して取得した信号に対して、伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施し、その結果得られる信号を、情報源復号処理部１１０３に供給する。
すなわち、取得部１１０１が伝送路を介して取得した信号は、伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られた信号であり、伝送路復号処理部１１０２は、そのような信号に対して、例えば、誤り訂正処理等の伝送路復号処理を施す。
ここで、誤り訂正符号化としては、例えば、LDPC符号化や、BCH符号化等がある。ここでは、誤り訂正符号化として、少なくとも、LDPC符号化が行われている。
また、伝送路復号処理には、変調信号の復調等が含まれることがある。
情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す。
すなわち、取得部１１０１が伝送路を介して取得した信号には、情報としての画像や音声等のデータ量を少なくするために、情報を圧縮する圧縮符号化が施されていることがあり、その場合、情報源復号処理部１１０３は、伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理(伸張処理）等の情報源復号処理を施す。
なお、取得部１１０１が伝送路を介して取得した信号に、圧縮符号化が施されていない場合には、情報源復号処理部１１０３では、圧縮された情報を元の情報に伸張する処理は行われない。
ここで、伸張処理としては、例えば、MPEGデコード等がある。また、伝送路復号処理には、伸張処理の他、デスクランブル等が含まれることがある。
以上のように構成される受信システムでは、取得部１１０１において、例えば、画像や音声等のデータに対して、MPEG符号化等の圧縮符号化が施され、さらに、LDPC符号化等の誤り訂正符号化が施された信号が、伝送路を介して取得され、伝送路復号処理部１１０２に供給される。
伝送路復号処理部１１０２では、取得部１１０１からの信号に対して、例えば、直交復調部５１や、QAMデコーダ１６４、ビットデインターリーバ１６５、LDPCデコーダ１６６（又はLDPCデコーダ１６６）と同様の処理が、伝送路復号処理として施され、その結果得られる信号が、情報源復号処理部１１０３に供給される。
情報源復号処理部１１０３では、伝送路復号処理部１１０２からの信号に対して、MPEGデコード等の情報源復号処理が施され、その結果得られる画像、又は音声が出力される。
以上のような図１７７の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するテレビチューナ等に適用することができる。
なお、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３は、それぞれ、１つの独立した装置（ハードウェア（IC(Integrated Circuit)等））、又はソフトウエアモジュール）として構成することが可能である。
また、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３については、取得部１１０１と伝送路復号処理部１１０２とのセットや、伝送路復号処理部１１０２と情報源復号処理部１１０３とのセット、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３のセットを、１つの独立した装置として構成することが可能である。
［受信システムの第２の構成例］
図１７８は、受信装置１２を適用可能な受信システムの第２の構成例を示すブロック図である。
なお、図中、図１７７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１７８の受信システムは、取得部１１０１、伝送路復号処理部１１０２、及び、情報源復号処理部１１０３を有する点で、図１７７の場合と共通し、出力部１１１１が新たに設けられている点で、図１７７の場合と相違する。
出力部１１１１は、例えば、画像を表示する表示装置や、音声を出力するスピーカであり、情報源復号処理部１１０３から出力される信号としての画像や音声等を出力する。すなわち、出力部１１１１は、画像を表示し、あるいは、音声を出力する。
以上のような図１７８の受信システムは、例えば、ディジタル放送としてのテレビジョン放送を受信するTV（テレビジョン受像機）や、ラジオ放送を受信するラジオ受信機等に適用することができる。
なお、取得部１１０１において取得された信号に、圧縮符号化が施されていない場合には、伝送路復号処理部１１０２が出力する信号が、出力部１１１１に供給される。
［受信システムの第３の構成例］
図１７９は、受信装置１２を適用可能な受信システムの第３の構成例を示すブロック図である。
なお、図中、図１７７の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。
図１７９の受信システムは、取得部１１０１、及び、伝送路復号処理部１１０２を有する点で、図１７７の場合と共通する。
但し、図１７９の受信システムは、情報源復号処理部１１０３が設けられておらず、記録部１１２１が新たに設けられている点で、図１７７の場合と相違する。
記録部１１２１は、伝送路復号処理部１１０２が出力する信号（例えば、MPEGのTSのTSパケット）を、光ディスクや、ハードディスク（磁気ディスク）、フラッシュメモリ等の記録（記憶）媒体に記録する（記憶させる）。
以上のような図１７９の受信システムは、テレビジョン放送を録画するレコーダ等に適用することができる。
なお、図１７９において、受信システムは、情報源復号処理部１１０３を設けて構成し、情報源復号処理部１１０３で、情報源復号処理が施された後の信号、すなわち、デコードによって得られる画像や音声を、記録部１１２１で記録することができる。
［コンピュータの一実施の形態］
次に、上述した一連の処理は、ハードウェアにより行うこともできるし、ソフトウェアにより行うこともできる。一連の処理をソフトウェアによって行う場合には、そのソフトウェアを構成するプログラムが、汎用のコンピュータ等にインストールされる。
そこで、図１８０は、上述した一連の処理を実行するプログラムがインストールされるコンピュータの一実施の形態の構成例を示している。
プログラムは、コンピュータに内蔵されている記録媒体としてのハードディスク７０５やＲＯＭ７０３に予め記録しておくことができる。
あるいはまた、プログラムは、フレキシブルディスク、CD-ROM(Compact Disc Read Only Memory)，MO(Magneto Optical)ディスク，DVD(Digital Versatile Disc)、磁気ディスク、半導体メモリなどのリムーバブル記録媒体７１１に、一時的あるいは永続的に格納（記録）しておくことができる。このようなリムーバブル記録媒体７１１は、いわゆるパッケージソフトウエアとして提供することができる。
なお、プログラムは、上述したようなリムーバブル記録媒体７１１からコンピュータにインストールする他、ダウンロードサイトから、ディジタル衛星放送用の人工衛星を介して、コンピュータに無線で転送したり、LAN(Local Area Network)、インターネットといったネットワークを介して、コンピュータに有線で転送し、コンピュータでは、そのようにして転送されてくるプログラムを、通信部７０８で受信し、内蔵するハードディスク７０５にインストールすることができる。
コンピュータは、CPU(Central Processing Unit)７０２を内蔵している。CPU７０２には、バス７０１を介して、入出力インタフェース７１０が接続されており、CPU７０２は、入出力インタフェース７１０を介して、ユーザによって、キーボードや、マウス、マイク等で構成される入力部７０７が操作等されることにより指令が入力されると、それに従って、ROM(Read Only Memory)７０３に格納されているプログラムを実行する。あるいは、また、CPU７０２は、ハードディスク７０５に格納されているプログラム、衛星若しくはネットワークから転送され、通信部７０８で受信されてハードディスク７０５にインストールされたプログラム、又はドライブ７０９に装着されたリムーバブル記録媒体７１１から読み出されてハードディスク７０５にインストールされたプログラムを、RAM(Random Access Memory)７０４にロードして実行する。これにより、CPU７０２は、上述したフローチャートに従った処理、あるいは上述したブロック図の構成により行われる処理を行う。そして、CPU７０２は、その処理結果を、必要に応じて、例えば、入出力インタフェース７１０を介して、LCD(Liquid Crystal Display)やスピーカ等で構成される出力部７０６から出力、あるいは、通信部７０８から送信、さらには、ハードディスク７０５に記録等させる。
ここで、本明細書において、コンピュータに各種の処理を行わせるためのプログラムを記述する処理ステップは、必ずしもフローチャートとして記載された順序に沿って時系列に処理する必要はなく、並列的あるいは個別に実行される処理（例えば、並列処理あるいはオブジェクトによる処理）も含むものである。
また、プログラムは、１つのコンピュータにより処理されるものであっても良いし、複数のコンピュータによって分散処理されるものであっても良い。さらに、プログラムは、遠方のコンピュータに転送されて実行されるものであっても良い。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
１１ 送信装置， １２ 受信装置， ２３ パリティインターリーバ， ２４ カラムツイストインターリーバ， ２５ デマルチプレクサ， ３１ メモリ， ３２ 入れ替え部， ５４ マルチプレクサ， ５５ カラムツイストインターリーバ，
１１１ モードアダプテーション／マルチプレクサ， １１２ パダー， １１３ BBスクランブラ， １１４ BCHエンコーダ， １１５ LDPCエンコーダ， １１６ ビットインターリーバ， １１７ QAMエンコーダ， １１８ 時間インターリーバ， １１９ MISO/MIMOエンコーダ， １２０ 周波数インターリーバ， １２１ BCHエンコーダ， １２２ LDPCエンコーダ， １２３ QAMエンコーダ， １２４ 周波数インターリーバ， １３１ フレームビルダ／リソースアロケーション部 １３２ OFDM生成部， １５１ OFDM処理部， １５２ フレーム管理部， １５３ 周波数デインターリーバ，
１５４ QAMデコーダ， １５５ LDPCデコーダ， １５６ BCHデコーダ， １６１ 周波数デインターリーバ， １６２ MISO/MIMOデコーダ， １６３ 時間デインターリーバ， １６４ QAMデコーダ， １６５ ビットデインターリーバ， １６６ LDPCデコーダ， １６７ BCHデコーダ， １６８ BBデスクランブラ， １６９ ヌル削除部， １７０ デマルチプレクサ， ２２１ コントローラ， ２２２，２２３ セレクタ， ２３１ 縮小行列生成部， ３００ 枝データ格納用メモリ， ３０１ セレクタ， ３０２ チェックノード計算部， ３０３ サイクリックシフト回路， ３０４ 枝データ格納用メモリ， ３０５ セレクタ， ３０６ 受信データ用メモリ， ３０７ バリアブルノード計算部， ３０８ サイクリックシフト回路， ３０９ 復号語計算部， ３１０ 受信データ並べ替え部， ３１１ 復号データ並べ替え部， ６０１ 符号化処理部， ６０２ 記憶部， ６１１ 符号化率設定部， ６１２ 初期値テーブル読み出し部， ６１３ 検査行列生成部， ６１４ 情報ビット読み出し部， ６１５ 符号化パリティ演算部， ６１６ 制御部， ７０１ バス， ７０２ CPU， ７０３ ROM， ７０４ RAM， ７０５ ハードディスク， ７０６ 出力部， ７０７ 入力部， ７０８ 通信部， ７０９ ドライブ， ７１０ 入出力インタフェース， ７１１
リムーバブル記録媒体， １００１ 逆入れ替え部， １００２ メモリ， １０１１
パリティデインターリーバ， １１０１ 取得部， １１０１ 伝送路復号処理部， １１０３ 情報源復号処理部， １１１１ 出力部， １１２１ 記録部， １６０１ 符号化処理部， １６０２ 記憶部， １６１１ 符号化率設定部， １６１２ 初期値テーブル読み出し部， １６１３ 検査行列生成部， １６１４ 情報ビット読み出し部， １６１５ 符号化パリティ演算部， １６１６ 制御部， １６２３ 検査行列生成部， １６２５ 符号化パリティ演算部

Claims (23)

  1. 符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化を行う符号化手段を備え、
    前記符号化手段は、
    360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを前記検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことにより、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化する
    データ処理装置。
  2. 0以上360未満の整数をxと、
    0以上5400/360未満の整数をyと、
    それぞれするとき、
    前記符号化手段は、
    前記10800ビットの情報ビットを前記検査行列を用いてLDPC符号化することにより得られる16200ビットのLDPC符号のうちの、10800+(5400/360)x+y+1番目のパリティビットを、10800+360y+x+1番目のパリティビットの位置にインターリーブするパリティインターリーブを行い、
    前記パリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットを、360ビットのブロックに区切ったときの#i番目のブロックを、ブロックB#iとして、前記5400ビットのパリティビットのうちの、ブロックB1，B2、及び、B14を、前記360ビットのデータのパリティビットとして採用する
    請求項１に記載のデータ処理装置。
  3. 符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化を行う符号化ステップを備え、
    前記符号化ステップでは、
    360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを前記検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことにより、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化する
    データ処理方法。
  4. 実データと制御データとが多重化されている信号から得られる、前記実データのLDPC(Low Density Parity Check)符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、
    前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段と
    を備え、
    前記制御データのLDPC符号は、
    360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用する
    ことで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    である
    データ処理装置。
  5. 0以上360未満の整数をxと、
    0以上5400/360未満の整数をyと、
    0以上360×3/360未満の整数をy'と、
    それぞれするとき、
    前記制御データのLDPC符号は、
    前記10800ビットの情報ビットを前記検査行列を用いてLDPC符号化することにより得られる16200ビットのLDPC符号のうちの、10800+(5400/360)x+y+1番目のパリティビットを、10800+360y+x+1番目のパリティビットの位置にインターリーブするパリティインターリーブを行い、
    前記パリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットを、360ビットのブロックに区切ったときの#i番目のブロックを、ブロックB#iとして、前記5400ビットのパリティビットのうちの、ブロックB1，B2、及び、B14を、前記360ビットの制御データのパリティビットとして採用する
    ことにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の10800+(5400/360)x+y+1番目の列を、10800+360y+x+1番目の列に置換する列置換を行い、
    前記列置換によって得られる変換検査行列の、前記ブロックB1，B2、及び、B14以外のパリティビットに対応する列を前記削除対象列として、前記未送信パリティビット分縮小処理を行い、
    前記未送信パリティビット分縮小処理を行う前記行列縮小処理によって得られる前記縮小行列の360+360y'+x+1番目の列を、360+(360×3/360)x+y'+1に置換する列逆置換を行う
    ことにより得られる前記縮小行列を用いて、前記360ビットの制御データをLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    である
    請求項４に記載のデータ処理装置。
  6. 前記復号手段において、前記制御データのLDPC符号のLDPC復号が行われている間に供給される前記実データを記憶する記憶手段をさらに備える
    請求項５に記載のデータ処理装置。
  7. 前記信号において、前記実データ及び前記制御データには、周波数方向の周波数インターリーブが施されており、
    前記実データ及び前記制御データを記憶して読み出すことにより、前記周波数インターリーブに対応する周波数デインターリーブを施す周波数デインターリーブ手段をさらに備え、
    前記周波数デインターリーブ手段は、前記記憶手段としても機能する
    請求項６に記載のデータ処理装置。
  8. 前記復号手段は、前記縮小行列を用いて、前記制御データのLDPC符号のLDPC復号を行う
    請求項５に記載のデータ処理装置。
  9. 実データと制御データとが多重化されている信号から得られる、前記実データのLDPC(Low Density Parity Check)符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段が、前記LDPC復号を行い、
    前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段が、前記割り込み制御を行う
    ステップを含み、
    前記制御データのLDPC符号は、
    360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用する
    ことで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    である
    データ処理方法。
  10. 360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    を、前記縮小行列を用いてLDPC復号する復号手段を備える
    データ処理装置。
  11. 0以上360未満の整数をxと、
    0以上5400/360未満の整数をyと、
    0以上360×3/360未満の整数をy'と、
    それぞれするとき、
    前記復号手段は、
    前記10800ビットの情報ビットを前記検査行列を用いてLDPC符号化することにより得られる16200ビットのLDPC符号のうちの、10800+(5400/360)x+y+1番目のパリティビットを、10800+360y+x+1番目のパリティビットの位置にインターリーブするパリティインターリーブを行い、
    前記パリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットを、360ビットのブロックに区切ったときの#i番目のブロックを、ブロックB#iとして、前記5400ビットのパリティビットのうちの、ブロックB1，B2、及び、B14を、前記360ビットのデータのパリティビットとして採用する
    ことにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の10800+(5400/360)x+y+1番目の列を、10800+360y+x+1番目の列に置換する列置換を行い、
    前記列置換によって得られる変換検査行列の、前記ブロックB1，B2、及び、B14以外のパリティビットに対応する列を前記削除対象列として、前記未送信パリティビット分縮小処理を行い、
    前記未送信パリティビット分縮小処理を行う前記行列縮小処理によって得られる前記縮小行列の360+360y'+x+1番目の列を、360+(360×3/360)x+y'+1に置換する列逆置換を行う
    ことにより得られる前記縮小行列を用いて、前記360ビットのデータをLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    を、前記縮小行列を用いてLDPC復号する
    請求項１０に記載のデータ処理装置。
  12. 360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    を、前記縮小行列を用いてLDPC復号する
    ステップを含むデータ処理方法。
  13. 360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号へのLDPC符号化を、前記検査行列を縮小した縮小行列を用いて行う符号化手段を備え、
    前記LDPC符号化に用いられる縮小行列は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる
    データ処理装置。
  14. 0以上360未満の整数をxと、
    0以上5400/360未満の整数をyと、
    0以上360×3/360未満の整数をy'と、
    それぞれするとき、
    前記符号化手段は、
    前記10800ビットの情報ビットを前記検査行列を用いてLDPC符号化することにより得られる16200ビットのLDPC符号のうちの、10800+(5400/360)x+y+1番目のパリティビットを、10800+360y+x+1番目のパリティビットの位置にインターリーブするパリティインターリーブを行い、
    前記パリティインターリーブ後の16200ビットのLDPC符号の5400ビットのパリティビットを、360ビットのブロックに区切ったときの#i番目のブロックを、ブロックB#iとして、前記5400ビットのパリティビットのうちの、ブロックB1，B2、及び、B14を、前記360ビットのデータのパリティビットとして採用する
    ことにより得られる、前記符号長が360×4ビットのLDPC符号へのLDPC符号化を、前記縮小行列を用いて行い、
    前記LDPC符号化に用いられる縮小行列は、
    前記検査行列の10800+(5400/360)x+y+1番目の列を、10800+360y+x+1番目の列に置換する列置換を行い、
    前記列置換によって得られる変換検査行列の、前記ブロックB1，B2、及び、B14以外のパリティビットに対応する列を前記削除対象列として、前記未送信パリティビット分縮小処理を行い、
    前記未送信パリティビット分縮小処理を行う前記行列縮小処理によって得られる前記縮小行列の360+360y'+x+1番目の列を、360+(360×3/360)x+y'+1に置換する列逆置換を行う
    ことにより得られる
    請求項１３に記載のデータ処理装置。
  15. 360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号へのLDPC符号化を、前記検査行列を縮小した縮小行列を用いて行うステップを含み、
    前記LDPC符号化に用いられる縮小行列は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる
    データ処理方法。
  16. 伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、
    前記伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す情報源復号処理部と
    を含み、
    前記伝送路を介して取得した信号は、情報を圧縮する圧縮符号化と、前記伝送路で生じる誤りを訂正するための誤り訂正符号化とを、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、
    前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段と
    を備え、
    前記制御データのLDPC符号は、
    360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用する
    ことで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    である
    受信システム。
  17. 伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、
    前記伝送路復号処理が施された信号に基づいて、画像又は音声を出力する出力部と
    を含み、
    前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、
    前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段と
    を備え、
    前記制御データのLDPC符号は、
    360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用する
    ことで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    である
    受信システム。
  18. 伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、
    前記伝送路復号処理が施された信号を記録する記録部と
    を含み、
    前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、
    前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段と
    を備え、
    前記制御データのLDPC符号は、
    360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用する
    ことで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    である
    受信システム。
  19. 伝送路を介して、信号を取得する取得手段と、
    前記伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と
    を含み、
    前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、かつ、実データと制御データとが多重化されており、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    前記実データと制御データとが多重化されている信号から得られる、前記実データのLDPC符号と、前記制御データのLDPC符号とのLDPC復号を行う１個の復号手段と、
    前記実データ及び前記制御データのLDPC符号のうちの、前記制御データのLDPC符号のLDPC復号を、前記復号手段に、優先的に行わせる割り込み制御を行う制御手段と
    を備え、
    前記制御データのLDPC符号は、
    360ビットの制御データに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットの制御データのパリティビットとして採用する
    ことで、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットの制御データのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットの制御データを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    である
    受信システム。
  20. 伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、
    前記伝送路復号処理が施された信号に対して、圧縮された情報を元の情報に伸張する処理を少なくとも含む情報源復号処理を施す情報源復号処理部と
    を含み、
    前記伝送路を介して取得した信号は、情報を圧縮する圧縮符号化と、前記伝送路で生じる誤りを訂正するための誤り訂正符号化とを、少なくとも行うことで得られたデータを含み、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    を、前記縮小行列を用いてLDPC復号する復号手段を備える
    受信システム。
  21. 伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、
    前記伝送路復号処理が施された信号に基づいて、画像又は音声を出力する出力部と
    を含み、
    前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    を、前記縮小行列を用いてLDPC復号する復号手段を備える
    受信システム。
  22. 伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と、
    前記伝送路復号処理が施された信号を記録する記録部と
    を含み、
    前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    を、前記縮小行列を用いてLDPC復号する復号手段を備える
    受信システム。
  23. 伝送路を介して、信号を取得する取得手段と、
    前記伝送路を介して取得した信号に対して、前記伝送路で生じる誤りを訂正する処理を少なくとも含む伝送路復号処理を施す伝送路復号処理部と
    を含み、
    前記伝送路を介して取得した信号は、前記伝送路で生じる誤りを訂正するための誤り訂正符号化を、少なくとも行うことで得られたデータを含み、
    前記誤り訂正符号化は、LDPC(Low Density Parity Check)符号化を含み、
    前記伝送路復号処理部は、
    360ビットのデータに、10440ビットのダミーのデータを付加して、10800ビットの情報ビットを生成し、
    前記10800ビットの情報ビットを、符号長が16200ビットで、符号化率が2/3の、DVB-T.2の規格のLDPC(Low Density Parity Check)符号の検査行列を用いてLDPC符号化することにより、5400ビットのパリティビットを求め、
    前記5400ビットのパリティビットのうちの、360×3ビットを、前記360ビットのデータのパリティビットとして採用する
    ことで、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号、
    又は、
    前記検査行列の列において、前記ダミーのデータが採用される情報ビットに対応する列を削除するダミー分縮小処理と、
    前記検査行列の列において、前記5400ビットのパリティビットのうちの、前記360ビットのデータのパリティビットとして採用されないパリティビットに対応する列を、削除対象列として選択し、前記削除対象列の要素が非ゼロになっている行どうしのガロア体上の加算を行い、その加算の対象となった行を、加算結果に置き換える行加算処理と、
    前記行加算処理によって、非ゼロの要素がなくなった削除対象列を削除するゼロ要素列削除処理と
    を含む未送信パリティビット分縮小処理と
    を行う行列縮小処理を、前記検査行列に施すことにより得られる、前記検査行列を縮小した縮小行列を用いて、前記360ビットのデータを、符号長が360×4ビットで、符号化率が1/4のLDPC符号にLDPC符号化することにより得られる、前記符号長が360×4ビットのLDPC符号
    を、前記縮小行列を用いてLDPC復号する復号手段を備える
    受信システム。
JP2010225256A 2010-02-26 2010-10-04 データ処理装置、及びデータ処理方法、並びに、受信システム Withdrawn JP2011199833A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2010225256A JP2011199833A (ja) 2010-02-26 2010-10-04 データ処理装置、及びデータ処理方法、並びに、受信システム
PCT/JP2011/053454 WO2011105290A1 (ja) 2010-02-26 2011-02-18 データ処理装置、及びデータ処理方法、並びに、受信システム

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010043415 2010-02-26
JP2010043415 2010-02-26
JP2010225256A JP2011199833A (ja) 2010-02-26 2010-10-04 データ処理装置、及びデータ処理方法、並びに、受信システム

Publications (1)

Publication Number Publication Date
JP2011199833A true JP2011199833A (ja) 2011-10-06

Family

ID=44506702

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2010225256A Withdrawn JP2011199833A (ja) 2010-02-26 2010-10-04 データ処理装置、及びデータ処理方法、並びに、受信システム

Country Status (2)

Country Link
JP (1) JP2011199833A (ja)
WO (1) WO2011105290A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016541186A (ja) * 2013-11-29 2016-12-28 エルジー エレクトロニクス インコーポレイティド 放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法
JP2022002416A (ja) * 2017-05-31 2022-01-06 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111865497B (zh) 2015-02-25 2023-04-14 三星电子株式会社 发送器及其产生附加奇偶校验的方法
KR102426380B1 (ko) 2015-02-25 2022-07-29 삼성전자주식회사 송신 장치 및 그의 부가 패리티 생성 방법
WO2020183584A1 (ja) * 2019-03-11 2020-09-17 三菱電機株式会社 データ管理装置、データ管理システム、データ管理方法及びプログラム

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI410055B (zh) * 2007-11-26 2013-09-21 Sony Corp Data processing device, data processing method and program product for performing data processing method on computer
TWI427936B (zh) * 2009-05-29 2014-02-21 Sony Corp 接收設備，接收方法，程式，及接收系統

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016541186A (ja) * 2013-11-29 2016-12-28 エルジー エレクトロニクス インコーポレイティド 放送信号送信装置、放送信号受信装置、放送信号送信方法及び放送信号受信方法
US9705718B2 (en) 2013-11-29 2017-07-11 Lg Electronics Inc. Apparatus for transmitting broadcast signals, apparatus for receiving broadcast signals, method for transmitting broadcast signals and method for receiving broadcast signals
JP2022002416A (ja) * 2017-05-31 2022-01-06 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法
JP7151853B2 (ja) 2017-05-31 2022-10-12 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法
JP7351392B2 (ja) 2017-05-31 2023-09-27 ソニーグループ株式会社 送信装置、送信方法、受信装置、及び、受信方法

Also Published As

Publication number Publication date
WO2011105290A1 (ja) 2011-09-01

Similar Documents

Publication Publication Date Title
JP5637393B2 (ja) データ処理装置、及び、データ処理方法
JP5664919B2 (ja) データ処理装置、及び、データ処理方法
JP5630282B2 (ja) データ処理装置、及び、データ処理方法
JP5672489B2 (ja) データ処理装置、及び、データ処理方法
JP5648852B2 (ja) データ処理装置、及び、データ処理方法
JP5500379B2 (ja) データ処理装置、及びデータ処理方法
JP5630278B2 (ja) データ処理装置、及びデータ処理方法
JP5601182B2 (ja) データ処理装置、及びデータ処理方法
JP5630283B2 (ja) データ処理装置、及び、データ処理方法
JP5505725B2 (ja) データ処理装置、及びデータ処理方法
WO2011105287A1 (ja) データ処理装置、及びデータ処理方法
WO2012002238A1 (ja) データ処理装置、及びデータ処理方法
JP2012151655A (ja) データ処理装置、及び、データ処理方法
WO2011105219A1 (ja) データ処理装置、及びデータ処理方法
WO2011105288A1 (ja) データ処理装置、及びデータ処理方法
WO2011105290A1 (ja) データ処理装置、及びデータ処理方法、並びに、受信システム
JP2012151656A (ja) データ処理装置、及び、データ処理方法
JP2011182073A (ja) データ処理装置、及びデータ処理方法
WO2012050020A1 (ja) データ処理装置、及びデータ処理方法
WO2011158749A1 (ja) データ処理装置、及びデータ処理方法
WO2011105289A1 (ja) データ処理装置、及びデータ処理方法
JP2012235269A (ja) データ処理装置、及び、データ処理方法
WO2012002237A1 (ja) データ処理装置、及びデータ処理方法
JP2012239130A (ja) データ処理装置、及び、データ処理方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20140107