PT93399B - Aparelho para comunicacoes digitais - Google Patents
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Description
MEMÓRIA DESCRITIVA DA
PATENTE DE INVENÇÃO Nq 93 399
NOME: GEC PLESSEY TELECOMMUNICATIONS LIMITED
EPÍGRAFE: Aparelho para comunicações digitais
INVENTORES: Stephen Patrick Ferguson
Reivindicação do direito de prioridade (ao abrigo do artigo 4q da Convenção de Paris de 20 de Março de 1883) :
Reino Unido em IC de Março de 1989 sob o n2· 8905533 ·9 lo 723
A/TED/3629/PT Patente N? 93 399
Aparelho para comunicações digitais para que
GEG PLESSEY TELECOMlíUNICATlONS LItel TED, pretende obter privilégio de invenção em Portugal.
R E S U li 0 presente invento refere-se a um aparelho de comunicações digitais para receber um grande número de sinais de entrada digitais paralelos (IN1...IN16) todos à mesma velocidade e para intercalar sequências de bit múltiplas de um comprimento predeterminado de cada um dos fluxos de dados de entrada para um uni. co fluxo de dados a uma velocidade mais alta. 0 aparelho inclui um grande número de primeiros blocos de andares (BICl), cada um adaptado para receber um grande número dos fluxos de dados de entrada e para fazer sair um número semelhante de fluxos de dados à mesma velocidade de bit, mas com os bits, dos sinais de dados que entram, interpermutados. Os primeiros blocos de andares estão ligados a um grande número de segundos bbcos de a_n dares (BIC2), cada ligado aos ditos primeiros blocos de andares (BIG1) de tal modo que cada bloco de andares secundário está li. gado a um bloco de andares primário por um único fluxo de dados de modo que o bloco de andares secundário (BIC2) Interpermutam os bits do sinal de entrada de bits ja interpermutados, para ge rarem um grande número de fluxos de dados de saída digitais. Dependendo do numero de sinais de entrada a serem intercalados, os segundos blocos de andares podem ser ligados de modo semelhar^ te aos terceiros blocos de andares, e assim sucessivamente. Finalmente o aparelho Inclui meios (IL) para intercalar os fluxos de dados de saída do segundo ou do último bloco de andares, para produzir o dito fluxo de dados de saída a velocidade mais alta.
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-2MSTÓRIA DESCRITIVA presente invento refere-se a redes de transmissão de dados digitais·
No domínio das comunicações digitais, esta muito espalhado o uso de digitos binários, usualmente conhecidos como bits, onde a cada símbolo é permitido tomar um de apenas dois valores Para certas aplicações, conjuntos de oito bits são agrupados em conjunto como um byte.
De modo a transmitir vários canais idênticos numa unica portadora de maior relação, é também comum praticar a intercalação de bit nos· bits de cada canal, embora recentemente alguns padrões nacionais e internacionais sugerissem que deveria ser usada a intercalação de byte· Neste caso, a portadora de alta velocidade leva 8 bits consecutivos do primeiro canal de entrada, seguida por 8 bits consecutivos do segundo, e assim su cessivamente. É axiomático que a intercalação de byte usa oito vezes mais memória (por exemplo, biestáveis tipo D) do que usa a intercalação bit para o mesmo tipo de processamento básico· presente invento refere-se à redução da quantidade de processamento, a qual tem de ser realizada à velocidade mais alta, de modo a conseguir a intercalação de byte.
Em consequência, o presente invento, inclui aparelhos de comunicações digitais para receberem um grande número de sinais de entrada digitais paralelos, todos a uma velocidade, e para intercalar sequências de bit múltiplas de um comprimento predeterminado, de cada um dos fluxos de dados de entrada num único fluxo de dados a uma velocidade mais alta, incluindo o aparelho um grande numero de primeiros blocos de andares , cada adaptado para receber um grande número de fluxos de dados de entrada e para fazer sair um número semelhante de fluxos de dados, à mesma velocidade de bits, com os bits dos sinais de dados de entra da interpermutados, um grande número de segundos blocos de anda res, cada ligado ao dito primeiro bloco de andares para receber dali os fluxos de saída de tal maneira que cada bloco de andar
Z 9 t secundário e ligado a um primeiro bloco de andar através de um único fluxo de dados, de modo a que os blocos de andar secunda
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-3rios lnterpermutem os bits, dos feixes de dados de entrada or ginais para gerarem um grande numero de fluxos de dados de sa da digitais com os bits dos fluxos de dados de saída ainda interpermutados adicionalmente, e meios para intercalarem os flu xos de dados de saída, dos segundos blocos de andar para produ zirem o dito fluxo de dados de saída de velocidade mais alta.
Normalmente as ditas sequências de bits múltiplas serão bytes.
Ih·» IhDe modo que o invento possa ser mais claramente compreendido, uma sua realização será agora descrita, através de um exemplo e em referência aos desenhos juntos, nos quais:
as figuras 1 e 2 são diagramas de blocos ilustrando dois processos conhecidos de Intercalação de bits;
a figura 3 é um diagrama de blocos de um processo conheci do de intercalação de byte;
a figura 4 é um diagrama de blocos de uma realização conhecida de aparelhos para intercalação de byte;
a figura 5 ® um diagrama simplificado da realização da figura 4.
A figura 6 e um diagrama de temporização associado com a figura 5;
a figura 7 é um diagrama de blocos de um aparelho de intercalação de bit de acordo com o presente inventoA figura 8 ilustra o funcionamento da realização da figura 7 ; e a figura 9 é um diagrama mostrando como a realização da figura 8 pode ser expandidaAs figuras 1 e 2 mostram dois processos conhecidos de intercalação de bitsA figura 1 mostra quatro feixes de entrada INI... IN4, ca da um dos quais é tirado para um biestável individual Q1 , Q2, Q3 e Q4. Os biestávels Q1 a Q4 são temporizados por nm contador divisor-por-4 10, accionado por um sinal relógio Cl - A saída do biestável Q4 e tirada para um biestável adicional Q5» também accionado pelo sinal relógio Cl · A saída do Q5 ® tirada para o primeiro de três conjuntos de portas-NOR (NÃO/ou)
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-411, 12, 13· Cada conjunto de portas NOR consiste num par de portas, recebendo cada uma uma entrada de um dos biestáveis a Q4 e sendo accionado respectivamente por um sinal cc do contador 10 ou pelo sinal complementado cc. Com as saídas, de cada par, a serem tiradas para a terceira porta-NOR do con junto, a saída da qual^terceira porta-NOR é tirada para os respectivos biestáveis <<6, Q7 e Q8, todos accionados por Cl.
A saída de Q8 é o sinal de intercalação de bit final .
A figura 2, mostra um segundo processo conhecido para in tercalação de bits . Como pode ser visto, o processo da figura 2, tem a vantagem, sobre o da figura 1, de usar menos bie£ táveis, mas a desvantagem de usar uma porta de 4 entradas na saída. No caso geral de N entradas, usaria uma porta de N e_n tradas se o esquema da figura 2 fosse para ser seguido exacta mente, mas são possíveis variações para reduzir o número de entradas por porta à custa de usar mais portas e mais biestáveis. os diagramas de temporização anexos às figuras 1 e 2 mostram apenas tempos nominais com a finalidade ilustrativa.
A figura 3 mostra um processo conhecido para intercalação de byte, usando princípios semelhantes aos da figura 1; foi a£ sumido que os feixes de entrada IN1-IN4 são já sincronizados em byte, como pode ser visto da figura 3, cada biestável único Q1 a Q4 foi substituído por uma sequência de oito biestáveis semelhantes. Além disso, o circuito divisor-por-4 10 é ligado a um circuito divisor-por-8 20 o qual controla os conjuntos de portas-NOR. 0 circuito divisor-por-S 20 é também sincronizado com a temporização de byte- Os biestáveis associados à entrada INI foram designados como Q1 a Ç8. Em todos os casos os processos são mostrados com 4 canais de entrada, como um exemplo· Um processo para intercalação de *byte, usando princípios semelhantes aos da figura 2 e óbvio, mas não é dado aqui em detalhe.
A realização prática de circuitos de processamento lógico para realizar a concretização da figura, envolve a tolerância correcta dos retardos de temporização dos vários elementos lógicos, incluindo a tolerância para os tempos de ligação e de
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-5retençao dos biestáveis tipo-D· Em particular, a tolerância de todos os circuitos anteriores necessita que os retardos permitidos, de todos os elementos mostrados nas figuras, estejam relacionados com a relação de símbolo de saída, isto é, com o período de repetição mais curto·
No caso de intercalação de byte, seria uma vantagem óbvia se a quantidade de processamento, a qual tem de ser realizada para se encontrar este critério, pudesse ser reduzida- A figu ra 4 mostra como conseguir isto, interpermutando os bits dos canais de entrada, usando processos lógicos, cujas tolerâncias de temporização estão relacionadas apenas com a velocidade de entrada, antes de serem finalmente intercaladas de bit usando circuitos electrónicos simples, como os das figuras 1 ou 2.
Os andares na memória de *byte* foram numerados em ordem inversa, para ilustrar a sequência dos bits em cada canal de entrada e no canal de saída.
Como pode ser visto na figura 4, cada um dos sinais de en trada IN1-IN4 alimenta um bloco de biestáveis tipo-8D, sendo os blocos numerados respectivamente 20, 21, 22 e 23· Cada blq co armazena então um byte com o primeiro bit carregado a partir do canal INI indicado em Q1, o segundo bit de INI em Q2 e assim sucessivamente. De modo semelhante, o primeiro bit de IN2 e indicado em Q9· Cada um destes blocos e idêntico à rede Q1 a Q8 mostrada na figura 3 · Contudo nesta realização os coji teudos dos blocos 20-23 alimentam em paralelo quatro blocos bi_ estáveis tipo-8D 24, 25, 26 e 27· Apenas o bloco 24 e mostrado em detalhe atendendo a que os blocos 25, 26 e 27 são ldênti. cos a ele· 0 resultado desta operação é que o bloco 24 conser va os 8 bits Q1, Q5, Q9, Q13, Q17, Q21, Q25 e Q29, e o bloco 25 os bits Q2 , Q6, etc·· Os bits dos quatro canais de entrada foram assim sendo interpermutados- Os conteúdos dos quatro blocos 24··. 27 são então lidos e então intercalados por um circuito 28, o qual corresponde às redes de portas-NOR mostradas nas figuras 1 ou 2·
Referindo agora a figura 5» dos desenhos, esta é uma versão muito simplificada da figura 4, na qual a parte de interBAD ORIGINAL áà
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-6calação de bit da figura 4, especialmente o bloco 26, e mostrada como IL e o circuito de interpermutação de bit, c qual caracteriza o restante da figura 4, como BIC·
Gomo pode ser visto na figura 6, o bloco BIC recebe quatro entradas de dados a uma velocidade x. e intercala estes como já descrito·
A figura 7 mostra como esta unidade básica, do bloco BIC e do circuito IL, pode ser usada para intercalar *bytes'num grande número de entradas.
A figura 7 mostra 16 entradas cada à velocidade de bit x, com as suas fases byteyquadro já alinhadas. Na figura 7 há quatro blocos primários BIC1, recebendo cada um quatro entradas a uma velocidade de bit x e um número semelhante de blocos secundários BIC2 recebendo cada,uma entrada de um dos blocos primários BIC1 · Como pode ser visto, as saídas interpermutadas de quatro bits de cada bloco primário BIC1 saem em leque, de m£ do que uma saída vai para cada um do segundo conjunto de blocos BIC2. Estes últimos blocos são idênticos, em funções, aos blocos BIC1 do primeiro conjunto de modo a que os feixes de entrada sejam ainda interpermutados, adicionalmente.
As quatro saídas de cada um dos blocos secundários BIC1 são fornecidas a um circuito individual IL1, que é parte de um primeiro andar de quatro circuitos IL1, onde os bit interpermuta dos são intercalados de modo a restaurarem parcialmente a orien tação debyte,‘original . Cada primeiro circuito IL1 de andar faz sair um feixe de dados, a uma velocidade 4 x e os quatro feixes de dados assim gerados são fornecidos a um circuito IL2 final, o qual completa a intercalação, para produzirem um sinal de saída a uma velocidade de bit de 16 x, a qual consiste nos 16 feixes de entrada de intercalação de •byte.
A figura 8, dos desenhos, mostra os modelos de interpermutaçao de bit,como os sinais passando através dos blocos primário e secundário BIC- Ca figura 8 pode ser visto que, do bloco BIC 100, sai em 101 um feixe de dados, o qual Inelui o le· e 5° bits da entrada INI, o 1- e 59· bits da entrada IN2 e assim sucesslvamente.
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-7Do segundo bloco BIC de andar 102, sai, em 103, o lç. e 55· bits do feixe de dados da saída 101, o l5· e 55· bits da saída 104 do primeiro bloco de andar 105 e assim sucessivameri te.
De facto as saídas do bloco 102 contêm bits de todos os feixes de entrada INI até IN6 . As quatro saídas do BIC 102 são fornecidas a um circuito IL 110,onde são intercaladas num único feixe de saída 1, 5» 9, 13, etc·. Este feixe de saída junto com os outros três feixes de saída são fornecidos ao bloco de saída final IL, o qual foi numerado 111, onde os qua tro feixes são intercalados para fornecerem o sinal de saída intercalado de *byte” final . As caixas 12o, 121, 123 θ 124 mo_s tram a primeira saída de quatro bits de cada um dos segundos blocos IL de andar. Como pode ser visto,os quatro primeiros bits paralelos saídos do segundo circuito IL de andar dos primeiros quatro bits de INI e os segundos quatro bits paralelos consistem nos quatro bits de INI seguintes.
Como já descrito, a saída do circuito IL final 111 inclui os 16 feixes de dados de entradas INI·.. IN16 intercalados de byte.
As realizações das figuras 7 e 8 mostram 16 feixes de dados de entradas a uma velocidade x, sendo intercaladas para for marem um único feixe de dados de saída à velocidade 16 x. Se* ra contudo evidente que a realização proposta pode ser expandi, da para lidar com maior número de feixes de entrada.
A figura 9 mostra, na forma de diagrama, o conceito básico por detrás de tal expansão· Assim se existirem n feixes de entrada para serem intercalados de byte'1 num único feixe de sa£ da de velocidade nx , então a raiz quadrada dos n andares dos blocos BIC será necessária antes dos andares IL finais.
Nas realizações descritas até agora cada bloco BIC lida com 4 feixes de entrada. No primeiro andar 50 dos circuitos IL existe um circuito IL para todos os 4 feixes de entrada.
No segundo andar 5^ a saída de cada primeiro andar IL alimenta uma entrada de um segundo andar IL, de modo a que existe um segundo andar IL para todos os quatro primeiros andares IL·
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-ΘΑ razão de circuitos entre andares depende obviamente do núme ro de entradas tratadas por cada SIC· Apreciar-se-a que cada bloco BIC e andar IL não precisa de ser ligado a quatro entra das e quatro saídas.
Na figura 9, as ligações entre os vários blocos 3IC não são mostradas já que estas se tornam fisicamente complexas à medida que o número de blocos aumenta. Contudo, para um dispositivo de 32 entradas, a disposição pode ser olhada como dois conjuntos de 8 blocos BICl, 3IC2, como mostrado na figura 7, interligados a dois conjuntos semelhantes de 8 blocos, os quais, se mostrados, seriam numerados BIC3, 3IC4. Contudo, a primeira saída do primeiro bloco BIC2 (primeiro a ser^topo da fila vertical) seria tirada para o bloco BIC3 directamente oposto, a sua segunda saída para o terceiro bloco de BIC3, a sua terceira saída para o quinto bloco BIC3 e a sua quarta saída para o sétimo· De modo semelhante o segundo bloco,por debaixo da fila de BIC2, teria a sua primeira saída para o segundo bloco abaixo de BIC3, a segunda saída para o quarto blo co BIC3 e assim sucessivamente até que todos os blocos estejam Interligados. 0 factor importante é que os feixes de dados originais que entram têm os seus bits interpermutados de tal maneira que,se existem N feixes de entrada a serem intercalados, o primeiro dos feixes Interpermutados de bit a ser aplicado a um circuito IL estariam na forma 1, N+l, 2N+1 . . . . 7N+1, o segundo 2, N+2, 2N+2, etc, e assim sucessivamente.
Isto significa quenos circuitos IL podem então ser intercalados os sinais interpermutados de uma maneira simples para con seguir a desejada saída intercalada de4byte.
ORIGINAL
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Claims (4)
- -REIVIKDICAÇÕES1- . - Aparelho para comunicações digitais para receber um grande número de sinais de entrada digitais paralelos (INI....IN16 ) todos à mesma velocidade, e para intercalar sequências de bit múltiplas de um comprimento predeterminado de cada um dos fluxos de dados de entrada para um único fluxo de dados a uma velocidade mais alta, compreendendo o aparelho um grande / . .numero de primeiros blocos de andares (BIC1), cada adaptado para receber um grande número dos fluxos de dados de entrada e para fazer sair um numero semelhante dos fluxos de dados à mesma velocidade de bit, mas com os bits dos sinais de dados que entram interpermutados, e caracterizado por incluir adicio. nalmente um grande número de segundos blocos de andares (BIC2) cada ligado aos ditos primeiros blocos de andares (BIC1) para receber os fluxos de saída dos mesmos, de tal maneira que cada bloco de andares secundário está ligado a um bloco de andares primário através de um único fluxo de dados de modo a que os blocos de andares secundários (BIC2) gerem um grande numero de fluxos de dados de saída digitais com os bits dos fluxos de da dos de saída ainda adicionalmente interpermutados, e meios (IL) para intercalarem os fluxos de dados de saída dos segundos blocos de andares (BIC2) para produzirem o dito fluxo de dados de saída de velocidade mais alta.
- 2- . - Aparelho de acordo com a reivindicação 1, e caract£ rizado adicionalmente por cada primeiro bloco de andares (BI01) incluir um grande número de primeiros meios de armazenagem (20· ··· 23), cada ligado a um sinal de dados de entrada (INI.... IN4) e seriadamente operativo para armazenar bits sucessivos daquele sinal, e meios para lerem em paralelo cada uma das sequências de bits armazenadas nos ditos meios de armazenagem (20-...23) num grande número de segundos meios de armazenagem (24...27) de modo que os bits das ditas sequências armazenadas sao interpermutados, e meios (28) para lerem os conteúdos dos ditos segundos meios de armazenagem em serie para fornecerem os sinais de saída de bits interpermutados do bloco.70 723A/TED/3629/PT-103-· - Aparelho, de acordo com a reivindicação 2, e caracterizado adicionalmente por cada primeiro e segundo meios de armazenagem (20··· 27) incluírem órgãos biestáveis ligados em série, sendo o número de órgãos biestáveis ligados em série, em cada andar, igual ao número de bits nas ditas sequências de bit múltiplas.
- 4s. - Aparelho, de acordo com a reivindicação 3, e caracterizado adicionalmente por cada dito segundo conjunto de meios de armazenagem (24··· 27) ser ligado ao seu primeiro conjunto associado-(20 ··· 23) através de primeiro conjunto de portas, incluindo o dito primeiro conjunto de portas um par de portas-NOU, cujas saídas são tiradas para uma terceira porta-N0U, cuja saída é ligada à entrada do seguinte órgão biestável imediato no dito segundo conjunto5- · - Aparelho, de acordo com a reivindicação 4, e caracterizado adicionalmente por o par de portas-NOU de cada conjunto de portas, receber, nas respectivas entradas, saídas de biestáveis em diferentes conjuntos dos ditos primeiros conjuntos de meios de armazenagem, e saídas do último órgão biestável precedente nos ditos sinais de segundo conjunto e temporização, sendo o sinal de temporização (cc), recebido numa entra^ da de um par de portas-NOU, o inverso do sinal de temporização (cc) recebido pela outra porta-NOU do par6- · - Aparelho, de acordo com a reivindicação 5» e caracterizado adicionalmente por cada bloco (3IC1, BIC2), ter quatro primeiros meios de armazenagem cada associado com um sinal de dados de entrada individual, e quatro segundos meios de armazenagem ligados aos primeiros meios de armazenagem, sendo ca da bloco eficaz para interpermutar os bits dos quatro sinais de dados de entrada, de tal maneira que cada um dos quatro fluxos de dados que sai do bloco, contem bits de cada um dos sinais de dados de entrada·75. - Aparelho, de acordo com a reivindicação 6, e caracterizado adicionalmente por os meios (II), para intercalarem os sinais de dados de bit interpermutado, saindo de um único7θ 723A/TED/3629/PT ' -11bloco, incluírem um grande número de orgãos biestaveis ligados em serie e iguais em número ao número de sinais de dados, meios para dividirem a velocidade de bit básica dos sinais de dados pelo número de sinais de dados, e conjuntos de portas ligados a cada um dos ditos sinais de dados de blts intercalados e activa dos pelos ditos meios divisores.Q-. - Aparelho de acordo com a reivindicação 7, e caracterizado adicionaimente por cada conjunto de portas incluir três portas, sendo duas portas de cada conjunto ligadas a diferentes fluxos de bits intercalados e tendo as suas saídas ligadas a uma entrada de uni dos órgãos biestávels ligados em série.
- 9Ç. - Aparelho, de acordo com a reivindicação 6, e caracte rizado adicionaimente por os meios, para inter cal ar em^/sinais de dados de bits interpermutados, saídos de um único bloco incluírem meios para dividirem a velocidade de bit básica, dos sinais de dados, pelo número de sinais de dados, meios de porta ligados a cada sinal de dados de bits intercalados e controlados pelos ditos meios divisores, e uma única porta à qual as saídas de to dos os ditos meios de porta estão ligadas.105. - Aparelho, de acordo com qualquer uma das reivindica ções anteriores, e caracterizado adicionaimente por estes serem mais de dois andares dos ditos blocos (BIS) para sinais de interpermutação de bits, incluindo o dito terceiro andar, e qualquer andar sucessivo o mesmo numero de blocos que o dito primei^ ro andar (BIC1)·Lisboa, -8 |990Por GEC PLESSEY TELECOMMUNICATIONS LIMITED0 AGENTE OFICIAL -
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