PT91166A - Controlador multi-canais - Google Patents

Description

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MEMÓRIA DESCRITIVA 0 presente invento refere-se a um controlador multi-canais para efectuar transferência de informação entre a memória e as interfaces de microprocessadores ou computadores. 0 mesmo é particularmente aplicável para fornecer um canal interface série bidireccional para uso numa estação telefónica digital.

Tais estações têm de controlar simultaneamente um certo número de canais diferentes. Nos conjuntos anteriores isto significou uma duplicação dos circuitos necessários para controlarem os ca nais e para iniciar o acesso entre a memória e as interfaces pe riféri cas. 0 presente invento tem por objectivo minorar este problema permitindo a um único conjunto de controlo e lógica combinatória controlar uma pluralidade de canais. Uma vantagem desta abordagem é que a lógica necessária para a pluralidade dos canais pode ser implementada como um circuito integrado de escala muito grande. Uma outra vantagem do presente invento que f f tornar-se-a evidente depois da descrição seguinte, e que o tra balho detalhado da implementação de pastilha do invento é tal que a mesma pode funcionar como um conjunto de controladores de canais série bidireccionais com uma saída série bidireccional comum com o trabalho detalhado da pastilha invisível do ex terior ·

Consequentemente o presente invento consiste num controla dor multi-canais para efectuar a transferência de informação entre a memória e as interfaces de microprocessadores ou compu tadores, o controlador compreendendo um circuito lógico que po de ser alimentado com informação multi-canal, um conjunto de registadores de comutação paralelos interligados incluindo um registador de entrada para receber informação do circuito logi_ co e um registador de saída cuja saída está ligada ao dito cir cuito lógico, um relógio para sincronizar os registadores de modo a que num primeiro impulso do relógio entre informação no t dito registador de entrada, num segundo impulso do relogio a informação no dito registador é transferida para o registador t adjacente no conjunto de modo que depois de N impulsos de relo_ gio a informação aparece nas saldas do dito registador de saída, o circuito lógico estando operativo para executar operações lógicas na informação do dito registador de saída entre -3- 69 539 α/τεχ/3079/ρτ os ditos sinais de relógio e para saída dos resultados das ditas operações lógicas.

Para o presente invento poder ser mais facilmente compreendido várias concretizações suas serão agora descritas por meio de exemplos e com referência aos desenhos anexos, nos quais a figura 1 é um diagrama de blocos de um controlador multi--canais de acordo com o presente invento, a figura 2 é um diagrama em blocos de uma segunda concretização, e a figura 3 mostra uma disposição para maximizar a utilização dos canais, e a figura 4 é um diagrama em blocos mostrando como controla dores em conformidade com o invento podem ser combinados num conjunto de transmissão multiplexado de informação digital.

Referindo agora a figura 1 do desenho isto mostra uma interface de computador 10. Esta interface 10 pode destinar-se a qualquer microprocessador ou computador. Um exemplo típico seria para um microprocessador MOTOROLA 68020 (PTM) e consistiria de 32 linhas bidireccionais de informação, 20 linhas de endereços e as linhas associadas ao canal comum de comunicação do microprocessador. Estas linhas são mostradas respectivamente como linhas de informação 11, linhas de endereços 12 e linhas de controlo 13· Naturalmente estes números são apenas exemplos ilustrativos e dependem da finalidade do controlador e o microprocessador ou computador como o qual o mesmo e para ser usado· 0 próprio controlador mui ti-canais está genericamente indi_ cado em 15. No conjunto a ser descrito, os acessos de transferência de informação para o controlador 15 ou a partir do mesmo pode ser iniciada pelo próprio controlador ou pelo microprocessador ou computador associado· Assim endereços predeterminados são atribuídos no controlador 15 para permitirem ao microproce£ sador ou computador associado escrever e ler a,informação de controlo do controlador 15· A característica principal do controlador 15 e a previsão de um conjunto de registadores de comutação paralelos 20, que contêm os dados relativos ao número de canais que serão controlados pelo controlador 15- Estes registadores mantêm informação -4- 69 539 Α/ΤΕΧ/3079/ΡΤ armazenada para cada canal controlado pelo controlador 15» Os registadores individuais no ordenamento não são previamente atribuídos a canais específicos, mas são usados como um conjun to paralelo de registadores de comutação nos quais o tempo é atribuído em intervalos Iguais para cada canal. A informação para cada canal circula assim no ordenamento e e sucessivamente apresentada a um circuito logico combinatorio 25· Λ informação circula através dos registadores em resposta aos sinais de relógio indicados em 26.

Os dados apresentados ao circuito logico 25 no princípio de cada período sucessivo são derivados do registador n e apr^e sentados ao circuito 25· No fim de cada período de relogio os resultados da operação lógica são sincronizados no registador 1 do ordenamento 20· Estes resultados serão transferidos suce£ sivamente através dos registadores individuais em cada período sucessivo de relógio até que os mesmos apareçam outra vez no registador n para apresentação ao circuito logico combinatorio 25· Pode ser visto que o conjunto de registadores 2o actua como uma memória circulante· 0 número máximo de canais que podem ser controlados pelo controlador é limitado pelo número de elementos de circuito necessários para fornecerem os conjuntos de registadores adicionais no ordenamento 20, e pela velocidade da tecnologia com a qual o conjunto e para ser implementado· Os dados têm assim um certo período de tempo igual a um período de relógio para propagar-se através do circuito lógico combinatorio 25· Os da dos devem ser validos nas entradas para o registador 1 no fim do período de relógio. Um resultado desta disposição e os N conjuntos de dados sequenciais poderem ser processados sequencialmente usando um conjunto lógico de registador combinatorio e de comutação. Numa concretização particular o controlador e capaz de controlar 4 canais. Quando o controlador esta em funcionamento os dados podem ser visualizados como movendo-se horizontalmente através dos registadores no ordenamento 20 em qualquer direcção·

Os circuitos de saída e entrada de dados associados com o circuito lógico combinatório 25, para cada um dos canais contro -5- 69 559 Α/ΤΕΧ/3079/ΡΤ lados pelo mesmo* Cada um de tais circuitos inclui uma interface série bidireccional de informação 30. ligada por uma linha 31 ao conjunto de circuitos periféricos apropriado e activados por uma linha de entrada 32 de sinais de informação serie em in_ tervalos de tempo. Cada canal pode ser uma ligação de dados de 64 Kbit/segundo do tipo HDLC*

Será percebido que quanto maior for o valor de N, maior se torna a eficiência da utilização de um conjunto único de lógica combinatória. Na concretização descrita o valor de N é 4 e é usada uma frequência de relógio de 12,5 MHz. 0 circuito logico combinatório é capaz de executar qualquer função lógica requerida em relação aos dados armazenados no conjunto de registadores 20 ou dos dados entrada.

Referindo-se agora à figura 2 dos desenhos isto mostra uma combinação de um controlador DMA (memória de acesso directo) e um controlador interface serie de acordo com o presente invento*

Tal como na concretização da figura 1 há um circuito de controlo interface paralelo 10* Este circuito 10 fornece uma interface entre o controlador e os processadores do conjunto. 0 circuito interface 10 fornece uma entrada de dados ao circui to lógico 25 através de uma linha 40. 0 circuito 25 contém também a lógica para controlar os ordenamentos associados aos registadores de comutação 20· Nesta concretização há dois conjuntos de registadores de comutação paralelos que foram rotulados de 41 e 42. Existem duas linhas 43, 44 que conduzem do cir cuito 25 para os respectivos conjuntos 41, 42. A linha 43 trans porta dados respeitantes à memória de acesso directo e à linha 44 e dados respeitantes ao canal interface série* Os dois conjuntos de registadores paralelos funcionam da maneira descrita com referência à figura 1, de modo que no fim de cada período de relogio os dados são apresentados pelos registadores N dos dois conjuntos 41, 42 a entradas do circuito 25 através das linhas 45> 46. A linha de saída 44 do circuito 25 é ligada e fornece também uma entrada ao circuito interface 10· A linha 43 do circuito 25 e também ligada e fornece uma entrada a um interface série exterior de canal 30* Cada um dos conjuntos de registadores 41, 42 funciona exactamente da mesma maneira que o conjunto único 20 -6- 69 539 α/τεχ/3ο79/ρτ na figura 1. Contudo um certo grau de "cooperação” ("hand--shaking") e necessária entre o funcionamento do canal de interface serie e o funcionamento da memória de acesso directo· Isto é fornecido pela linha 4-7 que interliga as partes do cir cuito logico 25 que controlam respectivamente cálculos no canal de interface serie e os cálcios na DEA· A interface 30 t tem um relogio externo 50 e uma entrada de controlo externo 51 · A interface 30 fornece uma interface entre uma ligação bidlreccional serie 52 e o controlador multi-canal. A figura 3 dos desenhos mostra uma disposição de regista dores que pode funcionar de uma maneira similar à dos regista dores da concretização da figura 1, mas na qual os dados entram na forma série e/ou paralela. Os dados podem também sair de ambas as maneiras série e paralelo- Tal como na figura 1, o conjunto de registadores tem quatro registadores, 0, 1, 2, e 3. Nesta caracterização cada registador tem de 8 bits de largura. Contudo não há limite arbitrário na largura do registador no conjunto de registadores quando o mesmo é definido pura mente pela quantidade de bits de informação necessários para executar as desejadas funções lógicas. Na concretização da fi^ gura 3 pode ser visto que oito bits A - K podem ser sincroniza dos no banco de registadores 3 com 8 saídas paralelo A' - H' aparecendo na saída do banco de registadores 0« Cada uma destas saídas são fornecidas a um ordenamento individual de 8 mui tiplexadores 3-1> 50-57· 0 multiplexador 50 tem uma entrada 60 para informação série e a sua terceira entrada e fornecida por um bit de um fluxo de entrada de informação paralelo de 8--bit A" - H" com cada um dos outros muitiplexadores recebendo um bit deste fluxo paralelo· Cada uma das linhas de saída paralela conduzindo do registador 0 para uní^nultiplexadores 50-- 57 é ramificada de tal modo que ela está também ligada ao multiplexador adjacente. Assim o multiplexador 53 recebe, por cada período de relógio, um bit de entrada D' do registador 0, um bit de entrada D" do fluxo de dados de entrada paralelo, e uma entrada C' do registador 0· 0 ordenamento de multiplexadores 50 ~ 57 e fornecido com um par de controlo de entradas 50 e £1. Estas entradas podem -7- 69 539 Α/ΤΕΧ/3079/ΡΤ causar três diferentes operações lógicas no ordenamento multi-plexador. Estas são respectivamente: a) Sem comutação b) Comutação direita e c) carregamento paralelo.

As saídas A" - H" do ordenamento muitiplexador regressam ambas ao ordenamento de registadores através de um bus 40 como a entrada paralela para o período de relógio seguinte e fornecem também a saída paralela do conjunto. A saída série é fornecida na linha 61. A figura 3 mostra como a disposição de registadores paralelos de comutação descrita na forma básica com referência à figura 1, pode também ser usada conjuntamente com o circuito lógico 25 para fornecer uma função carregamento paralelo de re gistador de comutação série de 8 bit para cada um dos quatro canais controlados.

Como previamente mencionado os controladores de interface de acordo com o presente invento são particularmente aplicáveis para utilização em sistemas telefónicos digitais onde um número de canais diferentes têm de ser controlados simultaneamente. Um tal conjunto é mostrado na forma de blocos na figura 4 dos dese nhos. Quando utilizado num conjunto telefónico digital 0 controlador interface é conhecido como um controlador de ligação de quadrante de sinalização (QSLC) e fornece quatro canais ou ligações, série de informação de 64 kbit/segundo do tipo HDLC·

Um típico fluxo de modulação de código de impulso (PGM) com a qual controladores de acordo com 0 invento podem fazer iro terface transporta 32 divisões de tempo de fluxo de 64 kbit/segundo simultaneamente multiplexadas num único fluxo de 2 Mbit/ /segundo. Este fluxo PCI4 está dividido em quadros nos quais a cada um dos 32 canais é atribuído um intervalo de tempo transportando cada um dos intervalos tempo no quadro 8 bits. Consequentemente um único quadro contem 256 bits. Tal como ja mencionado um circuito do genero ja descrito e capaz de con trolar quatro fluxox de dados de 64 Kbit/segundo. A figura 4 dos desenhos mostra como um certo numero de circuitos QSLC podem ser combinados para controlar certos numeros de fluxos de -8- 69 539 Α/ΤΕΧ/3079/ΡΤ dados de 64 K/bit que são maiores que 4· Gomo e evidente são necessários 8 circuitos QSLC para controlarem todos os 32 canais de um fluxo PCM de 2Mbit/segundo do tipo do descrito·

Os elementos básicos de um interface entre um certo número de circuitos QSLC e um fluxo PCI. é mostrado na figura 4 dos desenhos. Nesta figura cada um dos dispositivos marcado QSLC e equivalente a um único controlador do tipo descrito com referência à figura 1 dos desenhos.

Na figura 4 o canal comum de comunicação do computador principal e mostrado em 70 e está ligado a 3 circuitos QSLC 6o, 61, 62 cada um dos quais tem um relógio e controlo de entrada de rasgo de tempo 64. Tal como já mencionado o número de circuitos QSLC pode ser aumentado de acordo com as necessidades· Cada um dos circuitos QSLC está acoplado por via de uma interface serie bidireccional PCM 72 a um circuito logico interface PCM 73 no qual o relógio e sinal de controlo de intervalo de tempo 64 e gerado. A interface 72 liga o circuito QSLC a um fluxo bidireccional PCM 68.

Claims (2)

1. -9- 69 539 Α/ΤΕΧ/3079/ΡΤ -REIVINDICAÇÕES-
2. 15.- Controlador multi-canais para processar a transferência de informação entre a memória e as interfaces de micr^ processadores ou computadores compreendendo o controlador um circuito lógico (25) no qual pode ser alimentada a informação multi-canal e caracterizado por o controlador incluir um conjunto (20) de registadores de comutação interligados em paralelo incluindo um registador de entrada (1) para receber a in formação do circuito lógico e um registador de saida (n) cuja saída está ligada ao dito circuito logico (25)» um relogio (26) para sincronizar os registadores (20) de tal modo que num primeiro impulso de relogio a informação e introduzida no dito registador de entrada» num segundo impulso a informação do dito registador de entrada é transferida para o registador adjacente no conjunto de tal modo que depois de N impulsos de relógio a informação aparece nas saídas do dito registador de saída sendo o circuito logico (25) operativo para executar operações lógicas sobre a informação do dito registador de saída entre os ditos sinais de relógio e fazer sair os resultados das ditas operações lógicas. 2- ‘. - Controlador de acordo com a reivindicação 1, carac terizado além disso por incluir uma primeira interface série bidireccional de informação (10) ligada a uma entrada do dito circuito lógico (25), e uma segunda interface série bidireccional (30) ligada a uma saída do dito circuito lógico. 3- . - Controlador de acordo com a reivindicação 1, caracterizado além disso por serem proporcionados meios através dos quais a informação paralela pode ser sincronizada num registador do dito conjunto de registadores interligados em paralelo e lida em saída paralela de um dos outros registadores do dito conjunto. 4?. - Controlador de acordo com a reivindicação 3, caracterizado além disso por incluir um conjunto de mui tipiexado-res (50) cada um associado com as saídas de duas ou mais das saídas paralelas do dito outro registador. -10- 69 539 α/τΞΧ/3079/ΡΤ 5-· - Controlador de acordo com a reivindicação 4, carao-terizado alem disso por cada um dos ditos multiplexadores ter uma entrada adicional para receber informação que não tenha passado através do dito conjunto de registadores. 6*. - Controlador de acordo com a reivindicação 1, carac-terizado alem disso por incluir um controlador (42) de memória de acesso directo (D^A), compreendendo um segundo conjun-to de registadores de comutação paralelos também interligado com o dito circuito lógico (25) de modo a receber informação BiíA do dito circuito logico e para reenviar informação ao dito circuito logico (25)> sendo os ditos meios de sincronismo» em operação do controlador, operativos para sincronizarem os dois ditos conjuntos de registadores. lisboa, 14. JUL. 1989 Por GEC PLESSEY TELECOKMUNI CATIONS, IIPXTED