PT719050E - Dispositivo para transmitir receber e descodificar fluxos audio-visuais comprimidos - Google Patents

Description

DESCRIÇÃO “DISPOSITIVO PARA TRANSMITIR, RECEBER E DESCODIFICAR FLUXOS A UDIO- VISUAIS COMPRIMIDOS" O presente invento refere-se a sistemas de processamento para sinais digitalizados de audio e de video e, em particular, refere-se a um dispositivo para receber, transmitir e descodificar fluxos audio-visuais comprimidos, dispostos de acordo com a norma internacional padrão ISO/IEC 11172, também conhecida por ISO/MPEG-1. Por questões de simplicidade, daqui em diante esses fluxos serão designados por fluxos ou dados MPEG.

Como é bem sabido, os fluxos MPEG são fluxos de divisão de tempo em que, além de pacotes de sequências de audio e de video são também multiplexadas sequências de pacotes relativas a dados de outros tipos (daqui em diante chamados “dados privados”); os últimos dados são gerados por um utilizador e a sua natureza depende inteiramente do próprio utilizador. A codificação da sequência de "bit" num dos referidos fluxos tem como consequência a formação de duas camadas; uma camada exterior (“camada de sistema”), que proporciona as funções necessárias para utilizar um ou mais fluxos de dados comprimidos num sistema, e uma camada interior (“camada de compressão”) que proporciona as funções necessárias para codificar os dados audio e video.

Um descodificador de fluxo MPEG deverá ainda compreender uma parte de descodificação de camada de sistema, para separar os fluxos nos seus diferentes componentes (audio, video e dados) e recuperar a informação necessária para a sincronização entre componentes audio e video; uma parte descodificadora de video; e uma parte descodificadora de audio. As funções atribuídas às três partes de descodificação e os seus requisitos são descritas em pormenor, respectivamente nas partes 1,2 e 3 da norma padrão.

Os dispositivos para descodificar fluxos audio-visuais MPEG já estão disponíveis comercialmente. Em particular o dispositivo “CL 450 Development Kit” da companhia C-CUBE é um dispositivo, que se destina a ser ligado a um computador

pessoal, que desempenha funções de descodificação audio e video e que permite também a sobreposição do sinal video descodificado para o sinal de saída de uma placa videográfica, de modo a permitir a apresentação do sinal video numa janela de uma aplicação gráfica. As funções prescritas pela camada de sistema do algoritmo atribuídas a um programa separado, corrido pela unidade de processamento do computador. O dispositivo tem alguns inconvenientes devido a esta divisão dc tarefas entre o próprio dispositivo e o computador pessoal anfitrião. Um primeiro inconveniente é que o próprio dispositivo não pode ser utilizado como um dispositivo autónomo, uma vez que lhe faltam as funções essenciais, tais como a de sincronização. Além disso, o facto de determinadas funções serem atribuídas, à unidade de processamento de computador atrasa as operações do computador e penaliza o seu desempenho, no caso de ele ter de realizar outras operações. Sobretudo, a gestão do “software” e as funções de sincronização são complexas e os resultados obtidos não são excelentes.

Um dispositivo do mesmo tipo é também conhecido através dos textos de Ackland B. D.: “A video-codec chip set for multimédia applications”, AT&T Technical Journal, Vol. 72, N.° 1, 1 de Janeiro de 1993, páginas 50 a 66. Este dispositivo mostra apenas um único canal de comunicações e enuncia a possibilidade de conexão a um CD-ROM que pode ser a fonte/receptor local.

Assim, os dispositivos conhecidos também não são muito flexíveis, uma vez que não podem ser ligados directamente a fontes diferentes mas, ao invés, é necessário, para esta finalidade, placas de interface externas para serem associadas ao controlador. Independentemente da dificuldade em encontrar estas placas no mercado, o seu uso requereria a utilização do "bus" do computador e isto retiraria recursos a outras tarefas.

As características do invento são definidas nas reivindicações. De acordo com o invento, proporciona-se um dispositivo que pode ser utilizado como um dispositivo autónomo, visto que está equipado com meios para efectuar as funções requeridas pela camada de sistema, ou como uma expansão de um computador pessoal convencional e que está equipado com circuitos para conexão directa a diferentes fontes de dados externas. Além disso, quando é utilizado em associação com um computador, o dispositivo pode efectuar funções de descodificação e pode ser ligado a fontes externas sem retirar recursos de processamento do próprio computador. Deste modo, as vantagens do presente invento relativamente à técnica anterior residem

substancialmente na grande flexibilidade inerente à estrutura dos meios de interface! e, por conseguinte, ao tipo de fontes a que os dispositivos podem ser ligados.

Por uma questão de maior clareza, faz-se referência aos desenhos anexos em que: - A Figura 1 é um diagrama de bloco do dispositivo de acordo com o presente invento; - A Figura 2 é um diagrama de bloco de um circuito de desmultiplexagem e sincronização (bloco DES na Figura 1); f - A Figura 3 é uma representação da organização dos dados de acordo com o -padrão MPEG-1; -' Ά 'Figura 4 é um diagrama lógico do fluxo de dados através do circuito'de desmultiplexagem e sincronização; - A Figura 5 é um diagrama lógico do analisador gramatical incluído no circuito de desmultiplexagem e sincronização (bloco PA na Figura 2); - As Figuras 6 a 9 são gráficos de fluxo das operações do analisador gramatical; - As Figuras 10 a 19 são diagramas mais pormenorizados de outras unidades no circuito de desmultiplexagem e sincronização.

Antes de se ilustrar a estrutura do dispositivo de acordo com o presente invento, as funções que ele tem de efectuar são brevemente sumariadas. O dispositivo tem de ser capaz de receber fluxos audio-visuais MPEG de múltiplas fontes, em particular: do disco rígido de um computadpr. pessoal convencional, do qual o dispositivo pode constituir uma expansão para proporcionar a energia de processamento necessária para descodificar esses fluxos audio-visuais em tempo real; de um dispositivo de armazenamento digital local; de um dispositivo de armazenamento digital remoto ou de um codificador através de uma rede de telecomunicações. Para esta finalidade, as interfaces necessárias são incorporadas no dispositivo. O dispositivo processa a desmultiplexagem da informação audio e video de um fluxo recebido, descodifica-os e fornece ao utilizador, de modo sincronizado, com imagens video de movimento de alta qualidade e sinais audio da mesma qualidade que os dos discos compactos estéreo. No processo de descodificação são também postas em prática estratégias destinadas a eliminar os efeitos de erros de transmissão. Além disso, as imagens video descodificadas podem ser misturadas em tempo real com sinais de saída de um adaptador de gráficos convencional do computador e mostrado numa janela no monitor do computador. O dispositivo, que é realizado numa placa, pode ser previamente programado e pode actuar como um dispositivo autónomo com o auxílio de um controlador presente na placa, ou pode ser programável a partir de um controlador externo (por exemplo, um computador pessoal). O desenho anexo ilustrei, a título de exemplo, um controlador externo CNT e a descrição refere-se, de modo a ser mais geral, ao caso de o dispositivo ser programável.

Além de realizar as funções de recepção e descodificação, o dispositivo pode também funcionar como um dispositivo de armazenamento ou como um transmissor (ou unidade de reprodução) de fluxos MPEG. ' O dispositivo pode ser utilizado em aplicações tais como acesso a bases de dados de informação multimédia, serviços de video a pedido, etc..

Tudo dito, tal como se pode ver na Figura 1, o dispositivo, indicado de um modo geral como DEC, compreende: - uma secção para conexão a fontes (ou receptores, dependendo do modo de funcionamento) de fluxos MPEG; essa secção é feita dos seguintes componentes: CSC para controlar a transferência de ciados num "bus" 1 para conexão a unidades periféricas convencionais de computadores; IA, para conexão a uma primeira linha série bidireccional 2 em que a transferência de dados ocorre de forma assíncrona; CIS, para conexão a uma segunda linha série bidireccional 3 em que a transferência de dados ocorre de modo sincronizado; - um circuito de desmultiplexagem e sincronização DES, associado a uma memória externa MT, destinada, por um lado, a um armazenamento temporário dos fluxos a serem desmultiplexados e descodificados e, por outro lado, para o armazenamento temporário dos fluxos audio e video desmultiplexados e dados privados a serem enviados, respectivamente, para os descodificadores ou para o controlador; - uma secção para emitir os dados audio e video, que compreendem os descodificadores DA, DV e circuitos para fornecer aos utilizadores dados descodificados e para misturar sinais video e sinais gráficos descodificados. O dispositivo compreende também um "bus" de entrada E e um "bus" de saída U ligado ao "bus" 4 do controlador cxtcmo CNT. Para simplificar o desenho, nos "bus" E, U, 4 os grupos de fios destinados à transferência de dados não foram distinguidos dos destinados a comando e/ou transferência de endereço. Relativamente à transferência de dados, os "bus" são, por exemplo, "bus" de 16 "bits". O "bus" E é utilizado para a troca de informação (dados, comandos...) entre IA e CSC, por um lado, e para o circuito DES de desmultiplexagem e sincronização, por outro lado, para a transferência de dados privados incluídos no fluxo MPEG do DES para o controlador externo, e para a programação do DES pelo controlador externo CNT. Outros comandos e informações de programação são enviadas para o CSC e para o CIS através do "bus" 4. Ao contrário o CIS está directamente ligádo ao circuito de desmultiplexagem e sincronização DES por meio de uma linha série adicional 6. O "bus" U é utilizado para transferir os respectivos fluxos a serem descodificados para descodificadores audio e video DA, DV e para programar os próprios descodificadores. Os dois "bus" E, U são ligados ao "bus" 4 por meio de circuitos de accionamento apropriados PE, PU, controlados (por sinais enviados por uma conexão 5) pelo circuito DES, de modo a evitar conflitos de acesso de "bus" pelos vários componentes. Para simplificar o desenho, os blocos IA, CIS, CSC, DES incluem também os circuitos de accionamento que podem ser necessários para. ligá-los às conexões que os conduzem e aos circuitos de descodificação para os sinais que permitem que o CNT tenha acesso aos diferentes blocos.

Voltando aos diferentes blocos que constituem o descodificador DEC, a unidade CSC é uma unidade de.controlo convencional de uma Interface de Sistema de Pequeno Computador (SCSI) para ler e escrever dados MPEG apenas de e para uma unidade periférica (por exemplo, um dispositivo de armazenamento digital local MEL) ligada ao "bus" 1. A unidade CSC está ligada tanto ao "bus" E, para a transferência de dados MPEG, com ao "bus" 4 do controlador externo para ser programado pelo controlador. Por exemplo, a unidade CSC é realizada por meio do componente AM53C94 comercializado pela Advanced Micro Devices. As características e modos de funcionamento desse componente não são influenciados pelo presente invento e são relatados nas folhas de dados dos componentes.

interface do descodificador DEC com a linha série assíncrona 2 que pode transportar dados provenientes de um codificador MPEG ou de um dispositivo remoto de memória, por exemplo através de um dispositivo de descodificação remoto DECR idêntico ao DEC. A interface IA é um circuito que essencialmente actua como um conversor de protocolo, que transforma a linha série bidireccional 2 num par de portas paraielas, uma para entrada de sinal e a outra para saída de sinal, ligadas ao "bus" de entrada E. A interface LA pode ser realizada, por exemplo, pelo componente COll fabricado pela firma INMOS. As características e modos de funcionamento deste componente não são influenciadas pelo presente invento e são relatados nas folhas de^dados dos componentes. A unidade CIS destina-se a servir de interface do dispositivo DEC com a linha de série síncrona 3 que, de forma análoga à linha 2, permite a conexão com o dispositivo remoto DECR. A linha 3 destina-se a transportar dados transmitidos, por exemplo, de acordo com os protocolos estabelecidos pelas Recomendações da CCITT G.703, G.704 relativamente à camada física e estrutura de moldura. Neste caso a linha 3 é, por exemplo, uma linha de 2 Mbit/s em que a transmissão tem lugar de acordo com um protocolo HDLC (High Layer Data Link Control), sobreposta numa estrutura PCM de trinta e dois canais de 64 kbit/s. Os dados transmitidos na linha 3 podem compreender, além dos dados MPEG, também dados relacionados com imagens fixas, subtítulos, textos e gráficos e, em geral, dados e comandos que não podem ser inseridos em fluxos MPEG. Os últimos dados e comandos são trocados na forma de mensagens cujo fluxo é regulado por sinais de controlo apropriado proporcionados pelo DES. O descodificador local DEC e o remoto, DECR, também trocam, através da mesma linha, os sinais de acusado de recepção prescritos pelos protocolos de transferência de dados. A interface CIS pode, por exemplo, ser realizada por meio do componente PCMSC V7311, fabricado pela Italtel. As características e modos de funcionamento deste componente não são influenciadas pelo presente invento e são relatados nas folhas de dados dos componentes.

Quando o dispositivo actua como um descodificador, qualquer uma das interfaces acima mencionadas pode receber dados e enviá-los para o circuito DES para desmultiplexagem. Quando o dispositivo actua como um transmissor de fluxos MPEG,

controladores e são fornecidos à interface CIS para serem enviados ao longo da linha 3 em direcção ao dispositivo DEC associado ao receptor; através da interface CIS o dispositivo pode também receber e transmitir dados não MPEG, como acima se referiu. Quando o dispositivo actua como um dispositivo de armazenamento, ele será capaz de receber e transmitir dados (MPEG ou não MPEG) atravcs do CIS: os dados recebidos são enviados para o controlador CNT e os dados a transmitir são fornecidos pelo mesmo controlador. O bloco DES actua como um controlador de camada de sistema e coloca em efeito os diferentes modo de funcionamento do dispositivo, dependendo da programação proporcionada pelo controlador.

Em particular, no caso de descodificação, o DES tem de reconhecer os diferentes tipos de sinal (dados audio, video e privados) nos fluxos MPEG, separá-los e fomecê-los aos dispositivos de utilização (descodificadores ou controladores) e gerir a sincronização; no decorrer da desmultiplexagem, o DES também detecta erros devido à transmissão num canal ruidoso e indica-os ao controlador externo. O DES está ligado à memória externa MT, que é uma Memória de Acesso Aleatório Dinâmica (DRAM), através de um "bus" de dados bidireccional 10 e uma conexão 11 para endereçamento e controlo de memória.

Para a sincronização, o DES explora a informação contida no fluxo de dados MPEG e, em particular as referências de relógio de sistema SCR que permitem a reconstrução local do sinal de relógio de sistema CKS a 90 kHz.

Quando, ao contrário, o dispositivo DEC funciona como um transmissor ou dispositivo de memória, o DES poderia mesmo ser transparente para os fluxos de dados e a desmultiplexagem não deveria ser efectuada. O Descodifícador de Video DV, que pode ser programado pelo controlador externo CNT, recebe os dados de video comprimidos do DES através do "bus" U, descodifica-os com os procedimentos prescritos pelo MPEG padrão e proporciona os sinais de video descodificado a uma unidade de saída de video UV, que se destina a efectuar todo o processamento necessário para que uma imagem seja introduzida numa janela de monitor desejada. O UV também inclui uma saída incorporada de conversor digital-para-analógico. Se o dispositivo for utilizado em associação com um computador pessoal, o bloco UV também inclui componentes para sobrepor imagens descodificadas a sinais gráficos fornecidos pelo computador na forma de sinais digitais RGB através de uma conexão 7. Os sinais video analógicos que resultam da descodificação são apresentados numa saída 8. O descodificador de video DV é convencional e pode ser realizado, por exemplo, por meio do componente CL450 da C-CUBE. Os componentes de bloco UV também são convencionais c podem ser os que efectuam as mesmas funções em associação com o componente “CL450 Development Kit” acima mencionado. O descodificador audio DA recebe, através do "bus" U, os pacotes audio comprimidos a descodificar e efectua operações de descodificação, tal como prescrito,-, pelo padrão. O descodificador audio, que pode ser, por exemplo, o componente L64111 da LSI Logic Corporation, fornece os sinais audio descodificados a uma unidade de saída audio UA que compreende um conversor digital-para-analógico, um circuito de processamento para efectuar o processamento de sinal requerido pelo utilizador e um amplificador de saída. Os sinais audio são então fornecidos ao utilizador através da conexão 9. O descodificador de video DV e a unidade de saída audio também recebem sinais de controlo apropriados do controlador por intermédio do "bus" 4.

Fazendo referência à Figura 2, o circuito de desmultiplexagem DES compreende essencialmente: um analisador gramatical PA que separa os fluxos audio e video e os dados privados e extrai informação de sincronização; um controlador CM de memória MT; uma unidade DM para gerir a transferência de dados do "bus" E para a memória e vice-versa; os dispositivos IS, ICP para estabelecerem uma interface com o circuito DES com a linha série síncrona 6 (Figura 1) e o controlador CNT; os circuitos FD para efectuar as operações de sincronização; uma interface de saída IU para estabelecer uma interface com os descodificadores audio e video. O analisador gramatical PA explora, para o seu funcionamento, a informação de serviço contida em campos privados dos fluxos MPEG, campos esses que se iniciam com um código que lhes permite serem identificados. Para tomar mais fácil compreender as funções de PA a Figura 3 mostra a estrutura de camada ISO 11172 e da camada de pacote audio-visual, assinalando a informação de interesse do invento. Na Parte 1 do padrão são especificados pormenores adicionais.

sucessão de pacotes (dados ou informação de sincronismo) PAC1, PAC2...PACn, compreendendo cada um, tal como indicado para PAC1: - um código de início de compressão PSC, - um grupo de palavras SCR que codifica a informação SCR; - um Registo de Cabeçalho de Sistema SH, caso exista, que se inicia com um Código de Início de Registo de Cabeçalho de Sistema SHSC e contem informação de serviço (INFO) que é válida para um conjunto de pacotes. A informação contida neste registo e de interesse para o funcionamento de PA deve ainda ser examinada; c . ;· um determinado grupo de pacotes PCKl...PCKn: tal como indicado para PCK1, cada pacote inicia-se com um Prefixo de Código de Início de Pacote PSCP, seguido por um registo de cabeçalho de pacote PCKH e depois pelos dados PDAT; o prefixo PSCP contem informação i.a do tipo de pacote (audio/video/dados privados), ao passo que o registo de cabeçalho contem a identidade do fluxo a que o pacote se refere, o comprimento do pacote e outra informação utilizada pelos descodificadores, em particular a informação de tempo PTS (Marca de Tempo de Apresentação) e DTS (Marca de Tempo de Descodificação). A última compressão, PACn é seguido por um código de fim IEC (Código de Fim ISO 11172). A estrutura e o funcionamento do PA serão descritos com referência às Figuras 5 a 9.

Voltando à Figura 2, o controlador de memória CM gere a memória externa MT de modo a que esta última seja funcionalmente subdividida em quatro secções, cada uma disposta numa estrutura FIFO, destinada respectivamente ao armazenamento temporário dos fluxos que entram e os dados desmultiplexados de audio, video e privados a serem enviados para os descodificadores ou para o controlador externo. A estrutura de CM será descrita a seguir, com referência às Figuras 16,17. A unidade DM compreende meios para gerir a permuta de dados entre a memória MT (Figura 1) e as unidades IA e CSC (através do "bus" E) ou o controlador CNT (através dos "bus" E e U). Os dados permutados são geridos de acordo com os

/ / protocolos habituais de Acesso de Memória Directo (DMA), que prescrevem a eàiissão de um sinal de pedido de dados por um dos componentes envolvidos na permuta e de um envio de sinal de acusado de recepção de dados enviados pelo outro. A DM está ligada ao controlador de memória CM através de um "bus" M, ao qual estão também ligados o analisador gramatical PA, a interface serial IS e a interface de saída IU. A estrutura de DM está representada com mais pormenor nas Figuras 4 e 10. A interface serial IS destina-se a extrair informação de uma estrutura PCM que entra na linha 6, disposta de acordo com o protocolo HDLC, o qual se destina a ser processado no PA e, inversamente, a dispor de acordo com o protocolo HDLC e inserir numa moldura PCM, a informação a ser enviada ao longo da linha 6 e proveniente de PA através da conexão 16. A estrutura de IS será descrita mais pormenorizadamente com referência às Figuras 13- 15. A interface de saída IU destina-se a extrair, por solicitação dos descodifícadores DA, DV (Figura 1) fluxos audio e video das respectivas secções de memória MT e a enviá-las aos descodificadores. Na prática a IU consiste num par de registadores, um para cada tipo de fluxo, cujas entradas são ligadas ao "bus" M e as saídas são ligadas ao "bus" U. A escrita e a leitura de dados ocorre por solicitação dos respectivos descodificadores. A recuperação dos sinais armazenados e a sua transmissão para os descodificadores é também gerida de acordo com os protocolos DMA. A interface ICP para o controlador CNT (Figura 1) destina-se a gerir o endereçamento pelo CNT dos registadores internos de DES (isto é, os registadores que armazenam a informação relacionada com a programação de DES, fornecida pelo CNT, e a informação do estado de DES, tomada disponível pelo CNT) e a enviar os sinais de interrupção (destinados, por exemplo, a indicar erros, alarmes ou disponibilidade de dados) para o CNT e para arbitrar o acesso aos "bus" E, U pelos diferentes circuitos de DES ou pelo controlador CNT. A conexão 15 esboça o conjunto de fios para permuta de dados e outros sinais entre a ICP e os outros componentes de DES. A estrutura do ICP será descrita com referência às Figuras 11 e 12. O bloco FD compreende a parte digital de um ciclo de fase bloqueada (PLL) para reconstruir o relógio de sistema CKS a partir de indicações SCR extraídas pelo PA e fornecidas através da conexão 13 e um circuito para gerar um outro sinal CKESTR, a ser fornecido ao PA, que bloqueia a frequência de leitura de dados de MT para a

frequência de escrita. Note-se que a parte análoga do ciclo de fase bloqueada (feita de um oscilador de voltagem controlada e por um conversor digital-para-analõgico) na realidade é externa ao dispositivo DES, mas não foi representado como um bloco separado para simplificar o desenho. A estrutura de FD será descrita mais adiante com referência às Figuras 18 e 19.

Os diagramas mais pormenorizadas que se seguem não indicam os sinais relacionados com o protocolo para a transferência de dados entre os vários componentes do DES e entre estes e o controlador CNT (em regra, o pedido de dados enviado por um primeiro componente a um segundo, acusa a recepção, pelo último, do envio de dados e disponibilidade do primeiro componente para uma nova operação), quando esses, sinais não são essenciais para a compreensão do invento, uma vez que todos são convencionais; para manter o desenho simples, os meios para bloquear os sinais recebidos no tempo interno de cada componente foram também omitidos; estes meios são, também, totalmente convencionais. A Figura 4 é um diagrama lógico do fluxo de dados através do DES. As letras finais E, U dos símbolos de referência indicam, respectivamente, os elementos de entrada e de saída em DES. Nesta figura, o bloco DM ilustrado na Figura 2 foi dividido em interfaces para conexão aos blocos IA, CSC, CIS na Figura 1 e uma outra interface que trata de dados dirigidos ao ou provenientes do "bus" 4. A última interface é referida daqui em diante como “interface para conexão ao "bus" 4”. Cada uma destas interfaces é, por seu turno, subdividida numa secção de entrada (ITE, ISÇE, ISE, IBE respectivamente para conexão a IA, CSC, CIS e "bus" 4) e uma secção.'de saída (ITU, ISCU, ISU, IBU). Note-se que a transferência de dados entre o DM (Figura 2) e o "bus" 4 ocorre via "bus" E e, portanto os blocos IBE, IBU são conectados ao "bus" E. Sobretudo no diagrama a memória externa é dividida nas suas quatro partes funcionais BS, BA, BV, BD, a primeira das quais, tal como acima referido, armazena temporariamente fluxos de entrada (amplificador de sistema) enquanto as outras armazenam fluxos audio e video e dados privados desmultiplexados (amplificadores de audio, video e de dados privados). Numa forma de realização prática exemplar, a memória externa tem uma capacidade de 64 Kpalavras (16 "bits" cada) distribuídas pelas quatro partes funcionais do seguinte modo: BS 16 Kpalavras; BA 32 Kpalavras;

De acordo com o que acima fica dito, quando o dispositivo DEC é utilizado como um verdadeiro descodificador, os fluxos audio-visuais provenientes de qualquer uma das entradas de descodificador e transportados pelos meios de "bus" E ou parte da entrada 6E da linha serial 6, entram no DES através de uma das interfaces ITE, ISCE, IBE ou ISE. Apenas uma entrada de DEC e, portanto, apenas uma das interfaces de entrada acima referidas, pode fornecer sinais ao DES em qualquer momento determinado: a operação mutuamente exclusiva é representada esquematicamente pelo comutador SW1 inserido entre as próprias interfaces e amplificador de sistema BS. Os fluxos a serem descodificados, lidos a partir do BS, são transferidos para o analisador gramatical PA que divide os fluxos em componentes audio, video e de dados privados e os encaminha para os amplificadores audio, video e de dados privados BA, BV, BD; os sinais audio e video são depois encaminhados para os respectivos descodificadores através do "bus" U, enquanto os dados privados são encaminhados para a IBU e daqui para o controlador, através do "bus" E.

Quando o dispositivo DEC funciona como um transmissor, os dados MPEG fornecidos pelas fontes entram nas · interfaces ISCE, ITE ou IBE e após serem armazenados são enviados para a interface serial ISU; as mensagens (dados não MPEG) a serem enviadas para a IBU podem chegar através da ISE.

Quando o dispositivo funciona como um dispositivo de armazenamento, os dados MPEG chegam através da ISE e são .enviados para a IBU. Nestes dois casos, a desmultiplexagem pode ou não ser efectuada no PA. A Figura também indica os amplificadores BME, BMU para armazenamento temporário de mensagens recebidas através da ISE e respectivamente de mensagens transmitidas através da ISU. Deve ser dito que, embora os amplificadores BME, BMU sejam representados como blocos separados, eles são realmente uma parte integrante da interface IS, como se verá mais adiante.

As diferentes saídas de BS também são activadas de uma forma mutuamente exclusiva, como ilustrado esquematicamente pelo comutador SW2. O comutador adicional SW3 representa a possibilidade de a IBU receber dados, quer do BS, quer do BD.

recepção de dados de entrada IRD recebe do controlador de memória CM, através do "bus" M, a leitura de dados em BS (Figura 4) e transfere-os para os componentes subsequentes após organizá-los num formato apropriado para estes componentes. A permuta de dados ocorre com um protocolo convencional que envolve um pedido para leitura de dados pela IRD e de acusado de escalonamento pelos CM. Também para o "bus" M a Figra não distingue os grupos de fios que transportam dados dos que transportam sinais relacionados com os protocolos ou outros comandos. Os dados são pedidos pela IRD ao CM com uma frequência determinada pelo sinal CKESTR (fios 13a da conexão 13 queligam. o PA e os FD, Figura 2), e uma operação de leitura * provoca automaticamente o avanço do apontador de memória de leitura, de uma forma totalmente convencional. Para manter a simplicidade do desenho, os sinais de pedido individual e de acusado não são indicados no desenho. Na prática a IRD é feita de um registo de deslocamento que efectua a conversão de 16 para 8 "bits" da leitura de palavras de dados e, em função da informação comunicada pelos componentes a jusante, fornece-lhes um novo bloco de dados do qual foram eliminados os dados já utilizados.

Os dádòs lidos pela IRD são disponibilizados, através de uma conexão 17,-para uma unidade SD que gere a transferência de dados para a interface serial IS (Figura 2) e, através de uma conexão 18, para quatro redes lógicas de descodificação D1-D4. A unidade SD destina-se a organizar os dados de acordo com o que é pedido pela interface seriál'IS, na prática efectuando a conversão de 8 para 16 "bits", e para,,. * fornecer os comandos de incremento de escrita e endereço a amplificadores de entrada contidos na IS. Os dados estão prsentes nos fios 16a e os comandos nos fios 16b. Os dois grupos de fios em conjunto formam a conexão 16 na Figura 2. A unidade SD é activada, quando necessário, por sinais fornecidos por uma unidade de controlo CPA através da conexão 65. A rede lógica Dl destina-se a reconhecer os códigos de identificação dos campos atribuídos a informação de serviço referente à camada de sistema e para indicar à unidade de controlo CPA a detecção de um código e o tipo de código através de uma conexão 60, que também inclui linhas de transporte de informação emitidas pelas redes lógicas D2 - D4 para a CPA.

/

/ A rede lógica D2 destina-se a extrair as indicações de tempo SCR para íerem tomadas disponíveis para o circuito FD (os fios 13b da conexão 13); estas indicações são também fornecidas a uma memória de parâmetro MP (através de uma conexão 61 que inclui também as linhas em que ocorre a permuta de infomação entre MP e D3, D4). A memória MP pode também ser acedida pelo controlador externo (através da interface ICP, Figura 2 e pelos fios 15a da conexão 15) que lê a informação escrita pelas redes lógicas de descodificação e escreve os dados de programação para os DES. A rede lógica D3 destina-se a extrair a informação contida no sistema de registo de cabeçalho e enviá-la para a memória de parâmetro MP. A informação de interesse •para o invento será evidente através da descrição do funcionamento. doPjA,. A rede lógica D4 descodifica os registos de cabeçalho de pacotes e, em função do conteúdo do registo de cabeçalho do pacote e dos procedimentos determinados pela informação de programação contida na MP envia, através das conexões 62, 63, 64, sinais audio, sinais video e dados privados, respectivamente para as unidades POA, POV, POU. Numa forma de realização preferida do invento, o analisador gramatical PA é capaz de extrair simultaneamente os pacotes relacionados com um dos fluxos de dados privados, um dos fluxos de audio e um dos fluxos de video multiplexados no fluxo MPEG. A identidade destes fluxos pode ser determinada pela informação de programação contida na MP; na ausência de uma indicação específica, a D4 extrairá o primeiro fluxo identificado por cada tipo. Em ambos os casos os dados dos outros fluxos serão descartados. Em seguida, através do "bus" M, as unidades POU, POA, POV fomeem à CM sinais recebidos de D4 para escrita nos amplificadores BD, BA, BV (Figura 4). Esta transferência também ocorre com procedimentos convencionais que envolvem um pedido de escrita pelas unidades em PA e de acusado de operação completa pela CM. A D4 também extrai, dos pacotes recebidos, as indicações de tempo DTS, PTS já examinadas acima; estas indicações são utilizadas com procedimentos que dependem do tipo de descodificadores de audio e de video utilizados e são também escritas na memória de parâmetro MP, juntamente com indicações sobre a identidade do fluxo ao qual o pacote se refere e sobre o comprimento do pacote.

As redes lógicas D2 - D4 são activadas de uma forma mutuamente exclusiva pela CPA por meio de sinais emitidos numa conexão 20 e fornecem à CPA informação sobre erros e anomalias graves, que alteram ou impedem o funcionamento do dispositivo.

Cada uma das portas POU, POA, POV é essencialmente feita de um registo com entrada de 8 "bits" e saída de 16 "bits" e de uma rede lógica para gerir o protocolo para a transferência de sinal para as respectivas secções da memória MT (figura 1). A unidade de controlo CPA gere todas as operações do circuito de acordo com os dados contidos na memória de parâmetro MP (Figura 5), com a informação recebida das redes lógicas D1-D4 e com os possíveis sinais externos, fornecidos pelo controlador e presentes nos fios da parte 4E do "bus" 4 que estão a ser recebidos nos meios DES (Figura 1). Entre os sinais externos menoiona-se aqui um sinal START para a activação das operações do dispositivo e um sinal VIDEO_AUDION que, juntamente com a informação contida na MP, desactiva a descodificação dos pacotes audio e video quando estas operações devam ser efectuadas noutros circuitos. Para isto as entradas de POA, POV estão ligadas às saídas dos respectivos multiplexadores MX3, MX4 que são controlados pelo CPA através de um sinal presente numa conexão 66 e que possuem uma segunda entrada ligada a uma conexão de saída adicional 21 do IRD, na qual estão presentes os pacotes. Os dois multiplexadores são feitos operar de um modo mutuamente exclusivo, tal como’indicado pelo inversor INV. O CPA sinaliza erros ou situações anómalas à interface ICP (Figura 2) na forma de pedidos de interrupção emitidos nos fios 15b da conexão 15. O funcionamento do dispositivo PA será agora descrito, também com referência ao gráfico de fluxos nas Figuras 6 a 9.

Como se pode ver na Figura 6, depois de receber o sinal START, a unidade de controlo de analisador gramatical CPA (Figura 5) tem primeiro de verificar se o sinal VIDEO_AUDION indica que a análise não deve ser efectuada. No último caso, tal como acima referido, o CPA posiciona os multiplexadores MX3, MX4 na entrada ligada à conexão 21 de modo a que os pacotes sejam transferidos directamente do IRD para as portas de saída POA, POV. Se se deve efectuar a análise, o CPA posiciona os multiplexadores nas entradas ligadas às saídas de D4, activa a rede lógica Dl e começa por aguardar um código (SEARCH CODES). Sob condições de funcionamento normais, o Dl deve detectar primeiro um código de início de condensação, em seguida um possível código de início de registo de cabeçalho de sistema e depois os códigos de

inicio de pacotes. Enquanto o código de início de pacote não chega, todos os "bits" chegados ao circuito DES são eliminados. Após a chegada de cada rim dos códigos (passo 100), o Dl descodifica-os e o CPA seguirá três caminhos diferentes dependendo do código recebido. Os três caminhos são indicados sinteticamente na Figura 6 pelos passos 101 (registo de cabeçalho de condensação de análise), 102 (registo de cabeçalho de sistema de análise), 103 (pacote de análise). Cada um destes três caminhos corresponde respectivamente à activação de uma das redes lógicas D2 - D4, tal como indicado pelos passos 104, 105, 106 na Figura 7. Note-se que o passo “POSICIONAR O SINALIZADOR DE PESQUISA” (“SET SEARCH FLAG”) na Figura 7 corresponde ao passo “CÓDIGOS DE PESQUISA” (“SEARCH CODES”) na Figura 6. . xV ,lv

Se o código for o código de início de condensação, a rede lógica D2 (Figura 5)* analisa o registo de cabeçalho de condensação (passo 101), extraindo as referências de relógio de sistema SCR e fomece-lhes o bloco FD (Figura 2) para a reconstrução do sinal CKS.

Quando um código de início de registo de cabeçalho de sistema é reconhecido, efectuam-se as operações do passo 102, ilustrada com mais pormenor na Figura 8. A rede lógica D3 (Figura 5) tem de descodificar determinados parâmetros contidos no registo de cabeçalho e fomecê-los à memória de parâmetro MP. O significado destes parâmetros, que são indicados no gráfico de fluxo na Figura 8, é conhecido através do padrão. O CPA efectua verificações nos valores de alguns destes parâmetros - em particular os relacionados com a taxa de fluxo (TAXA LIMIATE) (“RATEJBOUND”) e comc'a mínima dimensão de memória requerida pelos dados ,privados (STD_AMPLIFICADOR_DIMENSÃO_LIMITE) (“STD_BUFFER_SIZE_BOUND), e um par de sinalizadores F e CPS que indicam as características do fluxo (transmissão a uma taxa e parâmetros de limite fixos) - para verificar se os próprios valores são aceitáveis (taxa de fluxo e capacidade de memória) ou se são os pretendidos (para os dois sinalizadores). Se o resultado for negativo, é gerado um sinal que indica que a descodificação é impossível, o qual é apresentado num dos fios 15b. Nestas condições, as operações do analisador gramatical são bloqueadas até à chegada de um novo START.

Se o pacote recebido for um código de início de pacote, efectuam-se as operações do passo 103, ilustradas com mais pormenor na Figura 9. O CPA activa o D4

a identidade do fluxo ao qual pertence o pacote, para verificar se o fluxo é realmente aquele que está a ser processado. Se o registo de cabeçalho indica que o pacote é um pacote video que pertence ao presente fluxo, o comprimento do pacote é armazenado em MP; a presença de sinais DTS (caso existam) é indicada ao controlador externo e, após o controlador ler estes sinais, a transferência para a POV dos dados contidos no pacote é comandada para o envio subsequente para o amplificador de video BV (Figura 4) e depois para o descodificador de video DV (Figura 1).

Se o pacote não for um pacote video, o CPA examina se é um pacote audio ou um pacote de dados privados. Se for um pacote audio que pertence ao fluxo pretendido, o comprimento é armazenado em MP, os sinais PTS que podèm estar presentes são lidos e ordenada a transferência dos dados contidos no pacote para a POA para armazenamento na BA. Se for um pacote de dados privados, é ordenado o envio dos dados contidos no pacote para a POU para armazenamento na BD.

Quando o PA eventualmente recebe o código de fim, volta a descansar.

Deve referir-se que, relativamente aos sinais de video e aos dados privados, apenas são transferidos dados “líquidos” para a saída, ou seja, os dados sem a informação de serviço contida no registo de cabeçalho, tal como prescrito pelo padrão. Para o audio tanto é possível transferir dados líquidos, como prescrito pelo padrão ISO/IEC 11172-3, como transferir todo o pacote, dependendo das características do descodificador audio. A Figura 10 mostra o diagrama de bloco devDM. São também ilustrados elementos na Figura 4 indicados com as mesmas referências. O DM compreende uma secção de entrada (blocos ITE, ISCE, IBE) que transfere os dados provenientes da IA, CSC e CNT (Figura 1) numa conexão EE para o controlador de memória CM, através de um multiplexador MX1 e uma conexão ou "bus" MW, que representa aquela parte do "bus" M que transporta sinais dirigidos ao controlador de memória CM (Figura 4), e uma secção de saída (blocos ITU, ISCU, IBU) que encaminha para LA, CSC e CNT, através de um desmultiplexador MX2 e de uma conexão EU, os sinais lidos em BS (Figura 4) e presentes numa conexão ou "bus" MR, que representa aquela parte do "bus" M (Figura 2) destinada a transportar os sinais que saem de CM. As conexões EE, EU e MW, MR são conexões unidireccionais obtidas através da separação, de um modo / totalmente convencional, as duas direcções de transmissão dos "bus" ^ e M respectivamente à entrada para DM.

Se o dispositivo do presente invento for colocado no lado de descodificação de um sistema de transmissão para fluxos MPEG, o circuito ITE recebe blocos de dados de 8 "bits" de uma IA e dispõe-nos em blocos de 16 "bits" para serem transferidos para o controlador CM e para o BS. O circuito ITU recebe do controlador CM, através de um fio apropriado de "bus" MR, a informação sobre o nível de preenchimento da memória BS (sinal STAT que será examinado no decurso de uma descrição pormenorizada de CM) e envia para a IA, através de um fio EU, um pedido para descontinuar a transmissão de dados,·.se o. nível de preenchimento de BS excedeu um limiar superior, t ou um pedido para reiniciar a transmissão, se o nível de preenchimento de BS caiu abaixo de um limiar inferior. Ambos os limiares são programáveis.

Se o dispositivo for utilizado no lado do transmissor, a ITU dividirá os blocos de 16 "bits" de dados lidos na memória em dois "bytes" e enviá-los-á sequencialmente para IA; a ITE recebe da LA sinais de retomo provenientes do controlador e envia-os para a CM.

Ambas as ITE, ITU são realizadas por meio de duas máquinas de estado finito, uma dedicada' a receber dados do exterior e a enviá-los para a memória, e a-outra dedicada à gestão de sinais de controlo. Uma vez que o protocolo de diálogo é padrão, um perito no ramo não terá problemas para realizar estes dispositivos.

Os circuitos ISCE, ISCU, IBE, IBU compreendem um par de registos numa disposição de “ping-pong” (isto é, um par de registos que alternam em cada ciclo nasf ,íít operações de leitura e de escrita) e uma rede lógica para gerir os sinais de pedido/acusado de recepção prescritos pelo protocolo. Os dados que chegam a ou que saem destes circuitos nos diferentes modos de funcionamento são claramente mostrados através do que acima se descreveu.

Através dos fios 15c da conexão 15 todos os circuitos em DM também recebem de ICP (Figura 2) o comando STOPE para parar as respectivas operações quando o controlador CNT (Figura 1) pede acesso ao "bus" E, e enviam para o ICP, através dos fios 15d, que também pertencem à conexão 15, um sinal STOPDE para acusar que ocorreu a paragem.

Com referência à Figura 11, o bloco ICP compreende três redes lógicas^GIR, CDE, CAC que, respectivamente, se destinam a gerir os pedidos de interrupção, a descodificar os endereços dos registos internos nos DES e a arbitrar os pedidos de acesso aos "bus" E, U (Figura 1) provenientes de DM, IU (Figura 2) ou do controlador CNT. A GIR recebe pedidos de interrupção do PA, CM e IS através dos fios 15b da conexão 15, estando cada um dos fios associado a um pedido específico IRQX. Assume-se, a título de exemplo, que 16 pedidos distintos podem atingir a GIR. Na presença desses pedidos a GIR envia um sinalizador IRQ para o controlador CNT (Figura 1) através de um fio de "bus" 4U (que representa a-parte do "bus" 4 que sai dos DES) e subsequentemente, quando recebem o comando RIRQ de CNT através do "bus" 4E, disponibiliza os pedidos no "bus" E. A GIR também compreende meios para evitar que os pedidos que chegam enquanto está a ser processado um pedido anterior sejam apagados sem serem distribuídos. A estrutura da GIR será descrita com referência à Figura 12. O circuito CDE que gere o registo de endereço completa um endereçamento indirecto, o qual envolve, numa operação inicial, que envia o endereço o CDE e, numa segunda operação, que realmente escrevem é-lêem os dados para/e do registo. O CDE consiste essencialmente num descodificador que recebe o endereço através do "bus" EE e apresenta, nos fios 15e da conexão 15, os sinais de activação para registos individuais. O endereçamento indirecto é uma técnica bem conhecida para os peritos no ramo e, portanto, o circuito CDE não requer uma descrição mais pormenorizada. O circuito CAC gere o acesso ao "bus" E, U de modo que estes "bus" são normalmente atribuídos, respectivamente, à DM ou à IU e, ao invés, são atribuídos ao controlador CNT (Figura 1) quando esta última o requer. O circuito compreende dois elementos idênticos, cada um dos quais gere o acesso a um dos dois "bus". O pedido de acesso pelo controlador é o sinal IOBUS que é apresentado pelo CNT num dos dois fios de "bus" 4E e indica, dependendo do seu valor lógico, se está envolvido o acesso ao "bus" E ou ao "bus" U. Como consequência do pedido, o CAC gera, dependendo do elemento a que respeita, o sinal STOPE (fios 15c) ou STOPU (fios 15f) que solicita operações para que os circuitos DM ou IU parem; após receber os sinais de acusado de recepção STOPDE, STOPDU, proporcionado pelos componentes envolvidos através

kcl ctivaçao dos fios 15d, 15g eque indica que a paragem ocorreu, o CAC gerará sinais de OEE, OEU para os circuitos condutores PE, PU nos fios 5E, 5U, que formam a conexão 5 nas Figuras 1,2; o CAC também receberá os comandos habituais de leitura/escrita (R/W) e de selecção de "chip" (CS) e enviara o sinal de disponibilidade RDY para o controlador. Um circuito deste tipo é totalmente convencional.

Outros sinais de entrada/salda para e do ICP resultarão da descrição dc outros blocos dos DES (Figura 1).

Com referência à Figura 12, no exemplo aqui considerado, de 16 pedidos de interrupção possíveis, o circuito GIR compreende um banco de 16 registos de “latch”

Ll. Cada elementovpossui a sua entrada de porta ligada a um dos fios 15b e, ao recebef:,. «iTA o pedido IRQX, transfere à saída um sinal num nível lógico previamente determinado (em particular 1). As saídas dos diferentes elementos de Ll estão conectadas às entradas de tuna porta OR, indicada como Pl, cuja saída é o fio de "bus" 4U que transporta o sinalizador IRQ, que assinala a presença de um pedido de interrupção, para controlar o CNT. Sobretudo, cada uma das saídas de Ll está conectada a um dos registos de um banco de 16 registos Rl, o qual armazena pedidos de interrupção e transfere-os no "bus" EU (sinal IRQR) ao receber um comando de leitura RIRQ fornecido pelo controlador através de um fio de "bus" 4E. Cada sinal de saída .de Rl é também devolvido para a entrada de reajustamento do respectivo elemento em Ll através da série de uma porta AND e de uma porta NOR, que pertencem aos respectivos bancos de porta P2, P3. Cada porta em P2 é activada por um impulso que é derivado de um gerador de impulsos GIM do comando de leitura para o respectivo registo em, JS.1.

Na prática o GIM pode ser um circuito de diferenciação. As portas individuais em P3 são activadas pelo respectivo sinal de saída de um banco de 16 que activa os registos R2 os quais, sob o comando de um sinal de escrita proporcionado por CDE (Figura 11) através de um dos fios 15e, carrega um sinal que activa o processamento de pedidos de interrupção individuais e que é fornecido pelo controlador através do "bus" EE. É evidente que, com a disposição aqui descrita, não é reajustado um pedido de interrupção e é mantido disponível para a unidade controladora até que seja realmente lido pelo último. Deste modo, os pedidos que chegam enquanto o controlador já está a processar outro pedido não se perdem. Sobretudo, através do registo R2 e das portas P3 é possível mascarar as interrupções individualmente.

secção de transmissão STX e uma secção de recepção SRX, que corresponde ao conjunto de blocos BMU, ISU e respectivamente ISE, BME na Figura 4. Se o dispositivo DEC (Figura 1) é utilizado como um transmissor, a secção de transmissão STX destina-se essencialmente a enviar dados e mensagens MPEG, enquanto a secção de recepção SRX recebe e disponibiliza ao controlador os sinais que acusam a recepção de mensagem, que são provenientes do dispositivo associado a um descodificador remoto; vice-versa, no dispositivo DEC associado ao receptor, a secção SXT transmite os sinais de acusado de recepção proporcionados pelo controlador e a secção de recepção recebe os dados e as mensagens, envia os primeiros ao amplificador de sistema e disponibiliza os últimos para o controlador. A secção de transmissão destina-se a dispor a transmissão de sinais num protocolo HDLC no interior de uma moldura PCM, pelo facto de ter em conta, por um lado, as características de protocolo e, pelo outro, o facto de determinados canais de uma moldura PCM serem reservados à informação de sincronização e de sinalização e não poderem ser utilizados para comunicações. O protocolo HDLC utilizado no presente pedido utiliza “molduras” que incluem, por ordem: pelo menos uma palavra de sincronização inicial, caracterizada por seis "bits" consecutivos “1”; as palavras de sincronização podem ser múltiplas se for necessário adaptar o preenchimento do canal para a taxa de "bit" realmente requerida; uma palavra de “endereço”, que compreende um grupo de "bits" que especifica o tipo de informação transmitida, designadamente os dados MPEG, e o sinal de mensagem ou de acusado de recepção; neste último caso a palavra de endereço também codifica o significado do próprio sinal de acusado de recepção; uma sucessão de palavras que representa o teor de informação de transmissão (obviamente estes não existem no caso de transmissão de um sinal de acusado de recepção); duas palavras para verificar a correcção da transmissão (em particular, duas palavras que representam um código de redundância cíclico).

Podem ser encontrados mais pormenores sobre a estrutura de moldura indicada no padrão internacional 1SO/1EC 3309.

Em face do que acima fica dito, a secção de transmissão STX compreende: um gerador de dados GD, que compreende dois elementos que armazenam respectivamente os dados que são provenientes, por exemplo, da unidade SD (Figura 5) do analisador, gramatical PA através da conexão 16 e as mensagens fornecidas pelo controlador através do "bus" EE; o GD envia os dados/mensagens, um "byte" de cada vez, para uma moldura HDLC que forma o dispositivo TH, quando o GD recebe o pedido correspondente de TH; o • elemento de memória para as mensagens é o bloco BMU na Figura 4. . sv o dispositivo TH de formação de moldura HDLC, que insere as palavras sincronização e o endereço no inicio de cada moldura, quebra as sequências de ls que, nas palavras de informação, podiam simular a palavra de sincronização (em particular, através da inserção de um 0 após cinco ls consecutivos) e computa o código de redundância cíclica, adicionando-o no final da moldura; a estrutura de TH será descrita mais adiante, com referência à Figura 14; uma interface de saída IPT, que pede a TH, um "bit" de cada vez, os sinais a ''i! serem transmitidos e os insere numa moldura PCM na base da informação de sincronização proporcionada por CIS (Figura l) através da linha 6E; a moldura PCM é depois emitida na conexão 6U. A secção de recepção SRX é complementar da secção de transmissão e comprèende: uma interface de saída IPR que extrai, um "bit" de cada vez, dados HDLC de uma moldura PCM presente na linha 6E, na base da informação de sincronização fornecida por CIS através da mesma linha 6E; um dispositivo RH para dividir a moldura HDLC, cujas tarefas são complementares das de TH e que tem de reconhecer o tipo de informação transmitida, transferindo as mensagens e os dados MPEG, um "byte" de cada vez, para um receptor de dados RXD e que disponibiliza os sinais de acusado de recepção ao controlador CNT (Figura l); a estrutura de RH é ilustrada em pormenor na Figura 15; \; ο receptor de dados RXD, que annazena em amplificadores de dadoá ou de mensagens os "bytes" recebidos de RH antes de os enviar, respeetivameute, para BS (Figura 4) e CNT (Figura 1) através dos "bus" MW, EU; o amplificador de dados é composto por dois elementos numa disposição “ping-pong” e destina-se a armazenar dados durante o tempo que o controlador de memória necessita para obter acesso a BS; pelo contrário o amplificador de mensagem (que foi indicado como BME na Figura 4) é uma memória FIFO, que annazena mensagens completas e assinala que está preenchido (e portanto que as mensagens estão presentes) por um pedido de interrupção.

Com referência à Figura 14, no blopo TH um multiplexador MX5 possui quatro entradas conectadas, respectivamente: à conexão 22 na qual a GD (Figura 13) apresenta a informação a ser transmitida; a meios que fornecem a informação a ser transmitida; a meios que fornecem a palavra de sincronização (seta FL), obtida através do grupo apropriado de níveis lógicos por fios; à saída 70 de um circuito CRT que computa o código de redundância cíclica na transmissão; à saída 71 de um circuito SIH para seleccionar o endereço HDLC. Ο MX5 é posicionado na entrada apropriada, dependendo da fase da transmissão, por meio de um comando emitido numa conexão 27 por uma rede lógica de controlo-LOT, que também pede os "bytes" de dados do gerador GD, através de um sinal UNBYTE emitido no fio 23. O circuito SH compreende três registos nos quais o controlador escreve, através do "bus" EE, os valores atribuídos à palavra de endereço, respectivamente para sinais de dados, de mensagens e de acusado de.recepção. Através da conexão 71, o SIH fornece ao MX5, na base de um sinal de controlo emitido por LCT numa conexão 28, a palavra ADDR que corresponde ao tipo de informação transmitida. O SIH também disponibiliza os valores utilizados para bloquear o RH na Figura 13 (sinal DAM presente numa conexão 25), de modo que o último possa interpretar correctamente a informação recebida. Obviamente, esses valores também serão notificados ao dispositivo remoto DECR (Figura 1), caso esteja presente. A saída 72 do multiplexador MX5 está conectada a um conversor paralelo para série PS, cuja saída 29 (sinal OUTS) está conectada tanto a CRT como a um dispositivo UNT que emite os dados na saída série 24 após quebrar as sequências de ls consecutivos tal como acima se referiu. O circuito PS carrega os "bytes" que saem do 2'

ΜΧ5 sob comando da rede lógica LCT (LOAD, fio 30) ao qual o PS assinala (fi que foi enviado um "byte" para UNT. A quebra de sequências de ls é desactivada por LCT (sinal DISUNI presente num fio 31) quando a cadeia de "bits" no fio 29 é relacionada com a palavra de sincronização. O UNT também recebe de IPT (Figura 13) o pedido de "bit" (sinal UNBIT) através do fio 26 e transfere-o, através de um fio 32, tanto para PS, como um comando de divisão para provocar a apresentação na saída de um novo "bit", como para CRT como um comando para carregar o "bit" que sai do PS de modo que o "bit" possa ser tomado em consideração na computação do código de redundância. A realização de um circuito que desempenhe as funções de UNT não é um problema para os peritos no ramo. -

Com referência à Figura 15, no circuito RH para’ dividir as molduras HDLC, um bloco UNR, cujas tarefas são complementares das do bloco UNT (Figura 14), recebe da IPR (Figura 13) o fluxo série de sinais presentes num fio 33, descarta os Os que a UNT possa ter inserido, e reconhece e assinala a uma rede lógica de controlo LCR, através de um fio 37, a chegada de uma palavra de sincronização (sinal FLG). A saída de dados 38 de UNR (sinais OUTU) está ligada a um conversor série-para-paralelo SP e a um circuito CRR para verificar o código de redundância cíclica, cujo circuito assinala a LCR que foram reconhecidas duas palavras relacionadas com aquele código (sinal CRCOK no fio 39, o qual é também armazenado num registo de LCR para ser disponibilizado para o controlador, por exemplo, através da ICP, Figura 2, como se representou esquematicamente através dos fios 15i). A saída 40 de SP (sinais POUT) está conectada a um circuito VIH para verificar o endereço de HDLC e a uma memória de amplificador de saída PIP, com uma capacidade de duas palavras, que disponibiliza as palavras emitidas por SP para o receptor de dados RXD após armazená-los durante um intervalo de tempo igual à duração de duas palavras.

O armazenamento de duas palavras tem por objectivo evitar que duas palavras relacionadas com o código de redundância cíclica sejam enviadas para componentes a jusante, tal como se clarificará com a descrição que segue. O circuito VTH é disponibilizado por LCR para carregar o endereço, após os RH terem recebido a palavra ou palavras de sincronização, através do comando WRADDR no fio 41 e para comparar esse endereço com o sinal DAM fornecido pelo transmissor, para reconhecer o tipo de transmissão. A informação sobre o tipo de transmissão é comunicada a LCR (sinal AD 25

informação da transmissão carregada para a memória apropriada de RXD (Figura 13) através dos comandos de escrita de dados WD ou comandos de escrita de mensagens WM gerados nos fios 35, 36. A emissão desses comandos é inibida na presença de palavras de sincronização, do endereço ou do código de redundância cíclica. Se a transmissão diz respeito a um sinal de acusado de recepção, o VIH disponibiliza-o para o controlador através da ICP (sinal ACKDAT presente nos fios 15h). O LCR também emite, no fio apropriado 15b, o pedido de interrupção ACKREC. Para manter a simplicidade dos desenhos, não se mostram os sinais de pedido de leitura para ACKDAT eCRCOK. O funcionamento de RH é como a seguir se indica. A chegada de uma palavra de sincronização após uma série de palavras diferentes indica à LCR o início de uma moldura HDLC: isto significa que as duas palavras que nesse momento estão armazenadas na PIP são as palavras do código de redundância cíclica da moldura anterior, a qual não tem de ser enviada para componentes a jusante, de modo que a LCR não emite sinais WD, WM. Após a primeira palavra de sincronização, os RH pode receber outras palavras de sincronização ou os endereços HDLC: se chegarem outras palavras de sincronização, estas são assinaladas a LCR por um igual número de sinais FLG; quando, em correspondência com uma nova palavra, o sinal FLG já não se encontra presente, a LCR emite o comando de carregamento de endereço WRADPR: nestes casos, também, não são gerados os comandos de escrita. Eles serão gerados somente após a recepção do endereço, com uma demora de dois tempos de "byte", de modo que a primeira palavra de informação esteja realmente presente na saída de PEP. A Figura 16 mostra o diagrama de bloco do controlador de memória CM. O controlador CM tem de processar quaisquer pedidos de acesso dos componentes de DES (Figura 1) a uma das secções BS, BA, BV ou BD (Figura 4) para fluxos MPEG de escrita/leitura a serem desmultiplexados ou para fluxos desmultiplexados, ou pedidos de acesso do controlador CNT (Figura 1) a qualquer posição de memória. No exemplo mostrado, assume-se que o CM pode, portanto, receber cinco pedidos de escrita diferentes e cinco pedidos de leitura diferentes: quatro dos pedidos de leitura/escrita vêm de componentes dos DES e dizem respeito apenas a uma secção entre BS, BA, BV ou BD (em particular ISCE, ITE, ISE, IBE, Figura 4, podem escrever em BS; os ISCU,

ITU, ISU, IBU podem ler de BS; o PA pode ler de BS e escrever em BA, BV, BD; o pode ler de BA, BV); o outro pedido de leitura/escrita é o que é fornecido pelo CNT e, para os objectivos deste pedido, a memória MT (Figura 1) é vista como uma unidade única. Um apontador diferente deve corresponder a cada um dos cinco pedidos de leitura/escrita; os apontadores para operações requeridas pelos componentes dos DES escolhe o endereço no grupo que corresponde à secção particular e permitirá uma gestão FIFO das secções; ao invés, o apontador para acesso pelo CNT aponta o endereço comunicado pelo CNT.

Dito isto, o bloco CM compreende: - um circuito de arbitragem ARB que recebe os pedidos de leitura/escrita de memória e selecciona o apontador correspondente (sinal ADPU e sinais ler/escrever WR/RD).

Note-se que os pedidos provenientes dos componentes dos DES (Figura 2) chegam através de MW e os provenientes do controlador chegam através dos fios de conexão 15; por uma questão de simplicidade, não é se faz distinção entre as diferentes fontes de pedido e os pedidos são indicados sobretudo como REQW, REQR, respectivamente para escrita e leitura. O ARB também verifica a condição de preenchimento das secções individuais, que geram um determinado número de sinais sobre essa condição, os quais serão examinados em conexão com a Figura 17, que proporciona uma ilustração pormenorizada da estrutura do ARB. Alguns destes sinais, indicados sobretudo como STA, são utilizados fora do ARB; um circuito CIM que controla o endereçamento de memória e que, em função da informação fornecida pelo ARB, identifica a secção envolvida e gera na conexão 11 o comando de leitura ou de escrita (MEMCONTR) e os endereços (MEMADDR) com os procedimentos exigidos pelos protocolos para gerir uma memória dinâmica RAM; estes procedimentos são totalmente convencionais e, portanto, não é necessário descrever o CIM em pormenor; um par de registos RER, REW para o armazenamento temporário de dados lidos da memória (que chegam através da conexão 10R, que pertencem à conexão 10 na Figura 2 e que têm de ser transferidos em MR) ou, respectivamente, de dados que se destinam a ser escritos na memória (que

I

2F --VJUOíJ ' chegam através de MW e têm de ser transferidos na conexão 10W, também parte da conexão 10 na Figura 2); os dados são carregados para RER, REW sob um comando de CIM (fios 44,45).

No fim de cada operação, o CIM fornece ao ARB um sinal de fim de operação RDY (fio 48) e o ARB, por seu turno, será capaz de enviar ao componente que o solicitou os sinais ACKR, ACKW que acusam que ocorreu a leitura ou a escrita, através dos fios de "bus" MR ou de conexão 15 (pedido respectivamente pelos DES ou pelo CNT, Figura 1). Também neste caso, não é feita distinção entre sinais de acusado dirigidos aos DES ou ao controlador.

Com referência à Figura 17, o circuito ARB compreende: - um multiplexador de dez entradas MX6, que recebe os dez pedidos possíveis REQW, REQR para acesso à memória e envia um pedido de cada vez numa saída 50, sob o comando de um contador CN1; um circuito GPU para gerar os dez apontadores de leitura/escrita; um circuito DAK para gerar os sinais de acusado de recepção ACKR, ACKW; tuna rede lógica de controlo LCA. O contador CN1 é um contador que normalmente efectua uma contagem cíclica para comandar sequencialmente a eonexão das dez entradas de MX6 à saída 50, permitindo assim o processamento sequencial dos pedidos de acesso, por exemplo, seguindo a técnica habitualmente conhecida como “round robin”. De forma conveniente, as entradas de MX6 são dispostas de tal forma que existe uma associação entre pedidos de leitura/escrita e valores de contagem de CN1 par/ímpar; por exemplo, os valores par podem escolher as entradas que transportam os pedidos de leitura REQR e os ímpares podem escolher as entradas que transportam os pedidos de escrita REQW. O CN1 também pode, no entanto, ser programado pelo controlador de tal forma que conecte apenas as entradas previamente ajustadas de MX6 para a saída. O pedido REQ transferido para a saída de MX6 é fornecido, tanto para a rede lógica de controlo LCA para ser processado, como para CN1 como um comando para parar temporariamente (sinal STOP) a contagem sequencial, que será reiniciada por comando de LCA (sinal RESTART) uma vez que o pedido tenha sido atendido.

O valor de contagem presente na saída 51 de CN1 também é fomecidp ao circuito gerador de apontador GPU, à rede lógica de controlo LCA e ao circuito gerador de acusado de recepção DAK. O circuito GPU, em função do valor presente na conexão 51 e do endereço fornecido pelo CNT (Figura 1) através do "bus" EE (no caso de pedido proveniente do CNT), envia o sinal ADPU para CIM (Figura 16) para endereçar o apontador envolvido. O endereço de escrita emitido por GPU é sempre o endereço da primeira posição livre, ao passo que o endereço de leitura é sempre o da primeira posição ocupada. Após cada operação o GPU aumenta o apontador sob comando de um sinal INC fornecido por LCA. Claramente;· no>caso de operação pedida por CNT, o aumento do apontador não.. y ^ tem efeito se a operação anteriormente realizada envolver apenas uma célula e o CNT tiver, entretanto, carregado um novo endereço em GPU através do EE. Os procedimentos para tratar os apontadores de memória, acima descrito, são bem conhecidos na arte.

O GPU também efectua uma comparação entre o apontador de leitura e o apontador de escrita para medir quão cheia está a memória e gera três sinais que indicam o resultado da comparação. Um primeiro sinal é o sinal STAT que indica se o nível de preenchimento se encontra entre um limite inferior e superior ou se excedeu o limite superior como um efeito de uma operação de escrita ou se caiu abaixo do limite inferior em consequência de uma operação de leitura: tal como se referiu acima, este sinal é fornecido ao bloco ITU (Figura 4) para gerar os pedidos de suspensão ou de recomeçado dados que estão a ser executados; os valores limite são programáveis e, são fornecidos ao GPU pelo controlador CNT, através do "bus" EE. Ao invés, um segundo sinal (ISTAT) indica a condição da memória cheia ou vazia e é fornecido à rede lógica de controlo LCA a qual, em função do valor deste sinal e do tipo de operação solicitada (a qual, com a hipótese configurada nos valores de contagem de CN1, é assinalada pelo "bit" menos significativo do valor presente na conexão 51), decide se deve efectuar a operação e, consequentemente gerar o respectivo comando para CIM e depois enviar o acusado de que a operação teve lugar, ou enviar um pedido de interrupção FVP para ICP (Figura 2). Um terceiro sinal (LEVEL) representa a diferença entre apontadores de leitura e de escrita no amplificador de sistema e é fornecido, novamente através de fios de "bus" MR, a FD (Figura 2) que o utiliza para gerar o sinal CKESTR: o sinal LEVEL

tem uma capacidade de 16 "bytcs", corresponde ao exame do nível de preenchimento da memória em passos de 1 "byte". Os sinais STATS e LEVEL são os sinais indicados como um todo por STA na Figura 16. Os vários sinais gerados por GPU são também mantidos disponíveis para o controlador CNT, que podem pedir que eles sejam apresentados no "bus" EU. A realização dc um circuito que cfcctuc as funções acima descritas não coloca problemas aos peritos no ramo. O circuito de geração de sinal de acusado DAK é um simples descodificador que recebe um sinal ACK que acusa o completar de uma operação pela LCA e, dependendo do valor presente na conexão 51, gera um dos cinco sinais,, acusado de escrita ACKW possíveis, ou os cinco sinais de acusado de leitura ACKR. O sinal gerado é enviado ao componente que pediu a operação na memória. A rede lógica de controlo LCA é uma máquina convencional de estado finito, cujas operações se inferem da descrição acima. Por questões de clareza essas operações são aqui resumidas: a LCA recebe um sinal REQ e o valor de contagem de CN1, que especifica se o pedido diz respeito a uma escrita/leitura nos amplificadores de sistema, de audio, de video ou do utilizador, ou a uma escrita/leitura pedida pelo CNT e, portanto, vendo a memória como um todo, verifica a cjondição da memória para ver se a operação pode ser efectuada: em caso negativo a LCA emite um sinal de interrupção FVP num fio 15b e, em caso afirmativo, gera o comando de escrita/leitura WR/RD no fio 47, emite o sinal de acusado ACK e o sinal de aumento do apontador INC e, no fim do sinal de acusado, envia o sinal RESTART para CN1. Desenhar uma rede lógica que efectue estas operações não é problema para os peritos no ramo. A Figura 18 mostra que o circuito contido no circuito FD (Figura 2) e que gera o CKS compreende: um registo REI que carrega o valor de marca de tempo SCR tomado da compressão MPEG e fornecido pelo PA (Figura 2) através dos fios 13b da conexão 13. um subtractor ST1, que efectua a subtraeção entre o valor de SCR recebido de REI e um valor local SCR’ de SCR, fornecido por um contador CN2 controlado pelo sinal CKS, e gera um sinal de erro ei; um filtro digital Fl, que efectua a filtragem de passagem baixa do sinal deierro ei; o filtro Fl é um filtro cujos zeros, pólos e ganho podem ser programados pelo controlador via interface ICP (Figura 2); a conexão 15j esquematiza a ligação entre Fl e ICP necessária para o endereçamento, o carregamento dos valores programados, a troca de sinais de protocolo de diálogo; um conversor digital-para-analógico DAC, que recebe o sinal de erro filtrado e o converte na forma analógica para regular a frequência de um oscilador controlado por voltagem VCO, do qual a saída 12 transporta o sinal reconstruído CKS a 90 kHz. ·

Note-se que, para um funcionamento correcto do circuito, o filtro Fl deve ser iniciado de modo que o primeiro-valor local SCR’ de SCR corresponda ao valor carregado em RI.

Com referência à Figura 19, o circuito em FD (Figura 2) para gerar o CKESTR compreende: um subtractor ST2 que recebe do controlador de memória, através do "bus" MR, o sinal LEVEL que representa a diferença entre os apontadores de leitura e de escrita e introduz nessa diferença um “offset” fixo OFF, por exemplo de tal modo que a condição de equilíbrio, que não requer uma correcção da frequência CKESTR, corresponda à situação de memória semi-cheia: no exemplo considerado, em que o nível de preenchimento é avaliado numa escala de dezasseis valores, OFF terá um valor 8; um registo de amostra RE2, que mostra o sinal de saída ST2, que representa um sinal de erro β2, com· frequência fc (por exemplo 8 kHz ou 1 kHz) muito menor do que a frequência de variação do sinal LEVEL; o comando para carregar o sinal &2 cm RE2 é fornecido pela base de tempo descodificadora (não representada); um filtro digital F2, que efectua uma filtragem de passagem baixa do sinal &2', também F2 é programável pelo controlador, exactamente do mesmo modo que Fl (Figura 18); a conexão 15k, cujos objectivos são os mesmos que os da conexão 15j esquematiza a ligação entre F2 e ICP (Figura 2); um divisor DIV, que divide um sinal de frequência fixa (em particular um sinal de 23 MHz) fé, gerado pela base de tempo do descodificador DEC, pelo sinal

/ / que sai do filtro F2 e gera o sinal CKESTR, o qual é enviado para o PA ^través dos fios 13a da conexão 13.

Lisboa, 3 0 ABR. ZíiOl

Dra. Maria Silvina Pferreira

Agente Oficial de Propriedade Industciàl R. Castilho, 201-3.° E- 1070-051 LISBOA

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Claims (15)

1. REIVINDICAÇÕES 1. Dispositivo para transmitir, receber e descodificar fluxos audio-visuais, daqui em diante designados por fluxos MPEG, organizados de acordo com a norma ISO/IEC 11172 e que resultam da multiplexagem de fluxos audio e video codificados, assim como de fluxos de dados dependentes do utilizador, daqui em diante designados por “dados privados”, compreendendo o dispositivo (DEC) compreende: meios de desmultiplexagem e sincronização (DES) para desmultiplexar os fluxos MPEG nos fluxos de dados constituintes audio, video e privados e para extrair a informação de sincronização dos fluxos MPEG, meios (DA, DV) para descodificar fluxos audio e video, e meios (UA, UV) para a apresentação de sinais audio e video em forma analógica; está associado a um controlador (CNT) que compreende uma unidade de processamento e que controla e supervisiona as operações de desmultiplexagem e descodificação; é realizado como uma placa de circuito impresso que dá forma aos meios desmultiplexagem e de sincronização (DES) que é uma unidade distinta do controlador (CNT), e que também compreende primeiros meios de interface (CSC) para conexão a uma unidade periférica (MEL) que constitui uma fonte local ou um receptor local dos referidos fluxos MPEG, segundos meios de interface (LA, CIS) para conexão a uma rede de telecomunicações (2, 3) através da qual o dispositivo (DEC) recebe os referidos fluxos MPEG de fontes remotas ou os transmite para receptores remotos e "bus" internos (E, U) para assinalar a transferência entre as diferentes unidades no dispositivo e entre o dispositivo e o controlador, caracterizado pelo facto de os referidos segundos meios de interface compreenderem uma primeira unidade (IA) proporcionada para conexão a uma primeira linha série (2) da rede de telecomunicações destinada à transmissão assíncrona de fluxos MPEG e uma segunda unidade (CIS) para conexão a uma segunda linha série (3) destinada à transmissão sincronizada de fluxos, comandos e dados MPEG, daqui em diante designados por “mensagens”, que não podem ser inseridos nos fluxos MPEG e que são dirigidos ao controlador (CNT), e sinais que acusam que foi recebida uma mensagem ou que foi efectuada uma operação; e pelo facto de o dispositivo ser disposto de para receber fluxos MPEG do controlador e transmitir fluxos MPEG para o referido controlador (CNT).
2. 2. Dispositivo de acordo com a reivindicação 1, caracterizado por os referidos "bus" internos (E, U) estarem ligados a um outro "bus" (4) que é o "bus" do controlador (CNT) e compreende: um "bus" de entrada (E) ao qual estão também ligados os primeiros meios de interface (CSC), a referida primeira unidade (IA) dos segundos meios de interface e os meios de desmultiplexagem e sincronização (DES) e que permite: a transferência de fluxos MPEG dos primeiros meios de interface (CSC) e da referida primeira unidade (IA) dos segundos meios de interface para os meios de desmultiplexagem e sincronização (DES) e vice versa; envio de dados privadps. extraídos dos fluxos MPEG para o controlador (CNT); envio de mensagens e de sinais de acusado de recepção dos meios de desmultiplexagem e sincronização (DES) para o controlador (CNT) e vice versa; acesso do controlador (CNT), através do "bus" controlador (4), aos primeiros e segundos meios de interface (CSC, IA, CIS) e aos meios de desmultiplexagem e sincronização (DES) para escrever informações de programação e ler informações sobre o funcionamento do dispositivo, um "bus" de saída (U) ao qual estão também ligados os meios de desmultiplexagem e sincronização (DES), os meios (DA, DV) para descodificar os fluxos audio e video e o controlador (CNT) e que permite a transferência dos meios de desmultiplexagem e sincronização (DES) para os meios de descodificação (DA, DV) dos fluxos desmultiplexados audio e video, e o acesso, pelo controlador (CNT) aos meios de descodificação e apresentação t (DA, DV, UA, UV) para a sua programação.
3. 3. Dispositivo de acordo com a reivindicação 2, caracterizado por a segunda unidade (CIS) dos segundos meios de interface estarem ligados directamente aos meios de desmultiplexagem e sincronização (DES) através de uma terceira linha série (6).
4. 4. Dispositivo de acordo com qualquer das reivindicações 1 a 3, caracterizado por a referida placa de circuito impresso constituir uma expansão de um computador pessoal que realiza o referido controlador (CNT) e que também está encarregado de programar os meios de interface (IA, CIS, CSC), os meios de desmultiplexagem e sincronização (DES), os meios de descodificação (DA, DV) e os meios de apresentação (UA,'UV), funcionando os meios de desmultiplexagem e sincronização (DES) sem envolver a unidade de processamento do controlador (CNT).
5. 5. Dispositivo de acordo com qualquer das reivindicações 1 a 3, caracterizado por a referida placa de circuito impresso incorporar também o controlador (CNT), para realizar um dispositivo de descodificação autónomo pré-programado.
6. 6. Dispositivo de acordo com qualquer das reivindicações anteriores, caracterizado por compreender meios de armazenamento temporário (MT); funcionalmente subdivididos em quatro secções (BS, BA, BV, BD), a primeira das quais se destina à memorização dos fluxos MPEG a serem desmultiplexados e descodificados e as outras três secções se destinam, respectivamente, à memorização dos fluxos desmultiplexados audio, video e de dados.
7. 7. Dispositivo de acordo com as reivindicações combinadas 1, 2, 3 e 6, caracterizado por os meios de desmultiplexagem e sincronização (DES) compreenderem: · v : terceiros meios de interface (DM) para a transferência do "bus" de entrada (E) para os meios de armazenamento temporário (MT) e vice versa, com uma técnica de acesso de memória directa, sendo os fluxos MPEG provenientes de ou dirigidos para os primeiros meios de interface (CSC), para os meios (IA) para conexão à primeira linha série (2) ou ao controlador (CNT); quartos meios de interface (IU) para a transferência de fluxos desmultiplexados audio e video dos meios de armazenamento temporário (MT) para o "bus" de saída (U); quintos meios de interface (IS) para gerir a troca de sinais, através da terceira linha série (6), entre os meios (CIS) para conexão à segunda linha série (3) e os meios de desmultiplexagem e sincronização (DES); um analisador gramatical (PA) que recebe os fluxos MPEG dos meios de armazenamento temporário (MT), os desmultiplexa e deles extrai as informações de sincronização compreendendo pelo menos informação (SCR) representativa

   de uma frequência base para a reconstrução local de um sinal de relógio nessa frcqucncia base; meios de controlo (CM) para os meios de armazenamento temporário (MT); sextos meios de interface (ICP) para permuta de informação com o controlador (CNT), meios esses que tomam a informação sobre o funcionamento do dispositivo disponível para o controlador, fornecem comandos aos outros circuitos dos meios de desmultiplexagem e sincronização (DES) e que têm tarefas de arbitragem para evitar conflitos no acesso aos "bus" de entrada (E) através dos meios de desmultiplexagem e sincronização (DES) ou através do controlador (CNT); ... meios de sincronização (FD) para a reconstrução local do sinal de relógio de frequência base e para gerar um sinal de regulação (CKESTR) que determina a frequência de leitura pelo analisador gramatical (PA) na primeira secção (BS) dos meios de armazenamento temporário (MT).
8. 8. Dispositivo de acordo com a reivindicação 7, caracterizado por o referido analisador gramatical (PA) compreender: uma unidade de recepção (IRD) para receber dados da primeira secção (BS) dos meios de armazenamento temporário, unidade essa que requer os dados numa frequência determinada pelo referido sinal de regulação (CKESTR); meios (SD), ligados a uma saída da unidade de recepção (IRD) para transferir, para os quintos meios de . interface (IS) a informação a ser enviada para a segunda linha série (3); primeiros meios de descodificação (Dl, D2, D3) também ligados à saída da unidade de recepção (IRD) para: reconhecer e descodificar códigos representativos da informação de serviço inserida nos fluxos MPEG para permitir a sua desmultiplexagem; comunicar a informação extraída dos referidos códigos a uma unidade de controlo (CPA) ou a uma memória de parâmetro (MP) dependendo do tipo de informação; extrair e enviar para os meios de sincronização (FD) a referida informação (SCR) representativa de uma frequência base; segundos meios de descodificação (D4) para: reconhecer e separar os pacotes relevantes para os fluxos de dados de vídeo, audio c privados multiplexados nos fluxos MPEG; fornecer os pacotes às respectivas portas de saída (POA, POV, POU) para envio subsequente, respectivamente para a segunda, terceira e quarta secções (BA, BV, BD) dos meios de armazenamento temporário (MT); e fornecer informações de serviço extraídas de um registo de cabeçalho dc cada pacote à memória de parâmetro (MP), comunicando também os primeiros e segundos meios de descodificação (Dl, D2, D3, D4) à referida unidade de controlo (CPA), situações anómalas detectadas; a referida, memória parâmetro (MP), que é também acessível pelo controlador. . (CNT) para escrever informações de programação e ler informações extraídas -dos fluxos MPEG e que controla os segundos meios de descodificação (D4) de modo a possibilitar a extraeção de uma sequência de pacotes relevante para um ou mais fluxos predeterminados dos diferentes tipos; a referida unidade de controlo (CPA), que é disposta para iniciar uma série de operações do analisador gramatical (PA) quando recebe um sinal de início do controlador (CNT) e para activar, com base na informação reconhecida pelos . ·,.-. próprios primeiros meios de descodificação e da informação contida..na memória de parâmetro (MP), pertencendo qualquer da unidades (D2, D3) aos primeiros meios de descodificação destinados a reconhecer códigos específicos, ou aos segundos meios de descodificação (D4). '· . > ri
9. 9. Dispositivo de acordo com a reivindicação 8, caracterizado por o referido analisador gramatical (PA) compreender também meios (MX3, MX4) controlados pela referida unidade de controlo (CPA) e ligados entre a saída da unidade de recepção (IRD) e as portas de saída (POA, POV) para os fluxos de audio e de video, para transferir os pacotes de um fluxo MPEG directamente da unidade de recepção (IRD) para uma dessas portas de saída, de modo que esses pacotes desviem os segundos meios de descodificação (D4).
10. 10. Dispositivo de acordo com qualquer das reivindicações 7 a 9, em que os referidos meios de armazenamento temporário (MT) são feitos de uma memória de __ 6 __ 6

    acesso aleatório dinâmica, caracterizado por os referidos meios de controlo (CM) í capazes dc servir pedidos de acesso, provenientes dos meios de dcsmultiplcxagem c sincronização (DES), para escrever fluxos MPEG para serem desmultiplexados ou ler fluxos desmultiplexados audio, video ou de dados em ou respectivamente de uma das secções (BS, BA, BV, BD) dos meios de armazenamento temporário (MT), e pedidos de acesso provenientes do controlador (CNT) para escrita/leitura de informações relevantes para a programação do dispositivo ou funcionamento em/de qualquer posição dos meios de armazenamento temporário (MT) e compreende: um circuito de arbitragem (ARB) que está preparado para: receber os pedidos para escrever na ou ler da memória; gerar sina;s. (ADPU) para escolher um apontador de escrita/leitura relevante para uma dâS-secções (BS, BA, BV, BD) ou um apontador de escrita/leitura relevante para toda a memória e sinais (WR, RD) para comandar a escrita/leitura; gerar sinais (ACKW, ACKR) que acusam que a operação foi efectuada, para ser enviada para a unidade que os requer; e verificar a condição de preenchimento das secções individuais (BS, BA, BV, BD) que geram os sinais relevantes para essa condição; um circuito (CIM) para controlar o endereçamento dos meios de armazenamento temporário (MT), circuito esse que identifica, em função dòs referidos sinais de selecção gerados pelo circuito de arbitragem (ARB), uma secção ou posição apropriada nos meios de armazenamento temporário (MT) e gera comandos e endereços de escrita/leitura, enviando-os para os meios de armazenamento temporário (MT); um par de registos (RER, REW), controlados pelo circuito de controlo de endereçamento (CIM), para armazenamento temporário, respectivamente, dos dados lidos de e para serem escritos nos meios de armazenamento temporário (MT).
11. 11. Dispositivo de acordo com a reivindicação 10, caracterizado por o circuito de arbitragem (ARB) dos meios (CM) de controlo da memória compreender: meios (MX6, CN1) para seleccionar um pedido de escrita/leitura a ser servido, meios esses que compreendem um multiplexador (MX6) a cujas entradas chegam todos os pedidos possíveis e um contador (CN1) do qual o valor de i \ 1 \

    contagem constitui um sinal de comando para ajustar o multiplexador (MXK) e que é feito parar cada vez que um pedido de escrita/leitura é transferido para a saída do multiplexador (MX6), contendo também o valor de contagem do contador (CN1) informações sobre o tipo de operação de memória a ser realizada; ilma rede lógica dc controlo (LCA), que c disposta para: receber do desmultiplexador (MX6) o pedido seleccionado e do contador (CN1) o valor de contagem correspondente; verificar a condição de memória para ver se a operação pode ser efectuada; gerar, se a operação puder ser efectuada, um comando de escrita/leitura, um comando de emissão do sinal que acusa que a operação foi completatíâ, um comando para incrementar o apontador envolvido na operação, e um sinal para reiniciar a contagem do contador (CN1); e gerar, se a operação não puder ser efectuada, um sinal de interrupção para o controlador (CNT): um circuito de geração de endereço (GPU), que é disposto para apresentar na saída, em correspondência com um pedido e em função do valor de contagem do contador (CN1) ou de um endereço fornecido pelo controlador (CNT) e do sinal de incremento ; fornecido pela rede lógica de controlo (LCA), o endereço da , primeira posição disponível para escrever ou da primeira posição que contem os dados a serem lidos na secção respeitante nos meios de armazenamento temporário (MT), para efectuar uma comparação entre os apontadores de leitura e de escrita de uma mesma secção para determinar o nível de preenchimento e para gerar, em consequência: um primeiro sinal de situação (STAT) que indica se o nível de preenchimento se situa entre um limiar superior e um limiar inferior ou excedeu o limiar superior èm consequência de uma escrita ou se caiu abaixo do limiar inferior em consequência de uma leitura e o qual é enviado para os terceiros meios de interface (DM) para provocar a suspensão ou o reinicio do envio de dados para os meios de armazenamento temporário (MT); um segundo sinal de situação (ISTAT) que indica uma condição de cheio ou vazio de uma secção dos meios de armazenamento temporário (MT) e é enviado para a referida rede lógica de controlo (LCA) para permitir a decisão de efectuar ou não uma operação; e um terceiro sinal de situação (LEVEL) que representa a 8 j diferença entre os apontadores de leitura e de escrita na primeira secção (BS) dps meios de armazenamento temporário (MT) e é enviado para os meios de sincronização (FD); um circuito (DAK) que gera sinais de acusado de recepção, que gera esses sinais sob comando da rede lógica de controlo (LCA) e em função do valor de contagem do contador (CN1), correspondente ao pedido que está a ser servido.
12. 12. Dispositivo de acordo com a reivindicação' 11, caracterizado por os referidos meios de sincronização (FD) compreenderem: - "“-um circuito para reconstruir e verificar o sinal de relógio de frequênçia base, circuito esse que compreende um oscilador de voltagem controlada (VCO) que é controlado por um sinal obtido por filtragem num primeiro filtro digital de passagem baixa (Fl) e que converte para a forma analógica um sinal que representa a diferença entre um sinal de saída instantâneo do oscilador (VCO) e o valor nominal da referida frequência de base, extraída dos fluxos MPEG; um circuito para gerar um sinal de regulação, compreendendo o circuito um segundo filtro digital de passagem baixa (F2) disposto para filtrar, com uma periodicidade predefinida, o terceiro sinal de situação (LEVEL) e para fornecer o sinal filtrado a um divisor digital (DIV), que gera o sinal de regulação dividindo uma frequência fixa pelo valor filtrado e fornece esse sinal ao analisador gramatical (PA).
13. 13. Dispositivo de acordo com a reivindicação 12, caracterizado por os referidos primeiros e segundos filtros digitais (Fl, F2) serem programáveis pêlo controlador (CNT).
14. 14. Dispositivo de acordo com qualquer das reivindicações 7 a 13, caracterizado por os quintos meios de interface (IS) compreenderem meios (TH, IPT) para a inserção de dados, mensagens e sinais de acusado de recepção a serem enviados para a segunda linha série (3) em molduras organizadas de acordo com um protocolo HDLC e para inserir as moldura HDLC numa moldura PCM e meios (IPR, RH) para extrair as molduras preparadas de acordo com um protocolo HDLC de uma moldura PCM i

    proveniente da segunda linha série (3), para a extracção de acusado de recepção das molduras HDLC e para a transferência dos dados para os meios de armazenamento temporário (MT) e disponibilizar as mensagens e os sinais de acusado para o controlador (CNT).
15. 15. Dispositivo de acordo com qualquer das reivindicações 7 a 14, caracterizado por os referidos sextos meios de interface (ICP) compreenderem um circuito (GIR) para gerir pedidos de interrupção, que compreende: meios de reconhecimento (Ll) que compreendem uma pluralidade de elementos associados, cada um deles a um tipo de pedido de interrupção, para reconhecer a chegada dos pedidos e os manter disponívéis até terem sido servidos: meios de porta (Pl) ligados às saídas de todos os elementos nos referidos meios de reconhecimento (Ll), para assinalar chegadas de pedidos ao computador (CNT); meios de armazenamento (Rl) para armazenar os pedidos de interrupção e que compreendem uma pluralidade de elementos, estando cada elemento ligado à saída de um elemento dos meios de reconhecimento (Ll) e que estão dispostos para transferir o respectivo pedido ao controlador (CNT) quando ele recebe um comando de leitura do referido controlador; meios de reajustamento (P2, P3) inseridos entre a saída de cada elemento dos meios de armazenamento (Rl) e uma entrada de reajustamento de cada elemento dos meios de reconhecimento (Ll), para reajustar o respectivo pedido após a chegada do comando de leitura; meios de activação (R2), ligados aos meios de reajustamento (P2, P3), para activar o envio de um pedido para o controlador (CNT) pelos meios de reconhecimento (Ll) apenas na presença de um sinal de activação fornecido pelo próprio controlador. 3 0 ABR. 2001 Lisboa,

    Dra. Maria Silvina Fferreira Agente Oficial de Propriedade Industrial R. Castilho, 201-3.° E- 1070-051 LISBOA Telefs. 213 851339 - 213 854 C13