ITTO941068A1 - Dispositivo per la ricetrasmissione e decodifica di sequenze audiovisi ve compresse. - Google Patents
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Abstract
SI FORNISCE UN DISPOSITIVO PER LA TRASMISSIONE E DECODIFICA DI SEQUENZE AUDIOVISIVE ORGANIZZATE SECONDO LA NORMATIVA ISO/IEC 11172. IL DISPOSITIVO (DEC) COMPRENDE INTERFACCE (CSC, IA, CIS) PER IL COLLEGAMENTO A UN DISPOSITIVO LOCALE DI MEMORIZZAZIONE (MEL) O A UNA RETE DI TELECOMUNICAZIONI (2, 3) PER LA RICEZIONE DI SEQUENZE DA SORGENTI REMOTE O L'INVIO DI SEQUENZE A RICEVITORI REMOTI; MEZZI DI DEMULTIPLAZIONE E SINCRONIZZAZIONE (DES) PER SCOMPORRE LE SEQUENZE AUDIOVISIVE NEI FLUSSI AUDIO VIDEO E DATI PRIVATI CHE LE COSTITUISCONO E PER ESTRARRE DALLE SEQUENZE INFORMAZIONI DI SINCRONIZZAZIONE, E MEZZI (DA, DV, UA, UV) PER LA DECODIFICA DEI FLUSSI AUDIO E VIDEO E LA PRESENTAZIONE IN USCITA DI SEGNALI AUDIO E VIDEO IN FORMA ANALOGICA. UN CONTROLLORE (CNT) PROVVEDE AL COMANDO E ALLA SUPERVISIONE DELLE OPERAZIONI DI DEMULTIPLAZIONE E DECODIFICA.(FIG. 1)
Description
Descrizione dell'invenzione avente per titolo:
"DISPOSITIVO PER LA RICETRASMISSIONE E DECODIFICA DI SEQUENZE AUDIOVISIVE COMPRESSE"
La presente invenzione si riferisce ai sistemi di trattamento di segnali audio e video numerizzati, e in particolare riguarda un dispositivo per la ricetrasmissione e decodifica di sequenze audiovisive compresse, organizzate secondo la normativa internazionale ISO/IEC 11172, nota anche come ISO/MPEG-1. Per semplicità, tali sequenze saranno chiamate nel Seguito sequenze o dati MPEG.
Come noto, le sequenze MPEG sono sequenze a divisione di tempo in cui sono multiplatì, oltre a flussi di pacchetti audio e video, anche flussi di pacchetti relativi a dati di altro tipo (nel seguito chiamati "dati privati"), che sono generati da un utente e la cui natura dipende completamente dall'utente stesso. La codifica del flusso di bit che compone una di dette sequenze prevede due livelli: un livello esterno ("livello di sistema"), che fornisce le funzioni necessarie per utilizzare uno o più flussi dati compressi in un sistema, e un livello interno ("livello di compressione") che fornisce le funzioni necessarie per la codifica dei dati audio e video.
Un decodificatore di sequenze MPEG dovrà quindi comprendere una parte di decodifica del livello di sistema, per scomporre le sequenze nelle diverse componenti (audio, video e dati) e provvedere al recupero delle informazioni necessarie per la sincronizzazione tra le componenti audio e video, una parte di decodifica video e una parte di decodifica audio. Le funzioni devolute alle tre parti di decodifica e le lore esigenze sono descrìtte in dettaglio rispettivamente nelle parti 1, 2 e 3 della normativa.
Sono già disponibili in commercio dispositivi per la decodifica di sequenze audiovisive MPEG. In particolare, il dispositivo "CL 450 Development Kit" della ditta C-CUBE è un dispositivo, da collegare a un calcolatore personale, che svolge le funzioni di decodifica audio e video e in più c'onsente la sovrapposizione (overlay) del segnale video decodificato al segnale di uscita di una scheda videografica, in modo da consentire la presentazione del segnale video in una finestra di una applicazione grafica. Le funzioni previste dalla parte di sistema deH'algoritmo sono demandate a un programma separato, eseguito dall'unità elaborativa del calcolatore.
Il dispositivo presenta alcuni inconvenienti dovuti a questa ripartizione di compiti tra il dispositivo stesso e il calcolatore personale ospite.
Un primo inconveniente è che il dispositivo stesso non può essere utilizzato come dispositivo autonomo, in quanto è privo di funzioni essenziali quali la sincronizzazione. Inoltre, il fatto che certe funzioni siano devolute all'unità elaborativa del calcolatore rallenta le operazioni di questo , e ne penalizza le prestazioni, se esso deve compiere altre operazioni. Inoltre le operazioni di sincronizzazione sono complicate da gestire da programma e i risultati ottenuti non sono eccellenti.
Il dispositivo noto è inoltre poco flessibile, in quanto non può collegarsi direttamente a sorgenti diverse, ma ha bisogno, per questo scopo, di schede di interfaccia esterne da associare al controllore. A parte la difficoltà di reperire in commercio tali schede, il loro uso richiederebbe l’impegno del bus del calcolatore, ciò che sottrae risorse agli eventuali altri compiti.
Secondo l'invenzione si fornisce invece un dispositivo che è utilizzabile sia come dispositivo autonomo, in quanto è dotato dei mezzi per svolgere anche le funzioni richieste dalla parte di sistema, sia come espansione di un convenzionale calcolatore personale, e che è munito di circuiti per il collegamento diretto a differenti sorgenti di dati esterne. Inoltre, quando usato in associazione con un calcolatore, il dispositivo è in grado di svolgere le funzioni di decodifica e realizza i collegamenti con le sorgenti esterne senza sottrarre risorse elaborative al calcolatore stesso.
Le caratteristiche dell'invenzione sono riportate nelle rivendicazioni che seguono.
A maggior chiarimento si fa riferimento ai disegni allegati, in cui:
- la fig. 1 è uno schema a blocchi del dispositivo oggetto dell'invenzione; '
- la fig. 2 è uno schema a blocchi del circuito di demultiplazione e sincronizzazione (blocco DES di fig. 1);
- la fig. 3 è una rappresentazione dell'organizzazione dei dati secondo la normativa MPEG-1; ! la fig. 4 è uno schema logico del flusso dati attraverso il circuito di demultiplazione ed sincronizzazione; <1>
- la fig. S è uno schema logico dell'analizzatore sintattico facente parte del circuito di demultiplazione ed sincronizzazione (blocco PA in fig. 2);
- le figure 6 - 9 sono diagrammi di flusso delle operazioni dell' analizzatore sintattico; !
- le figure 10 - 19 sono schemi più dettagliati di altre unità del circuito di demultiplazione ed sincronizzazione.
Prima di illustrare la struttura del dispositivo oggetto dell'invenzione si riassumono brevemente le funzioni che esso deve compiere. '
Il dispositivo deve essere in grado di ricevere le sequenze audiovisive MPEG da una pluralità di sorgenti, in particolare: dal disco rigido di un convenzionale calcolatore personale, di cui il dispositivo può costituire una espansione per fornire la potenza elaborativa necessaria per decodificare in tempo reale tali sequenze audiovisive; da un dispositivo locale di memorizzazione di tipo numerico; da un dispositivo remoto di memorizzazione di tipo numerico o da un codificatore tramite una rete di telecomunicazione. Per questo scopo nel dispositivo sono incorporate le necessarie interfacce. Il dispositivo separa le informazioni video e audio di una sequenza ricevuta, le decodifica e fornisce aH'utente, in modo sincronizzato, immagini video in movimento di qualità elevata e segnali audio di qualità pari a quella dei dischi compatti stereofonici. Nella decodifica sono anche messe in atto strategie per eliminare gli effetti di eventuali errori di trasmissione. Inoltre, le immagini video decodificate possono essere mescolate in tempo reale con i segnali di uscita di un convenzionale adattatore per grafica del calcolatore ed essere mostrate su una finestra sul monitor del calcolatore. Il dispositivo, che fc
realizzato su una scheda, può essere preprogrammato e agire come dispositivo
autonomo con l'ausilio di un controllore presente sulla scheda, oppure può
essere programmabile da un controllore esterno (p. es. un calcolatore
personale). Il disegno allegato mostra a titolo di esempio un controllore
esterno CNT, e la descrizione si riferisce per maggior generalità al caso in cui
il dispositivo sia programmabile. !
Oltre a svolgere le funzioni di ricezione e decodifica, il dispositivo può
anche essere fatto funzionare come dispositivo di memoria o come
trasmettitore (o riproduttore) di sequenze MPEG.
Il dispositivo può trovare impiego in applicazioni quali accesso . a basi i
dati di informazioni multimediali, servizi di video su domanda ecc.
Ciò premesso, come si vede in fig. 1, il dispositivo, indicato nel suo
complesso con DEC, comprende:
- una parte di collegamento con sorgenti (o ricevitori, a seconda del modo di
funzionamento) di sequenze MPEG, comprendente i seguenti organi: CSC,
per il controllo del trasferimento dei dati su un bus 1 di collegamento a
convenzionali unità periferiche di calcolatore; IA, per il collegamento con una prima linea seriale bidirezionale 2 su cui il trasferimento dei dati
avviene in modo asincrono; CIS, per il collegamento con una seconda linea
seriale bidirezionale 3 su cui il trasferimento dei dati avviene in ' modo
sincrono;
- un circuito DES di demultiplazione e sincronizzazione, associato a una
memoria esterna MT, destinata da un lato a memorizzare temporaneamente
le sequenze da demultiplare e decodificare e dall'altro i flussi audio e: video e i dati privati dcmultiplati da inviare ai decodificatori o rispettivamente al control lore;
- una parte di uscita dei dati audio e video, comprendente i decodificatori audio DA e video DV e circuiti per fornire agli utenti i dati decodificati e per effettuare il mescolamento tra segnali video decodificati e segnali grafici.
Il dispositivo comprende inoltre un bus d'ingresso E e un bus di uscita U attestali a un bus 4 del controllore esterno CNT. Per semplicità di disegno, nei bus E, U, 4 non si sono distinti i gruppi di fili destinati al trasferimento dei dati da quelli destinati al trasferimento di comandi e/o indirizzi. Per quanto riguarda il trasporto dati, i bus sono p. es. bus a 16 bit. Il bus E serve per lo scambio di infonnazioni (dati, comandi...) tra IA o CSC da un lato e il circuito di demultiplazione e sincronizzazione DES dall'altro, per il trasferimento da questo al controllore esterno dei "dati privati" inseriti nelle sequenze MPEG e per la programmazione da parte del controllore esterno CNT di tali organi e di CIS. Questo è invece collegato direttamente al circuito di demultiplazione DES tramite una ulteriore linea seriale 6. Il bus U serve per il trasferimento ai decodificatori audio e video DA, DV dei rispettivi flussi da decodificare e per la programmazione degli stessi decodificatori. I due bus E, U sono collegati al bus 4 tramite opportuni circuiti di pilotaggio PE, PU, comandati (tramite segnali inoltrati su una connessione 5) dal circuito DES in modo da evitare conflitti di accesso ai bus da parte dei diversi organi. Per semplicità di disegno, nei blocchi IA, CIS, CSC, DES si sono incorporati anche i circuiti di pilotaggio eventualmente necessari per il loro collegamento alle connessioni ad esse attestate e i circuiti di decodifica dei segnali che permettono a CNT di accedere ai diversi blocchi.
Tornando ai diversi blocchi che costituiscono il decodificatore DEC, l'unità CSC è una convenzionale unità di controllo di un'interfaccia per piccoli sistemi di calcolatori (SCSI = Small Computer System Interface) per la lettura da un'unità periferica (p. es. un dispositivo locale numerico di memorizzazione ) collegata al bus 1 e la scrittura in tale unità di soli dati MPEG. L'unità CSC è collegata sia al bus E, per il trasferimento dei dati'MPEG, sia al bus 4 del controllore esterno per esserne programmato.L'unità GSC è per esempio realizzata mediante il componente commercializzato dalla Advanced Micro Devices con la sigla AM53C94. Le caratteristiche e le modalità di operazione di tale componente non sono influenzate dalla presente invenzione e sono riportate nei fogli illustrativi dello stesso.
Il dispositivo IA serve, come detto, per interfacciare il decodificatore DEC con una linea seriale asincrona 2 su cui possono essere trasmessi dati provenienti da un codificatore MPEG o da un dispositivo di memoria remoti, p. es. attraverso un dispositivo di decodifica remoto DECR identico a DEC.
L'interfaccia 1A è un circuito che agisce sostanzialmente da convertitore di protocollo, trasformando la linea seriale bidirezionale 2 in una coppia di porte parallele, una per l'ingresso e l'altra per l'uscita dei segnali, collegate al bus d'ingresso E. L'interfaccia IA può essere per esempio realizzata mediante il componente C011 della ditta 1NMOS. Le caratteristiche e le modalità di operazione di tale componente non sono influenzate dalla presente invenzione c sono riportate nei fogli illustrativi dello stesso.
L'unità CIS è destinata a interfacciare il dispositivo DEC con una linea seriale sincrona 3 che, analogamente alla linea 2, permette il collegamento con un dispositivo remoto DECR. La linea 3 è destinata a convogliare dati trasmessi per esempio secondo i protocolli stabiliti dalle Raccomandazioni G.703, G.704 del CCITT per quanto riguarda il livello fisico e la struttura di trama. In questo caso la linea 3 è per esempio una linea a 2 Mbit/s su cui la trasmissione è organizzata secondo un protocollo HDLC (high-lcvel data link control = comando di collegamento dati ad alto livello) sovrapposto a una trama PCM di 32 canali da 64 kbit/s. I dati trasmessi sulla linea 3 ! possono comprendere, oltre alle sequenze MPEG, dati relativi a immagini fisse, sottotitoli, testi e grafica e, in generale, dati e comandi che non i possono essere inseriti nelle sequenze MPEG. Questi ultimi sono scambiali sotto forma di messaggi il cui flusso è regolato da opportuni comandi fomiti da DES. Il decodificatore locale DEC e quello remoto DECR si scambiano anche, tramite la stessa linea, i segnali di conferma previsti dai protocolli di trasferimento dati. L'interfaccia CIS può per esempio essere realizzata mediante il componente PCMSC V7311 della Italtel. Le caratteristiche e le modalità di operazione ; di tale componente non sono influenzate dalla presente invenzione e sono riportate nei fogli illustrativi dello stesso.
Quando il dispositivo opera come decodificatore, una qualsiasi delle interfacce suddette può ricevere i dati e fornirli al circuito DES per la demultiplazione. Quando il dispositivo opera come trasmettitore di sequenze MPEG, i dati MPEG sono prelevati attraverso le interfacce CSC o IA su comando del controllore e sono fomiti all'interfaccia CIS per l'inoltro sulla linea 3 verso il dispositivo DEC associato al ricevitore; attraverso l'interfaccia ClS, il dispositivo può anche ricevere e trasmettere dati non MPEG, come detto sopra. Quando il dispositivo opera come dispositivo di memorizzazione ,potrà ricevere e trasmettere dati (MPEG o no) attraverso CIS: i dati ricevuti sono inoltrati al controllore CNT, e i dati da trasmettere sono fomiti dallo stesso controllore.
Il blocco DES funge da controllore di sistema e realizza i diversi modi di funzionamento del dispositivo in base alla programmazione fornita dal controllore esterno.
In particolare, nel caso di decodifica, DES deve riconoscere nei flussi MPEG i diversi tipi di segnali (audio, video e dati privati), separarli e fornirli ai dispositivi di utilizzazione (decodificatori o controllore) e gestire la sincronizzazione; nel corso della demultiplazione. DES effettua anche una rilevazione di errori dovuti alla trasmissione su un canale rumoroso e li segnala al controllore esterno. DES è collegato alla memoria esterna MT, che è una memoria dinamica a lettura e scrittura (DRAM), tramite un bus dati bidirezionale 10 e una connessione 11 per Tindirizzamento e il controllo della memoria.
Per la sincronizzazione, DES sfrutta informazioni contenute nel flusso dati MPEG, e in particolare i riferimenti di orologio di sistema SCR che permettono di ricostruire localmente il segnale di orologio di sistema CKS a 90 KHz.
Quando invece il dispositivo DEC opera come trasmettitore o dispositivo di memoria, DES potrebbe anche essere trasparente ai flussi dati è non effettuarne la demultiplazione.
II decodificatore video DV, che può essere programmato dal controllore esterno CNT, riceve i dati video compressi da DES attraverso il bus U, li decodifica con le modalità previste dalla normativa MPEG e fornisce i segnali video decodificati a un'unità di uscita video UV, che ha il compito di effettuare tutti i trattamenti delle immagini necessari affinché esse possano inserirsi in una finestra di visualizzazione voluta. In UV è incorporalo anche il convertitore numerico-analogico di uscita. Nel caso in cui il dispositivo sia usato in unione con un calcolatore personale, il blocco UV comprende anche organi per la sovrapposizione delle immagini decodificate a segnali! grafici forniti dal calcolatore sotto forma di segnali numerici RGB tramite una connessione 7. I segnali video analogici ottenuti con la decodifica sono presentati su un'uscita 8. Il decodificatore video DV è convenzionale e può essere realizzato per esempio mediante il componente CL450 della C-CUBE. Anche gli organi che compongono il blocco UV sono convenzionali e possono essere quelli che svolgono le stesse funzioni in associazione con tale componente nel già citato "CL 450 Development Kit".
II decodificatore audio DA riceve tramite il bus U i pacchetti' audio compressi da decodificare ed effettua le operazioni di decodifica come stabilito dalla normativa. Il decodificatore audio, che può essere p. ies. il componente L64111 della LSI Logic Corporation, fornisce i segnali audio decodificati a un'unità di uscita audio UA comprendente un convertitore numerico-analogico, un circuito di elaborazione per effettuare trattamenti del segnale richiesti dall'utente e un amplificatore di uscita. I segnali audio sono poi fomiti all'utente tramite la connessione 9.
Con riferimento alla fig. 2, il circuito di demultiplazione DES comprende sostanzialmente: un analizzatore sintattico PA (parser) che separa i flussi video e audio e i dati privati ed estrae le informazioni di sincronizzazione; un controllore CM della memoria MT; un'unità DM di gestione del trasferimento dati dal bus E alla memoria e viceversa; dispositivi IS, ICP di interfaccia verso la linea seriale sincrona 6 (fig. 1) e il controllore CNT; circuiti FD di effettuazione delle operazioni relative alla sincronizzazione; un'interfaccia di uscita IU verso i decodificatori video e audio.
L'analizzatore sintattico PA sfrutta, per il suo funzionamento, informazioni di servizio contenute in campi particolari delle sequenze MPEG, i quali iniziano con un codice che ne permette l'identificazione. Per facilitare la comprensione delle funzioni di PA, nella fig. 3 si è riportata la struttura del livello ISO 11172 e del livello sequenza audiovisiva o "pack", indicando le informazioni d'interesse per l'invenzione. Maggiori ' dettagli sono specificati nella parte 1 della normativa.
Una trasmissione organizzata secondo la normativa MPEG è costituita da una successione di sequenze (dati o informazioni di sincronismo); PACI, PAC2...PACn, ognuna delle quali comprende, come indicato per PACI
- un codice di inizio sequenza PSC (pack start code),
- un gruppo di parole SCR che codificano l'omonima informazione;
- un'eventuale intestazione di sistema SH ("system header”), che inizia ì con un codice di inizio intestazione di sistema SHSC ("system headér start code") e contiene informazioni di servizio (INFO) che hanno validità iper un insieme di pacchetti. Le informazioni contenute in tale intestazione e che hanno interesse per il funzionamento di PA saranno esaminate in seguito;
- un certo numero di pacchetti PCKl...PCKn, ognuno dei quali (come indicato per PCK1) inizia con un prefisso del codice di inizio pacchetto PSCP ("packet start code prefix"), seguito da un'intestazione PCKH c poi dai dati PDAT; il prefisso PSCP contiene, tra l'altro, l’informazione sul tipo di pacchetto (audio/video/dati privati), mentre l'intestazione contiene ^identità del flusso a cui il pacchetto si riferisce, la lunghezza del pacchetto e altre informazioni utilizzate dai decodificatori, in particolare informazioni temporali PTS (presentation time stamp = indicazione del tempo di presentazione) e DTS (decoding lime stamp = indicazione del tempo di decodifica).
Dopo l'ultima sequenza PACn, è previsto un codice di fine sequenza IEC ("ISO 11172 end code").
La struttura e il funzionamento di PA saranno descrìtti con riferimento alle figure 5 - 9.
Ritornando alla fig. 2, il controllore CM gestisce la memoria esterna MT in modo tale che questa sia funzionalmente suddivisa in quattro sezioni, organizzate ognuna in una struttura di tipo FIFO, destinate rispettivamente a memorizzare temporaneamente le sequenze in arrivo e i flussi audio, video e dati privati demultiplati da inviare ai decodificatori o rispettivamente al calcolatore esterno. La struttura di CM sarà descritta in seguito, con riferimento alle figure 16, 17
L'unità DM comprende organi per gestire lo scambio di dati tra la memoria MT (fig. 1) e le unità IA e CSC (attraverso il bus E) o il controllore CNT (attraverso i bus E ed U). La gestione avviene secondo gli usuali protocolli di accesso diretto in memoria (DMA), che prevedono l'invio di un segnale di richiesta dati da uno degli organi interessati allo scambio e di un segnale di conferma dell'invio dei dati da parte dell'altro. DM è collegato al controllore della memoria CM tramite un bus M, a cui sono attestati anche l'analizzatore sintattico PA, l'interfaccia seriale IS e l'interfaccia di uscita IU.
La struttura di DM risulterà con maggiori dettagli dalle figure 4 e 10.
L'interfaccia seriale IS ha il compito di estrarre da una trama PCM in arrivo sulla linea 6 informazioni, organizzate secondo un protocollo HDLC, che devono essere trattate in PA e, viceversa, di organizzare secondo il protocollo HDLC e inserire in una trama PCM informazioni da inoltrare sulla linea 6 e provenienti da PA tramite una connessione 16. La struttura di IS verrà descritta con maggiori dettagli con riferimento alle figure 13 - 15.
L'interfaccia di uscita IU ha il compito di estrarre, su richiesta dei decodificatori DA, DV (fig. 1) i flussi audio e video dalle rispettive sezioni della memoria MT e di inviarli ai decodificatori stessi. In pratica, IU consiste di una coppia di registri, uno per tipo di flusso, aventi l'ingresso collegato al bus M e l'uscita collegata al ■ bus U. La scrittura e lettura dei dati avverrà su iichiesta i dei rispettivi decodificatori. Anche il prelievo dei segnali in memoria e l'invio ai decodificatori sono gestiti secondo protocolli di tipo DMA.
L'interfaccia ICP verso il controllore CNT (fig, 1) ha il compito di gestire l'indirizzamento da parte di CNT dei registri interni di DES (cioè i registri destinati a memorizzare informazioni relative alla programmazione di DES, fomite da CNT, e informazioni sullo stato di DES, rese disponibili a CNT) e l'inoltro verso CNT di segnali di interrupt (destinati per esempio a segnalare errori, allarmi o disponibilità di dati) e di arbitrare l'accesso ai bus E, U da parte dei diversi circuiti di DES o del controllore CNT. La connessione 15 schematizza l'insieme dei fili destinati allo scambio di dati e altri segnali tra ICP e gli altri organi di DES. La struttura di ICP sarà descritta con riferimento alle figure 11 e 12.
I circuiti FD comprendono la parte numerica di un circuito ad aggancio di fase (PLL) per la ricostruzione dell'orologio di sistema CKS a partire dalle indicazioni SCR estratte da PA e fomite tramite la connessione 13, e un circuito per la generazione di un ulteriore segnale CKESTR, da fornire a PA, che aggancia la frequenza di lettura dei dati in MT alla frequenza di scrittura. Si noli che la parte analogica del circuito ad aggancio di fase (costituita da un oscillatore aggancialo in frequenza e da un convertitore numericoanalogico) è in realtà esterna al dispositivo DES, ma non è stata rappresentata come blocco separato per semplicità di disegno. La struttura di FD sarà descrìtta in seguilo, con riferimento alle figure 18 e 19.
Negli schemi più dettagliati che seguiranno non si sono indicati, ^ quando non essenziali per la comprensione dell'invenzione, i segnali relativi al protocollo di trasferimento dati tra i vari organi di DES e tra questi e il controllore CNT (in generale, richiesta dati da un primo organo a un secondo, conferma da parte di questo dell'invio degli stessi e disponibilità del primo organo a una nuova operazione), in quanto del tutto convenzionali; per semplicità di disegno inoltre non si sono indicati i mezzi per l’aggancio dei segnali ricevuti alla temporizzazione interna di ciascun organo; anche tali organi sono completamente convenzionali.
Nella fig. 4 si è riportato uno schema logico del flusso dati attraverso DES. Le lettere finali E, U dei simboli di riferimento indicano elementi d'ingresso in DES e rispettivamente di uscita da DES. In questa figura il blocco DM di fig. 2 è stato scomposto nelle interfacce di collegamento con i blocchi IA, CSC, CIS e con il bus 4 di fig. 1, e ciascuna di queste interfacce è stata, a sua volta suddivisa in una sezione d'ingresso (ITE, ISCE, IBE rispettivamente per il collegamento con IA, CSC e con il bus 4) e in una sezione di uscita (ITU, ISCU, IBU). Anche l'inicrfaccia 1S è suddivisa nelle due sezioni d'ingresso ISE c di uscita 1SU. Lo schema mostra anche la memoria esterna, di cui si sono rappresentate le quattro parti funzionali BS, BA, BV, BD la prima delle quali, come detto sopra, memorizza temporaneamente le sequenze in arrivo (memoria temporanea di sistema) mentre le altre memorizzano i flussi audio e video e i dati privati demultiplali (memorie temporanee audio, video e dati privati). In un esempio pratico di realizzazione, la memoria esterna ha una capacità di 64 Kparole (da 16 bit) distribuite tra le quattro parti funzionali nel seguente modo: BS 16 Kparole; BA 32 Kparole; BV, BD 8 Kparole ognuna. Ove necessario, si farà riferimento a questo esempio.
Ciò premesso, nel caso in cui il dispositivo DEC è usato! come decodificatore vero e proprio, le sequenze audiovisive provenienti da uno qualsiasi degli ingressi del decodificatore e convogliate tramite il bus E o la parte d'ingresso 6E della linea seriale 6, entrano in DES attraverso una delle interfacce ITE, ISCE, IBE o ISE. Uno solo degli ingressi di DEC, e quindi una sola delle interfacce d'ingresso suddette, può fornire segnali a DES in un dato istante: il funzionamento mutuamente esclusivo è schematizzato dal commutatore SW1 inserito tra le interfacce stesse e la memoria temporanea di sistema BS. Le sequenze da decodificare, lette in BS, sono trasferite all'analizzatore sintattico PA che scompone le sequenze nelle pani audio, video e dati privati e le inoltra verso le memorie temporanee audio, video e dati privati BA, BV, BD; i segnali video e audio sono poi inoltrati verso i rispettivi decodificatori tramite il bus U, mentre i dati privati sono inviati verso IBU e di qui al controllore, sempre tramite il bus E.
Quando il dispositivo DEC opera come trasmettitore i dati MPEG fomiti dalle sorgenti entrano attraverso le interfacce ISCE, ITE o IBE e dopo la memorizzazione saranno inviati all'interfaccia seriale IS U; attraverso 1SE possono giungere messaggi (dati non MPEG) da inoltrare verso IBU.
Quando il dispositivo opera come dispositivo di memorizzazione, i dati MPEG possono giungere attraverso 1SE e saranno inoltrati verso lBU. In questi ultimi due casi può non venire effettuata la demultiplazione in PA.
Nella figura si sono anche indicate le memorie BME, BMU per la m emorizzazione temporanea dei messaggi ricevuti attraverso ISE c rispettivamente dei messaggi da trasmettere attraverso ISU. Va precisato che, anche se le memorie BME, BMU sono rappresentate come blocchi separati, in realtà esse fanno parte integrante dell'interfaccia IS , come si vedrà in seguito.
Anche le diverse uscite di BS sono attivate in modo mutuamente esclusivo, come schematizzato dal commutatore SW2. L'ulteriore commutatore SW3 schematizza la possibilità per IBU di ricevere i dati o da BS o da BD'.
Con riferimento alla fig. 5, nell'analizzatore sintattico PA un'unità 1RD di ricezione dei dati in ingresso riceve dal controllore di memoria CM, tramite il bus M, i dati Ietti in BS (fig. 4) e li trasferisce agli organi successivi dopo averli organizzati in un formato adatto per tali organi. Lo scambio dei dati avviene con un protocollo convenzionale di richiesta lettura dati da pane di 1RD c conferma dell'avvenuto inoltro da parte di CM. Anche per il bus M non si sono distinti i gruppi di fili che trasportano i dati da quelli che trasportano i segnali relativi al protocollo o altri comandi. I dati sono richiesti da lRD a CM con una frequenza stabilita dal segnale CKESTR (fili 13a della connessione 13 che collega PA a FD, fig. 2), e l'esecuzione di un’operazione di lettura provoca automaticamente l'avanzamento del puntatore di lettura della memoria, in modo del tutto convenzionale. Per semplicità di disegno, !i singoli segnali di richiesta e conferma non sono indicati sul disegno. In pratica, 1RD è costituito da un registro a scorrimento che effettua una conversione da 16 a 8 bit delle parole dati lette e, in base alle informazioni comunicate dagli organi a valle, fornisce loro un nuovo blocco di dati dal quale sono stati eliminati i dati già utilizzati.
I dati prelevati da IRD sono resi disponibili, tramite una connessione 17, a un'unità SD di gestione del trasferimento dei dati verso l'interfaccia seriale IS (fig. 2) e, tramite una connessione 18, a quattro reti logiche di decodifica D1-D4.
L'unità SD ha il compito di organizzare i dati come richiesto dall'interfaccia seriale IS, effettuando in pratica una conversione da 8 a 16 bit, e di fornire i comandi di scrittura e di incremento dell'indirizzo per memorie tampone d'ingresso contenute in IS. I dati sono presenti su fili! 16a e i comandi su fili 16b. 1 due gruppi di fili formano nel loro insième la connessione 16 di fig. 2. L'unità SD è abilitata, quando necessario, da segnali forniti da CPA tramite una connessione 65.
La logica DI ha il compito di riconoscere i codici identificativi dei campì destinati alle informazioni di servizio relative al livello di sistema; e di segnalare a un'unità di controllo CPA l'avvenuto riconoscimento di un codice e il tipo di codice tramite una connessione 60, in cui confluiscono anche le linee che convogliano a CPA informazioni emesse dalle logiche D2 - D4.
La logica D2 deve estrarre le indicazioni temporali SCR da rendere disponibili ai circuiti FD (fili 13b della connessione 13); queste indicazioni sono fornite anche a una memoria parametri MP (tramite una connessione 61 in cui confluiscono anche le linee su cui avviene lo scambio di informazioni tra MP e D3, D4). Questa è accessibile anche da parte del controllore esterno (attraverso l'interfaccia ICP, fig. 2, e fili 15a del l a connessione 15) che vi legge le informazioni scritte dalle logiche di decodifica e vi scrive dati di programmazione del componente.
La logica D3 deve estrarre e fornire alla memoria parametri , MP le informazioni contenute nell'intestazione di sistema. Le informazioni d'interesse per l'invenzione appariranno dalla descrizione del funzionamento di PA.
La logica D4 decodifica l'intestazione dei pacchetti e, sulla base del contenuto della stessa e con modalità stabilite dalle informazioni di programmazione contenute in MP, invia, tramite connessioni 62, 63, 64, i dati privali, i segnali audio e i segnali video rispettivamente a unità POU, PO A, POV. In una realizzazione preferita dell'invenzione, l'analizzatore PA è in grado di estrarre contemporaneamente i pacchetti relativi a uno dei flussi di dati privati, uno dei flussi audio e uno dei flussi video multiplati. nella sequenza MPEG. L'identità di tali flussi può essere stabilita da informazioni di programmazione contenute in MP; in assenza di un’indicazione specifica, D4 estrarrà il primo flusso identificato per ciascuno tipo. In entrambi i casi, i dati degli altri flussi verranno scartati. Tramite il bus M le unità POU, POA, POV forniscono poi a CM i segnali ricevuti da D4 per la scrittura nelle memorie temporanee BD, BA, BV (fig. 4). Anche questo trasferimento avviene con le convenzionali modalità di richiesta scrittura da parte delle unità di PA e conferma dell'effettuazione dell'operazione da parte di CM.
Inoltre D4 estrae dai pacchetti ricevuti le indicazioni temporali DTS, PTS già esaminate sopra, che vengono utilizzate con modalità dipendenti dal tipo di decodificatore audio e video utilizzato e vengono scritte anche nella memoria parametri MP, unitamente all'identità del flusso a cui il pacchetto si riferisce e alla lunghezza del pacchetto.
Le reti logiche D2 - D4 sono abilitate in modo mutuamente esclusivo da CPA tramite segnali emessi su una connessione 20 e forniscono a CPA informazioni su errori o anomalie gravi, che alterano o rendono impossibile il regolare funzionamento del dispositivo.
Le porte POU, POA, POV sono costituite ognuna sostanzialmente da un registro con ingresso a 8 bit e uscita a 16 bit e da una rete logica di gestione del protocollo di trasferimento segnali alle rispettive parti della memoria MT (fìg. 1).
L'unità di controllo CPA gestisce tutte le attività del circuito in dipendenza dei dati contenuti nella memoria parametri MP (fig. S), delle informazioni ricevute dalle reti logiche D1-D4 e di eventuali segnali esterni, fomiti dal controllore e presenti su fili della parte 4E del bus 4 entrante in DES (fìg. 1). Tra i segnali esterni si citano qui un segnale START di attivazione delle operazioni del dispositivo e un segnale VIDEO_AUDION il , quale, congiuntamente a informazioni contenute in MP, fa disabilitare le operazioni di decodifica dei pacchetti audio e video quando si desidera che le stesse operazioni siano svolte in altri circuiti. Per questo scopo l'ingresso di POA, POV è collegato all'uscita di rispettivi multiplexer MX3, MX4 che sono comandati da CPA tramite un segnale presente su una connessione 66 e che hanno un secondo ingresso collegato a un'ulteriore connessione di uscita 21 di ID, su cui sono presenti i pacchetti. Anche i due multiplexer sono comandati in modo mutuamente esclusivo, come indicato dall'invertitore 1NV.
CPA segnala errori o situazioni anomale all'interfaccia ICP (fig. 2) sotto forma di richieste di inlerrupt emesse su fili 15b della connessione 15.
Si descriverà ora il funzionamento del dispositivo PA | facendo riferimento anche ai diagrammi di flusso delle figure 6 - 9.
Come si vede in fig. 6, dopo aver ricevuto il segnale START, l'unità di controllo CPA (fig. 5) dell'analizzatore sintattico si dispone in attesa di un codice a meno che il segnale VIDEO_AUDION indichi che non deve essere compiuto alcun trattamento sui dati (ANALISI = NO). In questo caso, come detto, CPA posiziona i multiplexer MX3, MX4 sull'ingresso collegato alla connessione 21 in modo che i pacchetti siano trasferiti direttamente da ID i
alle porte di uscita POA, POV, altrimenti posiziona i multiplexer sugli : ingressi collegati alle uscite di D4 e abilita la logica DI. All'arrivo di ogni codicò (passo 100), DI lo decodifica e CPA seguirà tre vie diverse a seconda che il codice ricevuto sia rispettivamente un codice d'inizio sequenza, d'inizio intestazione di sistema o di inizio pacchetto. Le tre vie sono indicate sinteticamente in fig.
6 dai passi 101 (analisi intestazione sequenza), 102 (analisi intestazione di sistema), 103 (analisi pacchetto). A ognuna di queste tre vie corrisponde rispettivamente l'abilitazione di una delle logiche D2-D4, come indicato in fig.
7 dove è rappresentato con maggiori dettagli il passo 100 .
Se il codice è quello di inizio sequenza, la logica D2 (fig. 5) deve analizzare l'intestazione della sequenza (passo 101) per estrarre i riferimenti di orologio di sistema SCR e fornirli al blocco FD (fig. 2) per la ricostruzione del segnale CKS. In condizioni di regolare funzionamento, questo codice è il primo che deve arrivare dopo lo START e, fino a quando esso non è riconosciuto, tutti i bit arrivati al circuito DES vengono scartati.
Supponendo sempre che il funzionamento sia regolare, dopo il codice di inizio sequenza deve venir riconosciuto un codice di inizio intestazione di si stema. Quando questo arriva vengono effettuate le operazioni previste al passo 103, illustrate con maggiori dettagli in fig. 8. La logica D3 (Ti g. 5) deve decodi ficare certi parametri contenuti in tale intestazione e forni rli alla memoria parametri MP. Il signi ficato di questi parametri, che sono indicati nel diagramma di flusso della fig. 8, è noto dalla normativa. Sui valori di alcuni di questi parametri, in particolare quelli relativi alla velocità del flusso (RATE_BOUND) c alla capacità minima di memoria richiesta dai dati privati (STD_BUFFER_S1ZE_B0UND) e una coppia dì segnalazioni F e CSPS indicanti caratteristiche del flusso (trasmissione a velocità fissa e parametri vincolati), CPA effettua controlli per veri ficare se i valori stessi sono accettabili (velocità del flusso e capacità di memoria) o sono quelli voluti (per le due segnalazioni). In caso di esi to negativo, viene generata una segnalazione di impossibilità di decodifica, che viene presentata su uno dei fili 15b. In queste condizioni, le operazioni dell'analizzatore si bloccano fino all'arrivo di un nuovo START.
Se il codice ricevuto è un codice di inizio pacchetto, si svolgono le operazioni previste dal passo 103, illustrate con maggiori dettagli in fi g. 9 CPA abilita D4 a decodificare le informazioni contenute nell'intestazióne del pacchetto, in particolare l'identità del flusso a cui il pacchetto appartiene per verificare se il flusso è effettivamente quello in corso di trattamento. Se l'intestazione indica che si tratta di un pacchetto video appartenente al flusso corrente, viene memorizzata in MP la lunghezza del pacchetto, viene segnalata al controllore esterno l'eventuale presenza di segnali DTS e, dopo la lettura di questi segnali da parte del controllore, viene comandato il trasferimento dei dati contenuti nel pacchetto verso POV per l'inoltro alla memoria temporanea video BV (fig. 4) e quindi al decodificatore video DV (fig. 1).
Se il pacchetto non è un pacchetto video, CPA esamina se si tratta di un pacchetto audio o di un pacchetto di dati privali. In caso di pacchetto audio appartenente al flusso voluto, viene memorizzata in MP la lunghezza dello stesso, vengono letti i segnali PTS eventualmente presenti e viene comandato l'invio dei dati contenuti nel pacchetto verso POA per la memorizzazione in BA. Se si tratta di un pacchetto di dati privati, viene comandato l'invio dei dati contenuti nel pacchetto verso POU per la memorizzazione in BD.
Quando infine riceve il segnale di fine sequenza, PA ritorna a riposo, in attesa di un nuovo segnale di inizio sequenza.
Va ancora precisato che, per quanto riguarda i segnali video e i dati privati vengono trasferiti in uscita i soli dati "netti", cioè senza le informazioni di servizio contenute nell'intestazione, come stabilito dalla normativa. Per l'audio è possibile sia un trasferimento dei dati netti, ; come stabilito dalla normativa ISO/IEC 11172-3, sia un trasferimento del pacchetto complessivo, a seconda delle caratteristiche del decodificatore audio.
Nella fig. 10 si è riportato lo schema a blocchi di DM. Gli elementi illustrati anche in fig. 4 sono indicati con gli stessi riferimenti. DM comprende una parte d'ingresso (blocchi ITE, ISCE, IBE) che trasferisce al controllore CM della memoria, tramite un multiplexer MX1 e una connessione o bus MW, che rappresenta la parte del bus M che convoglia segnali<1 >destinati al controllore di memoria CM (fig. 4), i dati provenienti da IA, CSC e CNT (fig.
1) su una connessione EE, e una parte di uscita (blocchi ITU, ISCU, IBU) che inoltra a IA, CSC e CNT, tramite un multiplexer MX2 e una connessione EU, i segnali letti in BS e presenti su una connessione o bus MR che rappresenta la parte del bus M (fig. 2) destinata a convogliare segnali uscenti da CM. Le connessioni EE, EU e MW, MR sono connessioni unidirezionali ottenute separando, in modo del tutto convenzionale, i due sensi di trasmissione dei bus E e rispettivamente M all'ingresso in DM.
Se il dispositivo dell’invenzione è posto dal lato di decodifica, di un sistema di trasmissione di sequenze MPEG, il circuito ITE riceve da IA blocchi di 8 bit di dati e li organizza in blocchi di 16 bit per il trasferimento al controllore CM e a BS. Il circuito ITU riceve dal controllore CM, tramite un opportuno filo del bus MR, informazioni sullo stato di riempimento della memoria BS (segnale STAT che verrà esaminato durante la descrizione dettagliata di CM) e invia verso IA, tramite un filo di EU, una richiesta di sospensione della trasmissione dati, se il livello di riempimento di BS ha superato una soglia superiore, o una richiesta di ripresa della trasmissione, se il livello di riempimento di BS è sceso sotto una soglia inferiore. Entrambe le soglie sono programmabili. Nel caso di impiego del dispositivo dal lato trasmettitore, ITU scomporrà in due ottetti i blocchi di 16 bit di dati letti, nella memoria e li invierà sequenzialmente a IA; ITE riceve da IA e inoltra a CM segnali di reazione provenienti dal ricevitore.
ITE, ITU sono realizzate ognuna mediante due macchine a stati finiti, una dedicata alla ricezione dei dati daH'estemo e all'inoltro alla memoria, e l'altra per la gestione dei segnali di controllo. Dato che il protocollo di dialogo è standard, il tecnico non ha nessun problema a realizzare questi dispositivi.
I circuiti ISCE, ISCU, IBE, IBU comprendono una coppia di registri organizzati a ping-pong (cioè una coppia di registri che si alternano, a ogni ciclo nell'operazione di lettura e scrittura) e una logica di gestione dei segnali di richiesta/conferma previsti dal protocollo. I dati entranti o uscenti attraverso questi circuiti nei diversi modi di funzionamento risultano chiaramente da quanto descrìtto in precedenza.
Tramite fili 15c della connessione 15, tutti i circuiti di DM ricevono inoltre da ICP (fig. 2) il comando di arresto STOPE delle rispettive operazioni quando il controllore CNT (fig. 1) richiede l'accesso al bus E e inviano a ICP, tramite fili 15d anch'essi appartenenti alla connessione 15, un segnale STOPDE di conferma dell'avvenuto arresto.
Con riferimento alla fig. 11, il blocco ICP comprende tre reti logiche GIR, CDE, CAC destinate rispettivamente alla gestione delle richieste di inlcrrupt, alla decodifica degli indirizzi dei registri interni di DES e all'arbitraggio delle richieste di accesso ai bus E, U (fig. 1) da parte di DM, IU (fig. 2) o del controllore CNT.
GIR riceve da PA, CM e IS le richieste di interrupt tramite fili 15b della connessione 15, ognuno dei quali associato a una specifica richiesta IRQX. Si suppone a titolo di esempio che a GIR possano giungere 16 richieste distinte. In presenza di tali richieste, GIR invia verso il controllore CNT (fig. 1) una segnalazione IRQ tramite un filo del bus 4U (che rappresenta la parte del bus 4 uscente da DES) e successivamente, ricevendo l'apposito comando RIRQ da CNT, tramite il bus 4E, rende disponibili le richieste sul bus El). GIR comprende anche mezzi per impedire che richieste pervenute durante il trattamento di una richiesta precedente vengano cancellate senza esser state servite. La struttura di GIR sarà descritta con riferimento alla Fig. 12.
Il circuito CDE di gestione dell'indirizzamento dei registri realizza un indirizzamento indiretto, che prevede in una prima operazione l'invio a CDE dell'indirizzo e in una seconda operazione l'effettiva scrittura/lettura dei dati nel registro. CDE consiste essenzialmente in un decodificatore che riceve tramite il bus EE l'indirizzo e presenta su fili ISe della connessione 15 i segnali di abilitazione per i singoli registri. L'indirizzamento indiretto^ è una tecnica ben nota ai tecnici e quindi il circuito CDE non richiede descrizione più dettagliata.
Il circuito CAC gestisce l'accesso ai bus E, U in modo che tali bus siano normalmente assegnati a DM o rispettivamente a 1U e vengano invece assegnati al controllore CNT (fig. 1) quando questo ne fa richiesta. Il circuito comprende due elementi identici ognuno dei quali gestisce l'accesso a uno dei due bus. La richiesta di accesso da parte del controllore è costituita da un segnale IOBUS che è presentato da CNT su uno dei Fili del bus 4E e indica, a seconda del suo valore logico, se si tratta di accesso al bus E o al bus U. Come conseguenza della richiesta, CAC genera, a seconda dell'elemento interessato, il segnale STOPE (fili 15c) o STOPU (fili 15f) di richiesta dell'arresto delle operazioni dei circuiti di DM o di IU; dopo la ricezione della conferma STOPDE, STOPDU deH'avvenuto arresto, fornita dagli organi interessati tramite Fili 15d, 15g, CAC genererà, su Fili 5E, 5U che formano la connessione 5 delle figure 1, 2, segnali di abilitazione OEE, OEU per i circuiti di pilotaggio PE, PU. Accanto a questi segnali, CAC riceverà gli usuali comandi di lcttura/scrittura R/W e di selezione CS e invierà al controllore il segnale di disponibilità RDY. Un circuito di questo tipo è del tutto convenzionale.
Con riferimento alla fig. 12, nell'esempio considerato di 16 : possibili richieste di interrupt, il circuito GIR comprende un banco di 16 regislri di tipo "latch" LI. Ciascun elemento ha l'ingresso di "gale" collegato a uno dei fili 15b e, ricevendo la richiesta IRQX, trasferisce in uscita un segnale a livello logico prefissato (in particolare 1). Le uscite dei diversi elementi di LI sono collegate agli ingressi di una porta logica OR, indicata con PI; la cui uscita è il filo del bus 4U che porta al controllore CNT la segnalazióne IRQ della presenza di una richiesta di interrupt. Inoltre, le uscite di LI sono collegate ognuna a uno dei registri di un banco di 16 registri RI, che memorizzano le richieste di interrupt e le trasferiscono sul bus EU ,(IRQR) quando ricevono un comando di lettura RIRQ fornito dal controllore : tramite un filo del bus 4E. Ogni segnale di uscita di RI è anche riportato agli ingressi di azzeramento del rispettivo elemento di LI attraverso la serie di una porta AND e di una porta NOR, appartenenti a rispettivi banchi di porte P2, P3. Le porte di P2 sono abilitate da un impulso che έ ricavato dal comando di lettura dei registri di RI ad opera di un generatore di impulsi GIM. In pratica GIM può essere un circuito differenziatore. Le singole porte di P3 sono abilitate dai segnali di uscita di un banco di 16 registri di abilitazione R2 in cui, su comando di un segnale di scrittura fornito da CDE (fig. 11) tramite uno dei fili 15e, caricano un segnale di abilitazione al trattamento delle singole richieste di interrupt fornito dal controllore tramite il bus EE. E' immediato vedere che, con la disposizione descritta, una richiesta dì interrupt non viene azzerata ed è mantenuta disponibile al controllore finché non è stata effettivamente' letta da questo. In tal modo si evita che richieste giunte mentre il controllore sta trattandone già una vadano perse. Inoltre, tramite il registro R2 e le porte P3 è possibile mascherare individualmente gli interrupt.
Nella fig. 13 si vede che l'interfaccia IS verso la linea seriale 6 comprende una parte dì trasmissione STX e una parte di ricezione SRX, che corrispondono all'insieme dei blocchi BMU, ISU e rispettivamente ISE, BME di fig. 4. Nel caso in cui il dispositivo DEC (fig. 1) sia utilizzato come trasmettitore, la parte di trasmissione STX è sostanzialmente destinata a inoltrare dati MPEG e messaggi, mentre la parte di ricezione SRX riceve e rende disponibili al controllore le conferme di ricezione dei messaggi provenienti dal dispositivo associato a un decodificatore remoto; viceversa, nel dispositivo DEC associato al ricevitore, la parte STX trasmette le conferme fomite dal controllore e la parte di ricezione riceve dati e messaggi e invia i primi alla memoria temporanea di sistema e rende disponibili i secondi al controllore.
La parte di trasmissione deve organizzare la trasmissione dei segnali in protocollo HDLC all'intemo della trama PCM tenendo conto da un Iato delle caratteristiche del protocollo e dall'altro del fatto che certi canali di una trama PCM sono riservati a informazioni di sincronismo e alla segnalazione e non possono essere utilizzati per le comunicazioni. Il protocollo HDLC utilizzato nella presente applicazione prevede "trame" comprendenti, nell'ordine:
- almeno una parola iniziale di sincronismo, caratterizzata da sei bit a "1" consecutivi; le parole di sincronismo possono essere più di una se, ciò è richiesto per adattare il riempimento dei canali alla frequenza di cifra effettivamente richiesta;
- una parola dì "indirizzo", comprendente un gruppo di bit che specifica il tipo di informazione trasmesso, e precisamente dati MPEG, messaggio o conferma; in quest'ultimo caso la parola d'indirizzo codifica anche il significato della conferma stessa;
- una successione di parole rappresentanti il contenuto informativo della trasmissione (queste ovviamente mancano in caso di trasmissione di una conferma);
- due parole di controllo della correttezza della trasmissione stessa (in particolare due parole rappresentanti un codice di ridondanza ciclico).
Maggiori dettagli sulla struttura di trama indicata si possono trovare nella normativa intemazionale ISO/IEC 3309.
Tenuto conto di ciò, la parte di trasmissione STX comprende:
- un generatore dati GD, composta da due elementi che memorizzano rispettivamente i dati provenienti p. es. dall'unità SD (fig. 5) dell'analizzatore sintattico PA tramite la connessione 16 e i messaggi forniti dal controllore tramite il bus E, e li inoltrano parola per parola a un dispositivo TH di formazione delle trame HDLC, quando riceve da questo la relativa richiesta; l'elemento di memoria per i messaggi è il blocco BMU di fig. 4.
- il dispositivo TH di formazione delle trame HDLC, che inserisce le parole di sincronismo e l'indirizzo all'inizio della trama, spezza eventuali sequenze di "1" che, nelle parole di informazione, potrebbero simulare la parola di sincronismo (in particolare, inserendo uno "0" dopo cinque "1" consecutivi) e calcola e aggiunge alla fine della trama il codice di ridondanza ciclico; la struttura di TH verrà descritta in seguito, con riferimento alla fig.
- un'interfaccia di uscita IPT, che richiede a TH, un bit alla volta, i segnali da trasmettere e li inserisce in una trama PCM in base alle informazioni di sincronismo fomite da CIS tramite la linea 6E; la trama i PCM è poi emessa sulla connessione 6U.
La parte di ricezione è perfettamente duale di quella di trasmissione e comprende:
- un'interfaccia di ingresso IPR, che estrae, un bit alla volta, i dati HDLC da una trama PCM presente sulla linea 6E, in base alle informazioni di sincronismo fomite da CIS tramite la stessa linea 6E;
- un dispositivo RH di scomposizione della trama HDLC. che svolge funzioni complementari a TH e che deve riconoscere il tipo di informazione trasmesso trasferendo parola per parola a un ricevitore dati RXD i dati MPEG e i messaggi e rendendo disponibili al controllore CNT (fig. 1) le conferme; la struttura di RH è illustrata in dettaglio in fig. 14.
- il ricevitore dati RXD, che memorizza in memorie temporanee per i dati o i messaggi le parole ricevute da RH per l’inoltro rispettivamente a BS (fig. 4) e CNT (fig. 1) tramite i bus MW, EU; la memoria temporanea per i dati è costituita da due elementi organizzati a ping-pong e ha lo scopo di memorizzare i dati per il tempo necessario al controllore della memoria per ottenere l'accesso a BS; la memoria temporanea per i messaggi (che è stata indicata con BME in fig. 4) è invece una memoria di tipo F1FO, destinata a memorizzare messaggi interi c a segnalare l'avvenuto riempimento (e; quindi la presenza di messaggi) sotto forma di richiesta di interrupt.
Con riferimento alla fig. 14, nel blocco TH un multiplexer MX5 presenta quattro ingressi collegati rispellivamentc: alla connessione 22 su cui GD presenta le informazioni da trasmettere; a mezzi per fornire la parola di sincronismo, che sarà rappresentata dall'opportuno gruppo di valori logici precablati (freccia FL); all'uscita 70 di un circuito CRT di calcolo del codice di ridondanza ciclica in trasmissione; all'uscita 71 di un circuito SIH di selezione dell'indirizzo HDLC. MX5 è posizionato sull'ingresso opportuno, in base alla fase della trasmissione, ad opera di un comando emesso su una connessione 27 da una logica di controllo LCT, che provvede anche a richiedere le parole di dati al generatore GD, tramite un segnale UNBYTE emesso su un filo 23.
II circuito SIH è costituito da tre registri in cui il controllore scrive, attraverso il bus EE, i valori assegnati alla parola di indirizzo rispettivamente per i dati, i messaggi e le conferme. Tramite la connessione 71, SIH fornisce a MX5, in base a un segnale di comando emesso da LCT su una connessione 28, la parola ADDR corrispondente al tipo d'informazione trasmesso. Inoltre SIH rende disponibili i valori utilizzali al blocco RH di fig. 13 (segnale DAM presente su una connessione 25), in modo che questo possa interpretare correttamente le informazioni ricevute. Ovviamente, tali valori dovranno essere resi noti anche all'eventuale dispositivo remoto DECR (fig. 1).
L’uscita 72 del multiplexer MX5 è collegata a un convertitore paralleloserie PS, la cui uscita 29 è col legata sia a CRT sia a un dispositivo UNT che emette i dati sull'uscita seriale 24 dopo aver spezzato le sequenze di "1" consecutivi come detto sopra. Il circuito PS carica le parole uscenti da MX5 su comando della rete logica LCT (LO AD. filo 30), a cui PS segnala (filo 30a) l'avvenuto inoltro a UNT di una parola. Lo spezzamento delle sequenze di "Γ' in UNT è disabilitato da LCT (segnale DISUNÌ presente su un filo 31) quando la sequenza di bit sul filo 29 è relativa a una parola di sincronismo. UNT riceve inoltre da IPT (fig. 13) la richiesta di bit (segnale UNBIT) tramite il filo 26 e la trasferisce, tramite un Filo 32, sia a PS, come comando di scorrimento per provocare la presentazione in uscita di un nuovo bit, sia a CRT come comando di caricamento del bit uscente da PS per l'inclusione nel calcolo del codice di ridondanza. La realizzazione di un circuito che svolga le funzioni di UNT non costituisce un problema per il tecnico.
Con riferimento alla fig. 15, nel circuito RH di scomposizione delle trame HDLC, un blocco UNR, avente funzioni complementari al blocco UNT (fig. 14), riceve da IPR (fig. 13) il flusso seriale di segnali presente su un filo 33, scarta gli 0 eventualmente inseriti da UNT, e riconosce e segnala a una logica di controllo LCR, tramite un filo 37, l’arrivo di una parola di sincronismo (segnale FLG). L'uscita dati 38 di UNR (segnali OUTU) è collegata a un convertitore serie-parallelo SP e a un circuito CRR di controllo del codice di ridondanza ciclico, che segnala a LCR l'avvenuto riconoscimento delle due parole relative a tale codice (segnale CRCOK sul filo 39, che viene anche memorizzato in un registro di LCR per essere reso disponibile al controllore, p. es. attraverso 1CP, fig. 2, come schematizzato dai fili 15i). L'uscita 40 di SP (segnali POUT) è collegata un circuito VIH di verifica dell'indirizzo HDLC e a una memoria tampone di uscita PIP, con capacità di due parole, che rende disponibili al ricevitore dati RXD le parole emesse da SP dopo averle appunto memorizzate per un tempo pari alla durata di due parole. La memorizzazione di due parole serve per impedire l'inoltro agli organi a valle delle parole relative al codice di ridondanza ciclico, come risulterà chiaro dal seguito della descrizione. II circuito VIH è abilitato da LCR a caricare l'indirizzo dopo la ricezione in RH della parola o delle parole di sincronismo tramite un comando WRADDR sul filo 41, e a confrontare tale indirizzo con ili segnale DAM fornito dal trasmettitore per riconoscere il tipo di trasmissione. L'informazione sui tipo di trasmissione è comunicata a LCR (segnale AD sulla connessione 42) che, in caso di dati o messaggi, deve far caricare nell'opportuna memoria di RXD (fig. 13) il contenuto informativo della trasmissione tramite i comandi di scrittura dati WD o scrittura messaggi WM generati sui fili 35, 36. L'emissione di tali comandi è inibita in presenza di parole di sincronismo, dell'indirizzo o del codice di ridondanza ciclico'. Se la trasmissione riguarda una conferma, VIH la rende disponibile al controllore attraverso ICP (segnale ACKDAT presente sui fili 15h). Inoltre LCR emette sull'apposito filo 15b la richiesta di interrupt ACKREC. Per semplicità di disegno, non si sono rappresentati i segnali di richiesta di lettura di ACKDAT e di CRCOK.
Il funzionamento di RH è il seguente. L'arrivo di una parola di sincronismo dopo una serie di parole diverse segnala a LCR l'inizio di una trama HDLC: ciò significa che le due parole che in quel momento sono memorizzate in PIP sono le parole del codice di ridondanza ciclico della trama precedente, che non devono essere inoltrate agli organi a valle, per cui LCR non emette segnali WD, WM. Dopo la prima parola di sincronismo, RH può ricevere altre parole di sincronismo o l'indirizzo HDLC: se giungono altre parole di sincronismo, queste sono segnalate da altrettanti segnali FLG a LCR; quando in corrispondenza di una nuova parola non è più presente il segnale FLG, LCR emette il comando di caricamento indirizzo WRADDR: anche in questi casi non vengono generati i comandi di scrittura. Questi saranno generati solo dopo la ricezione dell'indirizzo, con un ritardo di due tempi di byte, in modo che all'uscita di PIP sia effettivamente presente la prima parola di informazione.
Nella figura 16 è rappresentato un possibile schema a blocchi del controllore di memoria CM. Il controllore CM deve trattare richieste di accesso da parte degli organi di DES (fig. 1) a una delle sezioni BS, BA, BV o BD (fig. 4) per la scrittura/lettura di sequenze MPEG da demultiplare o di sequenze demultiplate oppure richieste di accesso da parte del controllore CNT (fig. 1) a una qualsiasi posizione di memoria. Nell'esempio illustrato, si suppone che CM possa ricevere quindi cinque richieste di lettura e cinque richieste di scrittura distinte: quattro delle richieste di lettura/scrittura sono effettuate dagli organi di DES e riguardano una sola delle sezioni BS, BA, BV o BD (in particolare ISCE, ITE, ISE, IBE, fig. 4, possono scrivere in BS; ISCU, ITU, ISU, IBU possono leggere in BS; PA può leggere in BS e scrivere in BA, BV, BD; IU può leggere in BA, BV); l'altra richiesta di lettura o scrittura è quella fornita da CNT e ai fini di tale richiesta la memoria MT è vista come un tutto unico. A ognuna delle cinque richieste di leltura/scrittura corrisponderà un diverso puntatore: i puntatori per le operazioni richieste dagli organi di DES selezionano l'indirizzo nel gruppo corrispondente alla particolare sezione e consentiranno la gestione a FIFO delle sezióni stesse; il puntatore per l'accesso da parte di CNT punta invece all'indirizzo comunicalo da CNT.
Ciò premesso, il blocco CM comprende:
- un circuito di arbitraggio ARB che riceve le richieste di scrittura o lettura in memoria e seleziona il puntatore corrispondente (segnale ADPU e segnali di scrittura/lettura WR/RD). Si noti che le richieste provenienti da DES (fig.
2) giungono attraverso MW e quelle provenienti dal controllore attraverso fili della connessione 15: per semplicità non si è fatta distinzione tra le diverse sorgenti di richieste e queste sono state indicate complessivamente come RHQW, REQR rispettivamente per la scrittura e la lettura. ARB controlla inoltre lo stato di riempimento delle singole sezioni, generando un certo numero di segnali relativi a tale stato, che verranno esaminati in connessione con la fìg. 17, che illustra in dettaglio la struttura di ARB. Alcuni di questi segnali, indicati nel complesso con STA, sono utilizzati all'esterno di ARB; - un circuito CIM di controllo dell'indirizzamenlo della memoria il! quale, sulla base delle informazioni fomite da ARB, identifica la sezione interessata e genera sulla connessione 11 il comando di lettura o scrittura (MEMCONTR) e gli indirizzi (MEMADDR) con le modalità richieste dai protocolli di gestione di una memoria RAM dinamica; queste modalità sono del tutto convenzionali e quindi la descrizione dettagliata di CIM non è necessaria;
- una coppia di registri RER, REW per la memorizzazione temporanea dei dati letti in memoria (che giungono tramite la connessione 10R, facente parte della connessione 10 di fig. 2, e devono essere trasferiti su MR) o rispettivamente dei dati da scrivere in memoria (che giungono tramite MW e devono essere trasferiti sulla connessione 10W, anch'essa facente parte della connessione 10 di fig. 2); i dati vengono caricati in RER, REW su comando di CIM (fili 44, 45).
Al termine di ogni operazione, CIM fornisce ad ARB un segnale RQY di operazione conclusa (filo 48) e ARB a sua volta potrà inviare all'organo richiedente, attraverso i fili del bus MR o della connessione 15 (richiesta da DES o rispettivamente da CNT, fig. 1) la conferma ACKR, ACKW dell'avvcnuta lettura o scrittura. Anche in questo caso non si è fatta distinzione tra conferme destinate a DES o al controllore.
Con riferimento alla fig. 17, il circuito ARB comprende:
- un multiplexer MX6 a dieci ingressi, che riceve le dieci possibili irichiestc REQW, REQR di accesso alla memoria e inoltra una richiesta alla volta su un’uscita 50, su comando di un contatore CN1;
- un circuito GPU di generazione dei dieci puntatori di lettura/ scrittura;
I
- un circuito DAK per la generazione dei segnali di conferma ACKR, ACKW; - una logica di controllo LCA.
Il contatore CN1 è un contatore che normalmente esegue un conteggio ciclico per comandare sequenzialmente il collegamento dei dieci ingressi di MX6 all'uscita 50, per consentire un trattamento sequenziale delle richieste di accesso, p. es. secondo la tecnica comunemente nota come "round robin”. Vantaggiosamente, gli ingressi di MX6 sono disposti in modo che vi sia un'associazione tra richieste di scrittura/lettura e valori di conteggio pari/dispari di CN1: p. es. i valori pari possono selezionare gli ingressi che portano le richieste di lettura REQR e quelli dispari gli ingressi che portano le richieste di scrittura REQW. CN1 può tuttavia anche essere programmato dal controllore in modo tale da collegare all'uscita di MX6 solo ingressi prestabiliti. La richiesta REQ trasferita sull'uscita di MX6 viene fornita sia alla logica di controllo LCA per il trattamento, sia a CN1 come comando di ariesto temporaneo (segnale STOP) del conteggio sequenziale, che sarà ripreso su comando di LCA (segnale RESTART) dopo che la richiesta è stata servita. , Il valore di conteggio presente sull'uscita 51 di CN1 viene anche fornito al circuito di generazione degli indirizzi GPU, alla logica di controllo LCA e al circuito di generazione della conferma DAK.
II circuito GPU, in base al valore presente sulla connessione 51 e airindirizzo fornito da CNT (fig. 1) tramite il bus EE (nel caso di richiesta proveniente da CNT), invia a CIM (fig. 16) il segnale ADPU di indirizzamento del puntatore interessato. L'indirizzo emesso da GPU in scrittura è sempre l'indirizzo della prima posizione libera, mentre quello di lettura è sempre quello della prima posizione occupata. Dopo ogni operazione, GPU incrementa il puntatore su comando di un segnale INC fornito da LCA. Chiaramente, nel caso di operazione richiesta da CNT, l'incremento di un puntatore non ha effetto se l'operazione precedentemente effettuata concerneva una sola cella e CNT ha nel frattempo caricato un nuovo indirizzo in GPU tramite EE. Le modalità di gestione dei puntatori di una memoria descritte sopra sono ben note nella tecnica. GPU inoltre effettua un confronto tra il puntatore di lettura e quello di scrittura per rilevare lo stato di riempimento della memoria e genera tre segnali indicativi del risultato del confronto. Un primo segnale è il segnale STAT che indica se il livello di riempimento è compreso tra una soglia superiore e una soglia inferiore oppure se ha superato la soglia superiore per effetto di una scrittura o è sceso sotto la soglia inferiore per effetto di una lettura: come detto, questo segnale è fornito al blocco ITU (fig. 10) per la generazione delle richieste di sospensione o ripresa dell'invio dei dati; il valore delle soglie è programmabile ed è fornito a GPU dal controllore CNT, tramite il bus EE. Un secondo segnale (ISTAT) indica invece la condizione di memoria piena o vuota ed è fornito alla logica di controllo LCA che, in base al valore di tale segnale e al tipo di operazione richiesta (che, con l'ipotesi fatta sui valori di conteggio di CN1, è segnalato dal bit meno significativo del valore presente sulla connessione 51), decide se effettuare l'operazione, e quindi generare il rispettivo comando verso CIM e inviare poi la conferma di avvenuta operazione, oppure inviare una richiesta di interrupt FVP verso ICP (fìg. 2). Un terzo segnale (LEVEL) rappresenta la differenza tra i puntatori di lettura e scrittura nella memoria di sistema e viene fornito, sempre tramite fili del bus MR, a FD (fig. 2) che lo utilizza per la generazione del segnale CKESTR: il segnale LEVEL può essere un segnale a 4 bit, ciò che, nell'esempio considerato in cui BS (fig. 4) ha una capacità di 16 Kparole, corrisponde a esaminare il riempimento della memoria a passi di 1 Kparole. I vari segnali generati da GPU sono anche tenuti a disposizione del controllore CNT, che può richiederne la presentazione sul bus EU. La realizzazione di un circuito che svolga le funzioni descritte non presenta alcun problema per il tecnico.
Il circuito DAK di generazione dei segnali di conferma è un semplice i decodificatore che riceve un segnale ACK di conferma di avvenuta operazione da parte di LCA e, in base al valore presente sulla connessione 51, genera uno fra cinque possibili segnali di conferma di avvenuta scrittura ACKW o avvenuta lettura ACKR, inviato all'organo che ha richiesto l'operazione in memoria.
La logica di controllo LCA è una convenzionale macchina a stati finiti, le cui operazioni risultano dalla descrizione che precede. Per chiarezza, tali operazioni sono qui riassunte: LCA, ricevendo un segnale REQ e il valore di conteggio di CN1, che specifica se si tratta di una scrittura/ lettura nelle memorie temporanee di sistema, audio, video o d'utente, o di una scrittura/ lettura richiesta da CNT e quindi riguardante la memoria nel suo insieme, controlla lo stato della memoria per vedere se può eseguire l'operazione: in 1 caso negativo emette il segnale di interrupt e in caso affermativo genera il comando di lettura o scrittura, emette il segnale di conferma e il segnale d'incremento del puntatore e, al termine del segnale di conferma, il segnale di riavvio per CN1. La realizzazione di una logica che esegua tale sequenza di operazioni non presenta alcun problema per il tecnico.
Nella fig. 18, si vede che il circuito di generazione di CKS comprende: - un registro REI che carica il valore dell'indicatore temporale SCR estratto dalla sequenza MPEG e fornito da PA (fig. 2) tramite i fili l3b delal connessione 13;
- un circuito sottrattore STI, che effettua la differenza tra il valore ' di SCR ricevuto da REI c un valore locale di SCR, fornito da un contatore CN2 comandato dal segnale CKS, e genera un segnale di errore ei;
- un filtro numerico FI, che effettua un filtraggio passa-basso del segnale di i errore ei ;
- un convertitore analogico-numerico DAC, che riceve il segnale di errore filtrato e lo converte in forma analogica per regolare la frequenza di un oscillatore controllato in tensione VCO, alla cui uscita 12 è presente il j segnale CKS a 90 KHz ricostruito.
Si noti che, per consentire una corretta operazione del circuito, il filtro FI sarà inizializzato in modo che il primo valore locale di SCR corrisponda al valore caricato in REI;
Con riferimento alla fig. 19, il circuito di generazione di CKESTR comprende:
- un sottrattore ST2, che riceve dal controllore di memoria , tramite il bus MR , il segnale LEVEL rappresentativo della differenza tra i puntatori di lettura e scrittura e introduce su tale differenza uno scalamento fisso OFF, per esempio tale che la condizione di equilibrio, che non richiede correzione della frequenza di CKESTR, corrisponda alla situazione dì memoria , piena a metà: nell'esempio considerato, in cui il livello di riempimento è valutato in una scala di sedici valori, il valore OFF sarà pari a 8; i - un registro di campionamento RE2, che campiona il segnale di uscita di ST2, che rappresenta un segnale di errore e2, con una frequenza fc (p. es. 8 kHz o 1 kHz) molto inferiore alla frequenza di variazione del segnale LEVEL; il comando per il caricamento in RE2 del segnale e2 è fornito dalla base tempi del decodificatore (non rappresentata);
- un filtro numerico F2, che effettua un filtraggio passa-basso del segnale
<e>2i
- un divisore DIV, che divide un segnale a frequenza fissa (in particolare 32 MHz) fe generato dalla base tempi del decodificatore DEC per il segnale di uscita del filtro F2 e genera il segnale CKESTR, che viene inviato a PA tramite i fili 13a della connessione 13.
Si noti che è anche possibile programmare il dispositivo in mòdo da utilizzare un valore CKESTR fisso, ottenuto impostando in DIV un fattore di divisione fisso.
E' evidente che quanto descritto è dato unicamente a titolo di esempio non limitativo, e che varianti e modifiche sono possibili senza uscire dal campo di protezione dell'invcnztone.
Claims (16)
- Rivend ica zion i 1. Dispositivo per la ricctrasmissione e decodifica di sequenze audiovisive organizzate secondo la normativa 1SO/IEC 11172 nelle quali sono multiplati flussi audio e video codificati e flussi di dati (nel seguito ' chiamati "dati privati") che sono generati da un utente e la cui natura dipende completamente dall’utente stesso, il dispositivo (DEC) comprendendo mezzi di demultiplazione e sincronizzazione (DES) per scomporre le sequenze audiovisive nei flussi audio, video e dati privati che costituiscono le sequenze e per estrarre dalle sequenze informazioni di sincronizzazione, e mezzi (DA, DV, UA, UV) per la decodifica dei flussi audio e video e la presentazione in uscita di segnali audio e video in forma analogica, ed essendo associato a un controllore (CNT) per il comando e la supervisione delle operazioni di demultiplazione e decodifica, caratterizzato dal fatto che il dispositivo (DEC) è realizzato sotto forma di una scheda che incorpora i mezzi di demultiplazione e sincronizzazione (DES), che sono costituiti da un organo distinto dal controllore (CNT), e comprende primi mezzi d'interfaccia (CSC) per il collegamento a un dispositivo locale di memorizzazione (MEL) che costituisce una sorgente locale o un ricevitore locale di dette sequenze, e secondi mezzi d'interfaccia (IA, CIS) per il collegamento a una rete di telecomunicazioni (2, 3) tramite la quale il dispositivo (DEC) riceve da sorgenti remote o trasmette a ricevitori remoti dette sequenze.
- 2. Dispositivo secondo la riv. 1, caratterizzato dal fatto che detta scheda costituisce l'espansione di un calcolatore personale che realizza detto controllore (CNT) e ha anche compiti di programmazione dei mezzi d'interfaccia (IA, CIS, CSC) e dei mezzi di demultiplazione e sincronizzazione (DES), di decodifica (DA, DV) e di presentazione (UA, UV), i mezzi di demultiplazione e sincronizzazione (DES) effettuando dette operazioni senza impegnare l'unità elaborativa del controllore (CNT).
- 3. Dispositivo secondo la riv. 1, caratterizzato dal fatto che detta scheda incorpora anche il controllore (CNT), per realizzare un dispositivo di decodifica autonomo preprogrammato. I
- 4. Dispositivo secondo una qualsiasi delle rivendicazioni da 1 a 3, caratterizzato dal fatto di comprendere mezzi di memorizzazione temporanea (MT), funzionalmente suddivisi in quattro sezioni (BS, BA, BV, BD) destinate rispettivamente a memorizzare le sequenze da decodificare e i flussi audio, video e dati demultiplati.
- 5. Dispositivo secondo una qualsiasi delle rivendicazioni da 1 a 3, caratterizzato dal fatto che i secondi mezzi di interfaccia (IA, CIS) comprendono mezzi (IA) per il collegamento a una prima linea seriale (2) su cui vengono trasmesse in modo asincrono sequenze audiovisive organizzate secondo la normativa e mezzi (CIS) per il collegamento a una seconda linea seriale (3) su cui vengono trasmessi, in modo sincrono, sequenze audiovisive organizzate secondo la normativa, dati e comandi che non possono essere inseriti nelle sequenze audiovisive (nel seguito chiamati "messaggi") <: >e che sono destinati al controllore (CNT), e conferme dell'avvenuta ricezione di un messaggio o dell'avvenuta esecuzione di un'operazione.
- 6. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto di comprendere un bus d'ingresso (E) a cui, sono attestati i primi mezzi d'interfaccia (CSC), i mezzi (IA) di collegamento alla prima linea seriale (2), il controllore (CNT) e i mezzi di demultiplazione e sincronizzazione (DES), e che permette: il trasferimento di sequenze audiovisive dai primi mezzi d'interfaccia (CSC) e dai mezzi (IA) di collegamento alla prima linea seriale (2) ai mezzi (DES) di demultiplazione e di estrazione delle informazioni di sincronizzazione e viceversa: l'inoltro al controllore (CNT) dei dati privati estratti dalle sequenze; l'inoltro di messaggi e conferme dai mezzi di demultiplazione e sincronizzazione (DES) al controllore (CNT) e viceversa; l'accesso del controllore (CNT) ai primi e secondi mezzi d'interfaccia (CSC, IA, CIS) e ai mezzi di demultiplazione e sincronizzazione (DES) per l'eventuale scrittura di informazioni di programmazione e la lettura di informazioni relative al funzionamento del dispositivo.
- 7. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto di comprendere un bus di uscita (U) a cui sono attestati i mezzi di demultiplazione e sincronizzazione (DES), i mezzi (DA, DV) di decodifica dei flussi audio e video e il controllore (CNT) e che permette il trasferimento dai mezzi di demultiplazione e sincronizzazione (DES) ai mezzi i di decodifica (DA, DV) dei flussi audio e video estratti dalle sequenze e | l'accesso del controllore (CNT) ai mezzi di decodifica c presentazione (DA, DV, UA, UV) per l'eventuale programmazione.
- 8. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che i mezzi (CIS) di collegamento alla seconda linea seriale (3) sono collegati direttamente ai mezzi di demultiplazione e sincronizzazione (DES) tramite una terza linea seriale (6).
- 9. Dispositivo secondo una qualsiasi delle rivendicazioni precedenti, caratterizzato dal fatto che i mezzi di demultiplazione e sincronizzazione (DES) . comprendono: - terzi mezzi d’interfaccia (DM) per il trasferimento dal bus d'ingresso (E) ai mezzi di memorizzazione temporanea (MT) e viceversa, con una tecnica di accesso diretto in memoria, delle sequenze provenienti dai primi mezzi d'interfaccia (CSC), dai mezzi (IA) di collegamento alla prima linea seriale (2) o dal controllore (CNT) o destinate a tali organi; - quarti mezzi d’interfaccia (IU) per il trasferimento dei flussi audio e video detnultiplati dai mezzi di memorizzazione temporanea (MT) al bus di uscita (U); - quinti mezzi d'interfaccia (IS) per la gestione dello scambio di segnali, attraverso la terza linea seriale (6), tra i mezzi (CIS) di collegamento alla seconda linea seriale (3) e i mezzi di demultiplazione e sincronizzazione (DES); - un analizzatore sintattico (PA), che riceve dai mezzi di memorizzazione temporanea le sequenze audiovisive, le demultipla e ne estrae le informazioni di sincronizzazione, comprendenti almeno indicazioni (SCR) rappresentative di una frequenza base per la ricostruzione locale di un segnale di orologio a tale frequenza base; - mezzi di controllo (CM) dei mezzi dì memorizzazione temporanea; - sesti mezzi d'interfaccia (ICP) per lo scambio di informazioni con controllore (CNT), che rendono disponibili al controllore le informazioni sul funzionamento del dispositivo, forniscono comandi agli altri circuiti dei mezzi di demultiplazione e sincronizzazione (DES) e hanno funzioni di arbitraggio per evitare conflitti nell'accesso al bus d'ingresso (E) da parte dei mezzi di demultiplazione e sincronizzazione (DES) o del controllore (CNT); • mezzi di sincronizzazione (FD) per la ricostruzione locale del segnale di orologio a frequenza base e per la generazione e la generazione di un segnale di lemporizzazione (CKESTR) che stabilisce la frequenza di lettura nella prima sezione dei mezzi di memorizzazione temporanea (MT) da parte dell'analizzatore sintattico (PA).
- 10. Dispositivo secondo la riv. 9, caratterizzato dal fatto che l'analizzatore sintattico (PA) comprende: - un'unità (1RD) di ricezione dei dati dalla prima sezione di memoria (BS), che richiede i dati con una frequenza stabilita dal segnale di temporizzazione (CKESTR); - mezzi (SD), collegati a un'uscita dell'unità di ricezione (IRD), per trasferire ai quinti mezzi d'interfaccia (IS) le informazioni da inoltrare alla seconda linea seriale (2); primi mezzi di decodifica (DI, D2, D3) anch'essi collegati all'uscita dei mezzi di ricezione per: riconoscere e decodificare codici rappresentativi di informazioni di servizio inserite nelle sequenze ai fini di consentirne la demultiplazione; comunicare le informazioni estratte da detti codici a un'unità di controllo (CPA) o a una memoria parametri (MP), secondo il tipo d'informazione; estrarre e fornire ai mezzi di sincronizzazione (FD) le informazioni (SCR) rappresentative della frequenza base; - secondi mezzi di decodifica (D4) per riconoscere e separare i pacchetti relativi ai flussi video, audio e dati privati che compongono le sequenze e fornirli a rispettive porte di uscita (POA, POV, POD) per il successivo inoltro rispettivamente alla seconda, terza e quarta sezione (BA, BV, BD) dei mezzi di memorizzazione (MT) e per fornire alla memoria parametri ! (MP) informazioni di servizio estratte da un'intestazione di ciascun pacchetto, i primi c secondi mezzi di decodifica (DI , D2, D3, D4) comunicando all'unità di controllo (CPA) anche situazioni anomale riscontrate; la memoria parametri (MP) , che è accessibile anche da parte del controllore (CNT) per la scrittura di informazioni di programmazione e la lettura di informazioni estratte dalle sequenze, e che pilota i secondi mezzi di decodifica in modo (D4) da abilitare l'estrazione da una sequenza di pacchetti relativi a uno o più flussi prestabiliti dei diversi tipi; l'unità di controllo (CPA), che è atta ad attivare le operazioni dell'analizzatore sintattico quando riceve un segnale di avvio dal controllore (CNT) e ad abilitare al funzionamento unità (D2, D3) dei primi mezzi di decodifica destinate al riconoscimento di codici specifici o i secondi mezzi di decodifica (D3), sulla base delle informazioni riconosciute dagli stessi primi mezzi di decodifica e delle informazioni contenute nella memoria parametri (MP) .
- 1 1 . Dispositi vo secondo la riv . 10, caratterizzato dal fatto che l'analizzatore sintattico (PA) comprende inoltre mezzi (MX3, MX4), comandati dall'unità di controllo (CPA) e inseriti tra l'uscita dei mezzi di ricezione (IRD) e le porte di uscita (POA, POV) per i flussi audio e video, per trasferire i pacchetti di una sequenza direttamente dai mezzi di ricezione (I RD) ad una di tali porte di uscita, senza farli passare per i secondi mezzi di decodificai (D4).
- 12. Dispositivo secondo la riv. 9 quando riferita alla riv. 4, in cui li mezzi di memorizzazione temporanea (MT) sono costituiti da una memoria dinamica a lettura c scrittura, caratterizzato dal fatto che i mezzi (CM) di controllo della memoria (MT) .sono atti a servire richieste di accesso provenienti dai mezzi di dcmulliplazione e sincronizzazione (DES) e riguardanti la scrittura/lettura di sequenze MPEG da dcmultiplare o dei flussi demultiplati in una delle sezioni (BS, BA, BV o BD) della memoria (MT), e richieste di accesso provenienti dal controllore (CNT) e per la scrittura/lettura in una qualsiasi posizione della memoria di informazioni relative alla programmazione o al funzionamento del dispositivo, e comprende: ; - un circuito di arbitraggio (ARB) che è atto a: ricevere le richieste di scrittura o lettura in memoria; generare segnali (ADPU) per la selezione di un puntatore di scrittura/lettura relativo a una delle sezioni (BS, BA, BV o BD) o di un puntatore di scrittura/lettura relativo alla memoria completa e segnali (WR, RD) di comando della scrittura/lettura; a generare! segnali (ACKW, ACKR) di conferma dell' avvenuta operazione, da inviare all'organo richiedente; e a controllare lo stato di riempimento delle singole sezioni (BS, BA, BV o BD), generando segnali relativi a tale stato; - un circuito (C1M) di controllo dell'indirizzamenlo della memoria, che sulla base di detti segnali di selezione generati dal circuito di arbitraggio (ARB), identifica la sezione o la posizione di memoria interessata e genera e invia alla memoria comandi e indirizzi scrittura/lettura; - una coppia di registri (RER, REW), comandati dal circuito di indirizzamento, per la memorizzazione temporanea dei dati letti in memoria e dei dati da scrivere in memoria.
- 13. Dispositivo secondo la riv. 12, caratterizzato dal fatto che il circuito di arbitraggio (ARB) dei mezzi (CM) di controllo della memoria comprende: - mezzi (MX6, CN1) per la selezione di una richiesta di scrittura/lettura da servire, costituiti da un multiplexer (MX6) ai cui ingressi arrivano tutte le possibili richieste e da un contatore (CN1) il cui valore di conteggio costituisce un segnale di comando per il posizionamento del multiplexer (MX6) e il cui conteggio viene arrestato ogni volta che una richiesta di scrittura/lettura viene trasferita sull'uscita dei multiplexer (MX6), il valore di conteggio del contatore (CN1) contenendo anche l'informazione suj tipo di operazione da effettuare in memoria; una logica di controllo (LCA), che è atta a: ricevere dal multiplexer i (MX6) la richiesta selezionata e dal contatore (CN1) il valore di conteggio i corrispondente; controllare lo stato della memoria per vedere se l'operazione può essere effettuata; a generare, in caso affermativo, un comando di scrittura./lettura, un comando di emissione del segnale di conferma di avvenuta operazione, un comando d'incremento del puntatore interessato dall’operazione, e un segnale di riavvio del conteggio per il contatore (CN1); e a generare, in caso negativo, una segnalazione di interrupt per il controllore (CNT); - un circuito di generazione degli indirizzi (GPU), che è atto a presentare in uscita, in corrispondenza di una richiesta e in base al valore di conteggio del contatore (CN1) o a un indirizzo fornito dal controllore (CNT) e al segnale di incremento fornito dalla logica di controllo (LCA), l'indirizzo della prima posizione disponibile per la scrittura o della prima posizione contenente dati da leggere nella sezione interessata, ed a effettuare un confronto tra il puntatore di lettura e quello di scrittura di una stessa sezione per rilevare il livello di riempimento e generare di conseguenza: un ' primo segnale di stato (STAT), che indica se il livello di riempimento è comprèso tra una soglia superiore e una soglia inferiore oppure se ha superato la soglia superiore per effetto di una scrittura o 6 sceso sotto la soglia inferiore per effetto di una lettura e che è destinato ai terzi mezzi d'interfaccia (DM) per provocare la sospensione o la ripresa dell'inoltro di dati alla memoria; un secondo segnale di stato (ISTAT) che indica la condizione di memoria piena o vuota ed è destinato alla logica di controllo (LCA) per consentire la decisione sull'effettuazione o meno di un'operazione; e un terzo segnale di stato (LEVEL) che rappresenta la differenza tra i puntatori di lettura e scrittura nella sezione (BS) che memorizza le sequenze da decodificare ed è destinato ai mezzi di sincronizzazione (FD); - un circuito (DAK) di generazione dei segnali di conferma, che genera tali segnali comando della logica di controllo e in base al valore di conteggio del contatore (CN1) corrispondente alla richiesta servita.
- 14. Dispositivo secondo le rivendicazioni 9, IO e 13, caratterizzato dal fatto che i mezzi di sincronizzazione (FD) comprendono: - un circuito di ricostruzione e controllo del segnale di orologio alla frequenza base, comprendente un oscillatore controllato in tensione' (VCO) che è regolato da un segnale ottenuto filtrando, in un primo filtro numerico passa basso (FI), un segnale rappresentativo della differenza tra la frequenza istantanea di uscita dell'oscillatore (VCO) e il valore nominale di detta frequenza (SCR), estratto dalle sequenze da decodificare;. - un circuito per la generazione del segnale di temporizzazione rappresentativo della frequenza di lettura dei segnali delle sequenze da demultiplare nei mezzi di memorizzazione temporanea da parte dell'analizzatore sintattica (PA), comprendente un secondo filtro numerico passa basso (F2) atto a filtrare con una periodicità prestabilita il terzo degnale di stato (LEVEL) e a fornire il segnale filtrato a un divisore numerico (DIV), che genera il segnale di temporizzazione dividendo una frequenza fissa per il valore filtrato e fornisce tale segnale all'analizzatore sintattico (PA).
- 15. Dispositivo secondo la riv. 9, caratterizzato dal fatto che i quinti mezzi d'interfaccia (IS) comprendono mezzi (TH, IPT) per inserire dati, messaggi e conferme da inoltrare alla seconda linea seriale (2) in trame organizzate secondo un protocollo HDLC e per inserire le trame HDLC in una trama PCM, e mezzi (IPR, RH) per estrarre da una trama PCM proveniente dalla seconda linea seriale (2) trame organizzate secondo un protocollo HDLC, estrarre dalle trame HDLC dati, messaggi e conferme e per trasferire i dati alla memoria temporanea (MT) e rendere disponibili messaggi e conferme al controllore (CNT).
- 16. Dispositivo secondo la riv. 9, caratterizzato dal fatto che i sesti mezzi d'interfaccia comprendono un circuito (GIR) di gestione delle richieste di interrupt comprendente: - mezzi (LI) comprendenti una pluralità di elementi ognuno associato a una richiesta di interrupt, per riconoscere l'arrivo delle richieste e mantenerle disponibili Finché non sono state servite; - mezzi (PI) collegati all'uscita di tutti gli elementi dei mezzi di riconoscimento (LI) per segnalare l'arrivo di richieste al controllore (CNT); - mezzi (RI) di memorizzazione delle richieste di interrupt, comprendenti una pluralità di elementi ognuno dei quali è collegato all'uscita di un elemento dei mezzi di riconoscimento (LI) ed è atto a trasferire la rispettiva richiesta al controllore (CNT) quando riceve da questo un comando di lettura della richiesta; - mezzi (P2, P3) inseriti tra l'uscita di ogni elemento dei mezzi di memorizzazione (RI) e un ingresso di azzeramento di ogni elemento dei mezzi di riconoscimento (LI) per azzerare la rispettiva richiesta dopo l'arrivo del comando di lettura; - mezzi (R2), collegati ai mezzi di azzeramento, per abilitare l'inoltro di una richiesta verso il controllore (CNT) da parte dei mezzi di riconoscimento (LI) solo in presenza di un segnale di abilitazione fornito dal controllore stesso.
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