PL164463B1 - Uklad komputerowy PL PL - Google Patents
Uklad komputerowy PL PLInfo
- Publication number
- PL164463B1 PL164463B1 PL90285686A PL28568690A PL164463B1 PL 164463 B1 PL164463 B1 PL 164463B1 PL 90285686 A PL90285686 A PL 90285686A PL 28568690 A PL28568690 A PL 28568690A PL 164463 B1 PL164463 B1 PL 164463B1
- Authority
- PL
- Poland
- Prior art keywords
- microprocessor
- signal
- circuit
- reset
- input
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Debugging And Monitoring (AREA)
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
- Retry When Errors Occur (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
UKLAD KOM PUTEROW Y ZBUDOW ANY Z MIKROPRO- - CESORA, U RZAD ZEN W EJSCIA/W YJSCIA I GNIAZD AD AP TE RO - W YCH D O LA C Z O N Y C H POP RZEZ BUFORY DO M A G ISTRA LI SYSTEM OW EJ, U K LADÓW STERO W AN IA, SYNCHRONIZACJI, U STAW IAN IA I ARB ITRA ZU ORAZ PAM IECI DOLACZONYCH DO M AGISTRALI SYSTEM OW EJ ORAZ Z UK LAD U GENERATORA ZEGA- ROWEGO, ZNAMIENNY TYM, ZE M A UKLAD (210) DZIELNIKA PRZEZ DW A Z KOREKCJA FAZY, DO KTÓREGO W EJSCIA ZEGARO- WEGO (CLK2) J E ST DOLACZONY UKLAD (185) GENERATORA ZEGAROWEGO ZAS WYJSCIE JEST POLACZONE Z W EJSCIEM ZE- GAROW YM (CPUCLK) M IK RO P RO C E SO RA (205), U K LAD (215) W YKRYW ANIA BLEDU FAZY. KTÓREGO PIERWSZE WEJSCIE (215A) JE S T POLACZONE Z W YJSCIEM UKLADU (210) DZIEL- NIKA PRZEZ DW A Z KOREKCJA FAZY, DRUGIE WEJSCIE (215B) JE ST POLACZONE Z W YJSCIEM SYGNALU USTAW IANIA (RE- SET) U K LAD U (190) U STAW IAN IA STA N U POCZATKOWEGO ZAS W YJSCIE SYGNALU (PHERR) BLEDU FAZY TEGO UKLADU JE ST POLACZONE Z W EJSCIEM SYGNALU (PHERR) BLEDU FAZY U K LAD U (210) DZIELNIKA PRZEZ DW A Z KOREKCJA FAZY, ORAZ UKLAD (220) REGENERACJI SYGNALU USTAW IANIA STA N U POCZATKOWEGO, KTÓREGO W EJSCIE (PHERR) J EST POLACZO- NE Z W YJSCIEM SYGNALU (PHERR) BLEDU FAZY UKLADU (215) W YKRYW ANIA BLEDU FAZY, WEJSCIE (RESET) J EST POLACZONE Z W YJSCIEM SYGNALU U STAW IANIA (RESET) UK LAD U (190) U STAW IAN IA STA N U POCZATKOWEGO ZAS WYJ- SCIE (NEWRESET) TEGO U K LAD U JE ST POLACZONE Z WEJ- SCIEM U STA W IA N IA (M PRESET) M IKROPROCESORA (205) PL PL
Description
Przedmiotem wynalazku jest układ komputerowy, w szczególności układ zapewniający ustawienie stanu początkowego mikroprocesora.
Znany jest układ komputerowy zapewniający ustawianie stanu początkowego w mikroprocesorach Intel 386 oraz 486, które mają wejście ustawiania stanu początkowego (reset) umożliwiające ustawienie mikroprocesora w znanym lub zdefiniowanym stanie po włączeniu ich zasilania. Na fig. 1 pokazano schemat blokowy układu komputerowego oznaczonego symbolem 10, w którym zastosowano mikroprocesor Intel 386 i związany z nim układ ustawiania stanu początkowego po włączeniu zasilania. Przed omówieniem tego układu ustawiania stanu początkowego po włączeniu zasilania pożyteczne będzie ogólne omówienie układu komputerowego 10.
Układ komputerowy 10 jest komputerem o dwu magistralach systemowych i zawiera mikroprocesor 100. Mikroprocesor 100 ma wejście ustawiania stanu początkowego oznaczone na fig. 1 symbolem RESET. Mikroprocesor 100 jest sprzężony przez lokalną magistralę 105 jednostki centralnej z pierwszym buforem 110, który sprzęga lokalną magistralę 105 jednostki centralnej z magistralą systemową 115. Magistrala systemowa 115 jest sprzężona za pomocą drugiego bufora 120 z magistralą wejścia/wyjścia 125, do której są dołączone urządzenia peryferyjne, takie jak urządzenie 130. Magistrala systemowa 115 jest także sprzężona z układem sterującym pamięcią i z samą pamięcią 135. Lokalna magistrala systemu 115 jest także sprzężona za pomocą bufora 140 i magistrali Micro Channel 145 z gniazdami adapterowymi 150 typu Micro Channel, do których mogą być wkładane różne karty adapterowe. Jednostka sterująca 155 bezpośrednim dostępem do pamięci jest dołączona do magistrali systemowej 115 dla ułatwienia bezpośredniego dostępu do pamięci 135 bez interwencji mikroprocesora 100. Układ komputerowy 10 ma także układ 160 sterowania i synchronizacji magistrali połączony z magistralą systemową 115 dla umożliwienia sterowania i synchronizacji tej magistrali. Centralny układ arbitrażowy 165 jest dołączony zarówno do układu 160 sterowania i synchronizacji jak i do gniazd adapterowych 150. Centralny układ arbitrażowy 165 określa, która jednostka funkcjonalna uzyska dostęp do magistrali Micro Channel 145, może to być na przykład mikroprocesor 100, moduł zarządzania magistralą dołączony do gniazd adapterowych 150 lub jednostka sterująca 155 bezpośrednim dostępem do pamięci.
Jak pokazano na rysunku, do lokalnej magistrali 105 jednostki centralnej jest dołączona pamięć skrytkowa 170 i mikroprocesor 100. Ola umożliwienia sterowania działaniem pamięci
164 463 skrytkowej 170, do lokalnej magistrali 105 jednostki centralnej i do magistrali systemowej 115 jest dołączony kontroler 175 pamięci skrytkowej typu Intel 82385, jak pokazano na rysunku.
W przypadku, gdy układ komputerowy 10 jest traktowany jako komputer dwumagistralowy, istnieje lokalna magistrala 105 jednostki centralnej i magistrala systemowa 115, które stanowią dwie wzajemnie związane magistrale Każda magistrala 105 i 115 ma odpowiednio swoje łącza adresów, danych i sygnałów sterujących. Dla ułatwienia wykonywania operacji zmienno-przecinkowych, do lokalnej magistrali 105 jednostki centralnej jest dołączony koprocesor 180.
Jak wspomniano wcześniej, mikroprocesor 100 ma wejście sterujące oznaczone RESET. Mikroprocesor 100 ma ponadto wejście zegarowe oznaczone CLK2, do którego jest doprowadzana częstotliwość zegarowa dwukrotnie większa (2x) od częstotliwości wewnętrznej mikroprocesora 100. Wewnętrzna częstotliwość zegarowa mikroprocesora 100 jest z definicji równa 1x. Wewnątrz mikroprocesora 100 znajduje się układ dzielnika przez dwa i układ korekcji fazy 100A, które działają tak, ze sygnał zegarowy CLK2 lub sygnał zegarowy 2x (przykładowo o częstotliwości 50 MHz) dostarczany do wejścia CLK2 mikroprocesora 100 jest dzielony aż do uzyskania sygnału 1x (na przykład 25 MHz) wykorzystywanego wewnątrz mikroprocesora 100. Układ generatora zegarowego 185 jest przeznaczony do wytwarzania sygnału zegarowego CLK2. Układ ten ma wyjście CLK2, które jest dołączone do układu 190 ustawiania stanu początkowego, układu 195 dzielnika przez dwa, układu 160 sterowania magistralą i synchronizacji, jednostki sterującej 175 pamięcią skrytkową, mikroprocesora 100 i koprocesora 180 dla doprowadzenia do nich sygnałów zegarowych CLK2. Układ 190 ustawiania stanu początkowego ma wyjście RESET, które jest dołączone do wejścia RESET mikroprocesora 100, koprocesora 180, jednostki sterującej 175 pamięcią skrytkową i układu sterowania 160 magistralą i synchronizacji dla dostarczenia impulsu zerującego do tych urządzeń w przypadku, gdy jest pożądane ustawienie stanu początkowego układu. Z fig. 1 wynika, że układ dzielnika 195 dzieli częstotliwość sygnału zegarowego CLK2 przez 2 w celu wytwarzania zewnętrznego sygnału zegarowego oznaczonego CLK, który jest doprowadzany do układu 190 ustawiania stanu początkowego oraz do układu 160 sterowania magistralą i synchronizacji. Należy zauważyć, że zewnętrzny sygnał zegarowy CLK generowany na wyjściu CLK układu dzielnika 195 ma zasadniczo taką samą częstotliwość, jak wewnętrzny sygnał zegarowy 1x mikroprocesora 100. Z tego względu sygnał zegarowy CLK jest traktowany jako alternatywny do zewnętrznego sygnału zegarowego 1x.
Obecnie zostanie omówione działanie mikroprocesora typu 386 z uwzględnieniem sygnałów zegarowych. Jak wspomniano wyżej, mikroprocesor 386 działa z zegarem zewnętrznym o podwójnej częstotliwości lub doprowadzanym do zegarowego wejścia zewnętrznego 2x. Zatem 20 megahercowy mikroprocesor 386 wymaga doprowadzenia do jego wejścia CLK2 sygnału zegara zewnętrznego o częstotliwości 40 MHz, natomiast 25 megahercowy mikroprocesor 386 wymaga doprowadzenia do jego wejścia CLK2 sygnału zegara zewnętrznego o częstotliwości 50 MHz.
Mikroprocesor 386 wewnątrz swojej struktury generuje sygnał zegarowy o pojedynczej częstotliwości 1x w rezultacie dzielenia przez dwa częstotliwości sygnału doprowadzanego do wejścia CLK2. Ten wewnętrzny sygnał zegarowy 1x jest wykorzystywany wewnątrz mikroprocesora 386 do synchronizacji różnych wewnętrznych operacji logicznych włącznie z operacjami wytwarzania sygnałów wyjściowych mikroprocesora. Sygnał zegarowy 1x jest wykorzystywany również wewnątrz mikroprocesora 386 do określania odpowiednich czasów próbkowania wejść zewnętrznych. Zależności czasowe pomiędzy wewnętrznym sygnałem zegarowym 1x i sygnałem CLK2 ilustruje fig. 2, przy czym wewnętrzny sygnał zegarowy 1x jest pokazany w dolnej części rysunku, natomiast sygnał CLK2 pokazano w górnej części rysunku. Zależności czasowe w odniesieniu do sygnału zegarowego 1x zostały opisane przez firmę Intel w opracowaniu 80386 Hardware Manuał. Sygnał zegara wewnętrznego 1x jest wykorzystywany do określania odpowiedniej fazy sygnału CLK2, ponieważ wykonanie cyklu magistrali mikroprocesora 386 wymaga wielu cykli fazowych sygnału CLK2.
Typowy układ komputerowy bazujący na mikroprocesorze 386 musi generować swój własny zewnętrzny sygnał zegarowy 1x, gdyż mikroprocesor 386 nie ma wyprowadzenia na zewnątrz sygnału zegarowego. Jak pokazano na fig. 1, zewnętrzny sygnał zegarowy 1x jest generowany w układzie komputerowym 10 na wyjściu CLK układu dzielnika 195. Ten zewnętrzny sygnał zegarowy 1x lub sygnał CLK jest wykorzystywany przez zewnętrzne układy logiczne do kontrolowania lub próbkowania mikroprocesora 386 i do testowania niezbędnych wejść mikroprocesora 386.
Owa niezależnie generowane sygnały zegarowe 1x, a mianowicie sygnał zegarowy wewnętrzny 1x i sygnał zegarowy zewnętrzny 1x (CLK w dzielniku 195) mogą w sposób niepożądany różnić się
164 463 swoimi fazami, o ile nie zostaną zastosowane określone środki dla uzyskania synchronizacji tych sygnałów zegara wewnętrznego i zegara zewnętrznego w czasie włączania zasilania mikroprocesora 100. Te wymagane czynności synchronizujące są zwykle wykonywane poprzez wytworzenie sygnału RESET doprowadzanego do wejścia RESET mikroprocesora 100. Zewnętrzne układy logiczne, a mianowicie układ 190 ustawiania stanu początkowego wytwarza aktywne zbocze sygnału RESET w funkcji zewnętrznego sygnału zegarowego 1x. Zachodzi więc znana i ustalona współzależność pomiędzy aktywnymi zboczami sygnału RESET i zewnętrznie generowanym sygnałem zegarowym 1x. Sygnał RESET jest próbkowany przez mikroprocesor 386 przy każdym dodatnim zboczu sygnału CLK2. Wynikowa próbka sygnału RESET jest wykorzystywana przez zewnętrzny układ 100A dzielnika przez dwa i korekcji fazy do zmiany przesunięcia fazowego zegara wewnętrznego 1x, jeśli wymagane jest uzyskanie zgodności fazowej pomiędzy zegarem wewnętrznym 1x i zegarem zewnętrznym 1x.
Dla zapewnienia użytkownikom komputerów kompatybilności przy stosowaniu nowych procesorów w tego samego typu układzie komputerowym 10 wykonana została karta rozszerzenia zawierająca mikroprocesor 100, koprocesor 180, jednostkę sterującą 175 pamięcią skrytkową, pamięć skrytkową 170 i związany z nimi układ zerowania. Ta karta rozszerzenia będzie alternatywnie nazywana zespołem procesora. Karta rozszerzenia jest wkładana do płaskiej płyty lub płyty głównej zawierającej pozostałe komponenty i urządzenia układu komputerowego 10 pokazane na fig. 1.
W ten sposób karta rozszerzenia zawierająca konfigurację mikroprocesorową różniącą się od konfiguracji znajdującej się pierwotnie w układzie komputerowym 10 może być wkładana do gniazda płaskiej płyty, w celu podwyższenia parametrów użytkowych komputera. Przykładem komputera, w którym wykorzystywane są karty rozszerzenia, jest komputer Personal System/2 Model 70 A21 firmy IBM.
Technologia mikroprocesorowa przekroczyła poziom opisanego wyżej układu komputerowego 10 bazującego na mikroprocesorze 386. Mówiąc konkretniej wskażemy na wprowadzony niedawno przez firmę Intel mikroprocesor 1486 odznaczający się znacznie wyższymi parametrami użytkowymi procesora w wyniku połączenia w jednym układzie scalonym mikroprocesora, koprocesora, pamięci skrytkowej i jednostki sterującej pamięcią skrytkową.
Niestety w przypadku, gdy podejmowana jest próba wyposażenia istniejącego układu komputerowego 10 w mikroprocesor 1486 pojawia się szereg trudności. Należy przypomnieć, ze układ komputerowy 10 zawiera zewnętrzny sygnał zegarowy 2x (CLK2), a znajdujący się w tym układzie mikroprocesor 386 ma wyprowadzenie CLK2, do którego jest dostarczany sygnał 2x.
Mikroprocesor 386 ma także wewnętrzny układ dzielnika przez 2 wytwarzający wewnętrzny sygnał zegarowy 1x. W przeciwieństwie do tego w mikroprocesorze 1486 nie wykorzystuje się zasady ustawiania fazy poprzez wyprowadzenie RESET mikroprocesora, jak odbywa się to w mikroprocesorze 386, lecz w mikroprocesorze 1486 wykorzystuje się raczej bezpośrednie wyprowadzenie sygnału zegarowego 1x Oznacza to, że 25 megahercowy mikroprocesor 1486 pracuje z 25 megahercowym sygnałem zegarowym na wejściu. Z kolei, w odróżnieniu od mikroprocesora 386 mikroprocesor 1486 ma wewnętrzny układ podwajania częstotliwości wytwarzający wewnętrzny sygnał zegarowy 2x.
W wyniku takiego rozwiązania dla mikroprocesora 1486 zakłada się, że właściwe ustawienie fazy sygnału CLK jest narzucone przez sygnał zegarowy (1x) CLK na odpowiednim wejściu mikroprocesora 1486. Zatem mikroprocesor me próbkuje swojego wejścia RESET w celu wykonania korekty fazy zegara. Ta różnica w uzyskaniu właściwej relacji fazowej sygnałów RESET/CLK pomiędzy mikroprocesorami 1486 i 386 prowadzi do trudności wykorzystania sygnału zegarowego 1x w zastosowaniach, w których dąży się do zastąpienia mikroprocesora 386 mikroprocesorami 1486 w sytuacji, w której jest pożądane wprowadzenie jak najmniejszej ilości zmian w pozostałej części układu.
Zgodnie z wynalazkiem układ komputerowy zawiera układ dzielnika przez dwa z korekcją fazy, do którego wejścia zegarowego jest dołączony układ generatora zegarowego zaś wyjście jest połączone z wejściem zegarowym mikroprocesora, układ wykrywania błędu fazy, którego pierwsze wejście jest połączone z wyjściem układu dzielnika przez dwa z korekcją fazy, drugie wejście jest połączone z wyjściem sygnału ustawiania układu ustawiania stanu początkowego zaś wyjście sygnału błędu fazy tego układu jest połączone z wejściem sygnału błędu fazy układu dzielnika przez dwa z korekcją fazy, oraz układ regeneracji sygnału ustawiania stanu początkowego, którego wejście jest połączone z wyjściem sygnału błędu fazy układu wykrywania błędu fazy, wejście
164 463 jest połączone z wyjściem sygnału ustawiania układu ustawiania stanu początkowego zaś wyjście tego układu jest połączone z wejściem ustawiania mikroprocesora.
Zaletą układu komputerowego według wynalazku z układem ustawiania stanu początkowego jest możliwość wykorzystania go w komputerze bazującym na zaawansowanych układach mikroprocesorowych, na przykład umożliwia działanie mikroprocesora 1486 w komputerze, w którym początkowo stosowano mikroprocesor 386. Ponadto rozwiązanie według wynalazku wprowadza minimalne zmiany w komputerze z mikroprocesorem 386 w przypadku, gdy komputer ten jest ulepszany lub przeprojektowywany pod kątem wbudowania mikroprocesora 1436.
Przedmiot wynalazku, zarówno jeśli chodzi o jego strukturę jak i zasadę działania może być lepiej zrozumiały w powiązaniu z opisem i w oparciu o załączony rysunek, na którym fig. 1 przedstawia schemat blokowy znanego układu komputerowego, fig. 2 - przebiegi czasowe, ilustrujące zależność pomiędzy wewnętrznym sygnałem zegarowym 1x i zewnętrznym sygnałem zegarowym 2x (CLK2), w układzie komputerowym z fig. 1, fig. 3 - schemat blokowy układu komputerowego według wynalazku, fig. 4 - szczegółowy schemat blokowy części układu ustawiania stanu początkowego układu komputerowego z fig. 3, fig. 5 - przebiegi czasowe ilustrujące działanie układu ustawiania stanu początkowego pokazanego na fig. 4 w przypadku, gdy nie występuje błąd fazy, fig. 6 przebiegi czasowe ilustrujące działanie układu ustawiania stanu początkowego pokazanego na fig. 4 w przypadku, gdy zachodzi błąd fazy, fig. 7 przedstawia przebiegi czasowe ilustrujące działanie układu ustawiania stanu początkowego pokazanego na fig. 4.
Na fig. 3 przedstawiono ogólny schemat blokowy określający układ komputerowy według wynalazku jako układ komputerowy 200. Układ komputerowy 200 ma elementy wspólne z układem komputerowym 10 pokazanym na fig. 1 z wyjątkiem modyfikacji pokazanych na fig. 3, które zostaną teraz omówione. Ola elementów analogicznych na fig. 3 i fig. 4 zastosowano takie same oznaczenia.
W zalecanym wykonaniu wynalazku układ komputerowy 200 ma mikroprocesor 1486 oznaczony jako nikroprocesor 205 z wejściem zegarowym 1x oznaczonym symbolem CPUCLK i wejściem ustawiania stanu początkowego o symbolu MPREST. Częstotliwość zegara wewnętrznego mikroprocesora 205 jest zdefiniowana jako równa częstotliwości 1x, a częstotliwość sygnału zegarowego doprowadzanego do wejścia CPUCLK jest także równa 1x. Mikroprocesor 205 jest dołączony do lokalnej magistrali 105 jednostki centralnej. Wyjście CLK2 układu generującego 185 sygnał zegarowy CLK2 jest dołączone do wejścia zegarowego CPUCLK mikroprocesora 205 przez układ 210 dzielnika przez dwa z korekcją fazy. Wyjście CLK2 jest także dołączone do wejścia podstawy czasu lub wejścia zegarowego OCLK2, CLK2C układu 215 wykrywania błędu fazy za pośrednictwem układu 212 opóźnienia czasowego. W ten sposób w opóźniony sygnał zegarowy CLK2, mianowicie sygnał OCLK2 wytwarzany na wyjściu OCLK2 układu 212 opóźnienia czasowego jest traktowany jako sygnał podstawowy czasu układu 215 wykrywania błędu fazy. Wyjście OCLK2 układu 212 opóźnienia czasowego jest również połączone z wejściem podstawy czasu układu 190 ustawiania stanu początkowego w taki sposób, że ta sama opóźniona informacja synchronizująca lub sygnał podstawy czasu OCLK2 jest doprowadzany do układu 215 wykrywania błędu fazy i układu 190 ustawiania stanu początkowego.
Układ 215 wykrywania fazy ma wejścia fazowe 215A i 2158 oraz wyjście błędu fazy oznaczone symbolem PHERR, na którym jest wytwarzany sygnał PHERR błędu fazy określający błąd fazy pomiędzy sygnałami doprowadzanymi do wejść fazowych 215A i 2158. Wyjście CPUCLK układu 210 dzielnika przez dwa z korekcją fazy jest dołączone przez układ 217 opóźniający do wejścia fazowego 215A układu 215 wykrywania błędu fazy w taki sposób, że sygnał OCLK stanowiący opóźnioną wersję sygnału CPUCLK, wytwarzany na wyjściu układu 217 opóźniającego jest dostarczany do wejścia fazowego 215A.
Wyjście RESET układu 190 ustalania stanu początkowego jest dołączone do pozostałego wejścia fazowego 215B układu 215 wykrywania błędu fazy w celu doprowadzenia informacji dotyczącej ustalania stanu początkowego fazy impulsów do tego układu. Ooprowadzenie w ten sposób sygnałów OCLK i RESET do wejść fazowych 215A i 215B umożliwia przeprowadzenie w układzie 215 wykrywania błędu fazy porównania fazy opóźnionego sygnału CPUCLK (to jest sygnału OCLK) w bezwzględną fazę sygnału RESET.
W przypadku, gdy układ 215 wykrywania błędu fazy wykryje błąd fazy pomiędzy sygnałami OCLK i RESET, wytwarza sygnał błędu fazy PHERR na wyjściu PHERR tego układu. Ten błąd fazy
164 463 wskazuje, że pomiędzy sygnałem CPUCLK (reprezentowanym przez DCLK) i sygnałem CLK wytwarzanym w dzielniku 195 istnieje niepożądana relacja fazowa. Wyjście PHERR układu 215 wykrywania błędu fazy 215 jest dołączone do wejścia PHERR układu 210 dzielnika przez dwa z korekcją fazy, dla umożliwienia przesłania sygnału PHERR do tego układu. Sygnał PHERR jest także doprowadzany do wejścia PHERR układu 220 regeneracji sygnału ustawiania stanu początkowego.
Chociaż układ 215 wykrywania błędu sprawdza fazę sygnału CPUCLK (reprezentowanego przez DDlK względem sygnału RESET, to w efekcie sprawdzana jest faza sygnału CPUCLK (wewnętrzny zegar mikroprocesora) względem fazy zewnętrznego sygnału zegarowego CLK generowanego na wyjściu dzielnika 195. Dzieje się tak dlatego, że opadające zbocze sygnału RESET wytwarzanego w układzie 190 ustalania stanu początkowego zawiera informację synchronizującą względem zewnętrznego sygnału zegarowego CLK, ponieważ układ 190 ustawiania stanu początkowego funkcjonuje zgodnie z wcześniejszą zasadą synchronizacji dostosowaną do mikroprocesora 386.
W przypadku, gdy układ 215 wykrywania błędu fazy stwierdza błąd fazy pomiędzy opóźnionym sygnałem CPUCLK (reprezentowanym przez sygnał DCLK) i sygnałem RESET w czasie włączania zasilania mikroprocesora 205, następuje generacja sygnału PHERR uruchamiającego układu 210 dzielnika przez dwa z korekcją fazy, w celu doprowadzenia opóźnionego sygnału CPUCLK (reprezentowanego przez DCLK) do zgodności fazowej z sygnałem RESET. W ten sposób następuje przesuwanie i korekcja sygnału CPUCLK. Tym niemniej w sytuacji, gdy występuje taka korekta fazy, naruszone zostają warunki stabilności sygnału zegarowego tjg mikroprocesora 1486, co dalej omówiono dokładniej. W sytuacji, gdy występuje takie naruszenie warunków stabilności, układ 220 regeneracji sygnału ustawienia stanu początkowego regeneruje lub wytwarza nowy impuls sygnału ustawiania stanu początkowego NEWRESET doprowadzany do wejścia MPRESET mikroprocesora 205 dla ustawienia stanu początkowego mikroprocesora 205. Jak pokazano na fig. 3, wyjście RESET układu 190 ustawiania stanu początkowego jest dołączone do wejścia RESET układu 220 regeneracji sygnału ustawiania stanu początkowego, dla doprowadzenia sygnału RESET do tego układu.
Wyjście RCLK układu 220 regeneracji sygnału ustawiania stanu początkowego jest dołączone do wejścia elementu synchronizującego 225, który to element ma wyjście RCNT6 sprzężone z powrotem z układem 220 regeneracji ustawiania stanu początkowego. Wyjście PHERR układu 215 wykrywania błędu fazy jest dołączone do wejścia PHERR układu 220 regeneracji sygnału ustawiania stanu początkowego w celu informowania go o sytuacjach, w których jest wymagana regeneracja sygnału ustawiania stanu początkowego. W ten sposób układ 220 regeneracji sygnału ustawiania stanu początkowego jest informowany o sytuacjach, w których wymagana jest generacja impulsu NEWRESET. Należy zauważyć, że podanie impulsu NEWRESET na wejście RESET mikroprocesora 205 powoduje pożądane przełączanie mikroprocesora 205 do znanego stanu.
Na fig. 4 zamieszczono szczegółowy schemat blokowy pokazujący część układu ustawiania stanu początkowego mikroprocesorowego układu komputerowego 200. Przy porównaniu fig. 4 i fig.
można zauważyć, że niektóre sygnały, wejścia i wyjścia mają zmienione nazwy lub nadawane są im nazwy alternatywne, jak jest to wyjaśnione dalej, lub jak pokazano to za pomocą etykietek na fig. 4. Wykonano to dla ułatwienia realizowania części układu ustawiania stanu początkowego za pomocą programowalnych matryc logicznych, tak zwanych układów PAL. Sygnały generowane i wykorzystywane wewnątrz różnych bloków pokazanych na fig. 4 są podane w nawiasach.
Sygnały wykorzystywane w układzie ustawiania stanu początkowego pokazanym na fig. 4 są takie same jak sygnały w części układu ustawiania stanu początkowego na fig. 3, z wyjątkiem różnic omawianych dalej. Sygnał CLK2 wytwarzany na wyjściu generatora 185 sygnału zegarowego CLK2 jest także określony jako sygnał CLK2ALS0. Sygnał DCLK2 wytwarzany na wyjściu elementu opóźniającego 212 jest oznaczany alternatywnie symbolami CLK2A, CLK2B i CLK2C. Sygnał CPUCLK wytwarzany na wyjściu układu 210 dzielnika przez dwa z korekcją fazy jest również określany jako CLK i CLKX. Sygnał RESET generowany przez układ 190 ustawiania stanu początkowego jest pokazany dokładniej w układzie ustawiania stanu początkowego przedstawionym na fig. 4 jako zawierający sygnał CPURESET dostarczany do układu 220 regeneracji sygnału ustawiania stanu początkowego i zawierający także sygnał CACHERESET przeznaczony do ustawiania stanu początkowego tego układu regeneracji i układu 215 wykrywania błędu fazy.
Sygnał DPHERR stanowiący opóźnioną wersję sygnału PHERR błędu fazy jest generowany wewnątrz układu 210 dzielnika przez dwa z korekcją fazy, jak pokazano na fig. 4 i oznaczono w nawiasach. Sygnał CRESETSYNC jest generowany wewnątrz układu 215 wykrywania błędu fazy i
164 463 jest dostarczany do elementu synchronizującego 225. Sygnał CRESETSYNC stanowi opóźnioną i zanegowaną wersję sygnału CACHERESET wytwarzanego w układzie 190 ustawiania stanu początkowego.
W jednym z wykonań wynalazku elementem synchronizującym 225 jest licznik 74LS590. Ten element synchronizujący jest wykorzystywany do określania wymaganej szerokości impulsu NEWRHSHT, którego szerokość wynosi 1 ms.
Sygnał wejściowy BHOLD jest przeznaczony do ustawiania stanu początkowego układu 220 regeneracji jak pokazano na fig. 4. Sygnał BHOLD jest wykorzystywany jako dostępny sygnał synchronizujący, polegający na wysłaniu jednego impulsu w odstępach czasu około 15,6 ps i jest wykorzystywany do generowania impulsu zegarowego dla licznika elementu synchronizującego 225. Sygnał RCLK jest otrzymywany z sygnału BHOLD i jest dostarczany do elementu synchronizującego 225.
Układ 210 dzielnika przez dwa z korekcją fazy, układ opóźniający 217 i układ opóźniający 212 są zrealizowane w pierwszym mikroukładzie PAL, zgodnie z wyspecyfikowanymi niżej stanami wejść, wyjść i równaniami logicznymi. W podanych równaniach logicznych zastosowano symbole o następującym znaczeniu:
SYMBOL OEFINICAA ! Negajaa : = Przypiaanie waatoośi funkcji dla wejścia rejestru = rzypiisarne waΓtoścn funkcji ne wjścrne kombinacjjnym
Funkcja logiczna N # Funkjja logiczna LUB
Pierwszy mikroukład PAL jest określony przez następujące przyporządkowanie wyprowadzeń wejść:
WECŚCNE KOMENTARZ
CLK2A - oscylator TTL, 50 MHz
CLKALSO - oscylator TTL, 50 MHz
PHERR - błąd fazy
Ola wyprowadzeń wyjściowych pierwszego mikroukładu PAL obowiązuje następujące przyporządkowanie:
WYCŚCNE KOMENTARZ
CLK2A - buforowana dK2, 5e MHz
DCLK e opóźniony zegae 21 MHz
CLK - zegae 2e MHe dla 148e i ukł. PAL
DPHERR - impuls błędu fazy
CLKX - zegar 25 MHz dla 1486 i ukł. PAL
CLK2C - buforowany CCK2, 50 MHz
CLK2B - buforowany dK2, 50 MHz
Równania logiczne pierwszego mikroukładu PAL są następujące:
CLK2A = dK2ALS0
CLK 28 = dK2ALS0
CLK2C = CLK2ALS0 !CLK := (de 5 PHERR) #(CLK& iPHHRR &!DPHHRR) !dKX := (de PHRRR) #(CLK & 'PHERe $ iPHHR^R) iOPHERR : = ( ! PHERe $ dK) iopherrD ·erri
DCLK = dK
Układ 215 wykrywania błędu i układ 220 regeneracji sygnału ustawiania stanu początkowego są konwencjonalnie realizowane w drugim mikroukładzie PAL, zgodnie z podanymi niżej stanami wejść, wyjść i równaniami logicznymi. Drugi mikroukład PAL określa następujące przyporządkowanie wyprowadzeń wejściowych:
164 463
WEJŚCIE KOIEENAAZZ
CLK2C - TTL CLK2, 50 MHz
DCLK - opóZninno zegro jenoosteL centralnycL 20 Mzz
CACHERESET - κηριΠο usaamarno saauo poczt^weg^ parnas snsyPatweJ
CPURESET - lmpuso usganganlo sanuo pocąselaeeoL jenist^o centralnej
HOLD - t^aieo za^mamio jedostU o
RCET6 - υΒίθΗ^η^ stauo poczttkwwego 6-go oito llcznega
Przyporządkowanie wyjść drugiego mikroukładu PAL jest następujące:
WYJŚCIE
NEWRESET - nowy CPURESEo uwzględnijjycy fazowanee
RCLK - zegao ustalanao stauo począekawgoo llcanega
PHERR - lmpuso błęuo fayy
CRESETSYNC - opóźniony o zanegowano CACHERESET
RCNTSYEC - próbkowana werjja na wejściu RCNT6
Równania logiczne drugiego mierouełgdu PAL mają postać następującą:
!ACRSETSYEC := CACHERESET
NEWRESET := CPUREHET # !PHERR & ICACHERESET # NEWRESET & raCNTSYNC & CRRSETSYEC fy ! PHERR !PHERR := DCLkĘ 'ARERETYE^iC <& !AACHRREE5ΕT & !PCECC & ! ^C PCACHERESEo # .'PHERR fy łPCLK ! PRCL := ICLLK$ IHERR R ^CHEHEEYEC C £’HDLO #RCLK & iDCLK & CACCECRSEE # 'RCLK & DCLK
RCNTEYEA := RCNT6 fy .DCLK #CCETEYEA & DCLK
Na fig. 5 przedstawiono przebiegi czasowe ilustrujące działanie układu ustawiania stanu początkowego pokazanego na iig . 4 a a ρκροο ą y^^r^^^iów . HLK/AHLK2HESO , ACHHE RE SE o , RCNT6, CCK2C, CRRSRTSYNC, PHERR, DPHRRC, α//0ίΚΧ /CPUCLo , 0 CL o , NEWRREE0 , RCLo , LL^o , HOLDo, CPURESE T eego układu ustawiania stanu początkowego w odniesieniu do wspólnej osi czasu. Na fig. 5 pokazani przypadek, w którym nie występuje błąd fazy, o czym świadczy stały wysoki poziom sygnału PHERR.
Fig. 6 przedstawia przebiegi czasowe ilustrujące działanie układu ustawiania stanu początkowego przedstawionego na fig. 4 za pomocą sygnałów: ALL2/CLL2ALSO, CAAHERRSEE, CCEE6,
CHL2A, ARREEESYEA, PHECR, DPHERC, ^/^^/ CPUCLK, DCLK, NEWRESET, CLK2A, BHOLO, CPURESET tego układu ustawiania stanu początkowego mikroprocesora, w odniesieniu do wspólnej isi czasu. Na fig. 6 przedstawiono przypadek, w którym zachodzi błąd fazy, co odzwierciedla opadające zbocze sygnału PHERR w punkcie 300. Układ 190 ustawiania stanu początkowego koryguje ten błąd fazy, ci jest widoczne na wydłużonym impulsie CLK w punkcie 305.
Na fig. 7 przedstawiono przebiegi czasowe ilustrujące działanie układu ustawiania stanu początkowego pokazanego na fig. 4 za pomocą sygnałów CLK2/CLK2ALSO, CACHRREEET, CCNT6, CLK2C, CCRSRTEYNC, PCECR, DPCECC, CLKICLKX/GRUCo , DC,o , NEWREEL0 , RCLL, CKKAA, 8O0LL, CPURESET eego układu ustawiania stanu początkowego w κPelntoneln od κaoplunt ois oczas oil oznaczm ^duższe go przedziału czasu w porównaniu z przebiegami czasowymi nn oii- 3 o oii- (>
Przebiegi czasowe na fig. 7 pokazują w jaki sposób działają sygnały RAHL i BHOLD przy odliczaniu czasu licznika w elemencie synchronizującego 225. Przebieg CCEE6 zawiera sygnał powrotu uzyskiwany z tegi licznika. Jak pokazani na fig. 7, dla łatwiejszej prezentacji impulsy BCOHD pojawiające się ci najmniej z podanymi poprzednio odstępami czasu L5'6 os azoz ssygn^ CCHK są liczone tylko dla dwu kolejnych wartości zamiast 27 wartości jak ma to miejsce w orze ozyw^tym wykonaniu wynalazku.
Następnie zostanie podany skrócony opis działania układu ustawiania stanu początkowego oSgalaiąoteP część układu komputerowego 200 pokazanego na fig- 3 i fig. 4. W przypadku, gdy
164 463 ma miejsce początkowe włączenie układu komputerowego 200 lub gdy układ 190 ustawiania stanu początkowego jest w inny sposób pobudzany do wytworzenia impulsu ustawiania stanu początkowego, układ ten wytwarza początkowy impuls ustawiania stanu początkowego o nazwie RESET. Początkowy impuls RESET ustawiania stanu początkowego jest podawany w celu ustawienia stanu początkowego układu 220 regeneracji, który przepuszcza ten początkowy impuls RESET do mikroprocesora 205 przez po łączenie NEWRESET, które późnuj jest wykorzystane do przesłania impulsu NEWRESET do mikroprocesora 205. Tak więc początkowy impuls RESET powoduje wykonanie przez mikroprocesor 205 wewnętrznej operacji ustawiania stanu początkowego. Ten początkowy impuls RESET, jest również doprowadzany do układu 215 wykrywania błędu fazy wykorzystującego impuls RESET w niżej opisany sposób przy omawianiu układu 215 wykrywania błędu.
Układy przełączające znajdujące się w układzie ustawiania stanu początkowego wykonują operację dzielenia przez dwa w układzie 210 dzielnika przez dwa z korekcją fazy sygnału zegarowego CLK2 z generatora CLK2 wysyłającego sygnał o częstotliwości 2x, w celu dostarczanego do wejścia CPUCLK mikroprocesora 205 odpowiedniego sygnału zegarowego o częstotliwości 1x. Następnie układ 215 wykrywania błędu fazy sprawdza czy istnieje błąd fazy pomiędzy sygnałem CPUCLK i sygnałem RESET wytwarzanym przez układ 190 ustawiania stanu początkowego mikroprocesora (sygnał RESET zawiera informację o fazie zewnętrznego sygnału zegarowego CLK 1x). Tego typu błąd fazy jest typowy przy włączaniu zasilania mikroprocesora 205. W przypadku, gdy taki błąd fazy zostaje wykryty, w układzie 210 dzielnika przez dwa z korekcją fazy, przeprowadzana jest korekcja fazy sygnału CPUCLK. Jednak w sytuacji, gdy sygnał CPUCLK jest w taki sposób korygowany i przesuwany, naruszone zostają czasowe parametry stabilności sygnału zegarowego mikroprocesora 1486 określone przez firmę Intel (parametr t^ ogranicza maksymalną zmianę pomiędzy sąsiednimi impulsami zegarowymi CPUCLK do 0,1%).
W przypadku, gdy wymagane jest korekcyjne przesunięcie fazy sygnału CPUCLK, układ 220 regeneracji sygnału ustawiania stanu początkowego wytwarza nowy impuls ustawiania stanu początkowego NEWRESET, który jest dostarczany do wejścia MPRESET mikroprocesora 205, w celu ustawienia znanego stanu mikroprocesora 205. Innymi słowy, w przypadku gdy wymagane jest przesunięcie fazy sygnału CPUCLK w rezultacie wykrycia błędu fazy, wejście MPRESET mikroprocesora 205 jest powtórnie wysterowywane do swojego stanu aktywnego i utrzymywane w tym stanie przez cały przedział czasowy ustawiania stanu początkowego (w przyoliżeniu 1 ms), następnie usuwane są wszystkie błędy wewnątrz mikroprocesora 205 wynikające z błędu fazy sygnału CPUCLK.
Obecnie omówione zostaną dodatkowe szczegóły dotyczące działania układu ustawiania stanu początkowego pokazanego na fig. 3 i fig. 4, oraz podane zostanie znaczenie różnych sygnałów lub ich nazw wykorzystywanych w układzie ustawiania stanu początkowego pokazanego na fig. 4. Nazwy sygnałów wyjściowych CPUCLKA, CPUCLKB i CPUCLKC podane na fig. 4 oznaczają opóźnione wersje sygnału zegarowego CLK2 uzyskiwanego z generatora 185. Sygnały o tych nazwach są wykorzystywane do skompensowania opóźnień czasowych wnoszonych przez układ 210 dzielnika przez dwa z korekcją fazy. Element opóźniający 212 wykorzystywany do generacji tcct sygnłłót zapewnia minimalne odstępstwa od wymagań czasowych pozostałych układów.
Sygnały CLK i CLKX pokazane na fig. 4 są zdublowanymi wersjami sygnału o częstotliwości podzielonej przez dwa lub sygnału 1x CPUCLK używanego do synchronizacji mikroprocesora 205. Sygnał OCLK stanowi opóźnioną wersję sygnału CPUCLK, przy czym taki sygnał DCLK jest podawany wz jedno z wejść układu 215 wykrywania błędu fazy. Nazwa OPHERR określa sygnał logiczny używany wewnątrz układu 210 dzielnika przez dwa z korekcją fazy przy ustawianiu właściwej fazy sygnałów CPUCLK, CLK i CLKX. Należy zauważyć, ie sygnał na wyjściu PHERR stanie się aktywny (poziom niski) wówczas, gdy wykryty zostanie błąd fazy pomiędzy sygnałem CPUCLK (reprezentowanym przez sygnał OCLK) i sygnałem RESET (CACHERESET) dostarczanym do układu 215 wykrywania błędu fazy. Jak wskazywano wyżej, sygnał PHERR błędu fazy jest wykorzystywany w układzie 220 regeneracji sygnału ustawiania stanu początkowego do uaktywniania sygnału NEWRESET (poziom wysoki) podawanego na wejście MPRESET mikroprocesora 205, co powoduje ustawienie znanego stanu mikroprocesora 205.
Jak pokazano na fig. 3, centralny punkt arbitrażowy 165 ma wyjście żądania wstrzymania magistrali BHOLO. W przypadku, gdy wykryty zostanie wspomniany yyeet łłąt fazy, wówczas zależnie od przebiegu synchronizującego sygnału BHOLO, na wyjściu RCLK t ślad za sygnałem BHOLO (zanegowany) pojawia się impuls ujemny.
164 463
Sygnał BHHLD pokazany na fig. 4 po doprowadzeniu do układu 220 regeneracji sygnału ustawia nia stanu początkowego jest wykorzystywany jako sygnał synchronizujący. W ty m konkretnym wykknaniu wynalazku, w którym sygnał CPUCLK ma częstotliwość 25 MHz, impulsy yynnału HHODD poawwiają się w przybliżeniu co 15,6 ps.
Te impulsy sygnału BHHLD impulsują wyjście RCLK układu 220 regeneracji sygnału ustawiania staan początkowego. To działanie z kolei każdorazowo zwiększa w przybliżeniu co 15,5 ps zawartość licznika 74LS590 znajdującego się w elemencie synchronizującym 225. Zawartość licznika rośnie do wartości 2? w całkowitym czasie około 1 ms aż do momentu, w którym pozycja 27 licznika dołączona do RCNT6 stanie się aktywna. Uaktywnienie pozycji RCNT6 licznika prowadzi do przejęcia w stan nieaktywny sygnału NEWRESET. W ten sposób długość impulsu NEWRESET jest kontrolowana i ustawiana. Z chwilą gdy sygnał NEWRESET staje się nieaktywny, zarówno mikroprocesor 205 jak i pozostała część układu komputerowego 200 są zsynchronizowane i działanie układu komputerowego 200 może się rozpocząć. Sygnały CRESETSYNC i RCNTSYNC są wykorzystywane wewnątrz układu ustawiania stanu początkowego pokazanego na fig. 3 i fig. 4 zrealizowanego na mikroukładzie PAL. Poza tym sygnał CRESETSYNC jest wykorzystywany na zewnątrz do zerowania licznika 74LS590.
Opisane rozwiązanie umożliwia pracę mikroprocesora i4B6 w komputerze początkowo wyposażonym w mikroprocesor 386. Ponadto rozwiązanie to określa układ ustawiania stanu początkowego wymagający wprowadzenia minimalnych zmian w komputerze z mikroprocesorem 386 w sytuacji, gdy w takim komputerze jest instalowany mikroprocesor 1486. W jednym z wykonań wynalazku wyeliminowano trudności synchronizacji jakie napotkano w systemie komputerowym, w którym mikroprocesor 386 próbowano zastąpić mikroprocesorem 1486.
164 463
2*zewnętrzy impuls zegarowy (CLK2)
2* wewnętrzny impuls zegarowy
n5 MIN 80386-20 (20 MHZ ΜΑΧ)
FIG. 2
fig. 3
164 463
BHOLO CLK CLK2 (opóźniony)
SYSTEMU
FIG. 4
164 463
0.00 40.00 80.00 120.00 160.00
Czas
-4ns)
240.00 280.00 320.00 360.00 400.00
NAZWY SYGNAŁÓW
A W
^nnniWinnjT^ : III
----------- IIIII CLK/“24ŁS0 N JWUWUWUWlJWinJWin
CACHERESET *
N W
RCNT6 ”
W
CLK2C N;
CRESETSYNC W;
w
PHERR N :
W
DPHERR n clk/clkk/w CPUCLK N W
DCLK N W
NEWRESET N RCLK *
CLK** n iinnnjTUTOTiJTinjT^
BHOLD *
CPURESET * := ::ΞπΖΤΓυΤΤΉΊ_Π_Π_Γ1ΤΊ s:=JlJrLJlJlJlJ3Jl_n_n_r
FIG. 5 BRAK BŁĘDU FAZOWEGO
164 463
NAZWY
SYGNAŁÓW
Czas
0.0 0 40.00 8 0.00 120.00 160.00 200.00 240.00 200.00 320.00 360.00 400.00 |im[m i|f *|f ι ι|ιι 11 [u ιι|ι ιΐί|ιιι«|·>«».|ιι ii|nn |n n| in i|m»| n n jmi|in ι|ιιι>|ιι n|>— n wiLwwwmn
CACHERESET
RCNT6
W N .
W N . W cl*2c ΪΗπηπτυτιπιτιππ^
CRESETSYNC W PHERR W DPHERR W
-300 ’
CLK
N ::::=-Ln_n_TLJ
305
U1-EJirLTLTLJ 3_Π_Π_Π_Γ
NEWRESET
RCLK :_ΓΠ_Γ clk2a ń EnnrurinnnrirwwwTinnr i ! ! i i bhold
CPURESET
FIG. 6
BŁĄD FAZOWY
164 463
Ο,
NAZWY SYGNAtÓW
W N
CACHERESET JJ _J
W
RCNT6 JJ
CLK2C w
CRESETSYNC N
n JLMUUUUW
PHERR JJ: W
DPHERR N :=
CLK n =iJuuiJTO^nruTinnnnnnn «“ * κΠΙΌΈΤΓΤΐυυυυυυυυυυυυΐΙΙ
NEWRESET [J H:
W RCLK Ν:ϋ:_Π_Γ|
LT
1_Γ
CLK2A JJ
BHOLD
CPURESET JJ _[
FIG. 7
164 463
Departament Wydawnictw UP RP. Nakład 90 egz
Cena 10 000 zł
Claims (1)
- Zastrzeżenie patentoweUkład komputerowy zbudowany z mikroprocesora, urządzeń wejścia/wyjścia i gniazd adapterowych dołączonych poprzez bufory do magistrali systemowej, układów sterowania, synchronizacji, ustawiania i arbitrażu oraz pamięci dołączonych do magistrali systemowej oraz z układu generatora zegarowego, znamienny tym, ze ma układ (210) dzielnika przez dwa z korekcją fazy, do którego wejścia zegarowego (CLK2) jest dołączony układ (185) generatora zegarowego zaś wyjście jest połączone z wejściem zegarowym (CPUCLK) mikroprocesora (205), układ (215) wykrywania błędu fazy, którego pierwsze wejście (215A) jest połączone z wyjściem układu (210) dzielnika przez dwa z korekcją fazy, drugie wejście (215B) jest połączone z wyjściem sygnału ustawiania (RESET) układu (190) ustawiania stanu początkowego zaś wyjście sygnału (PHERR) błędu fazy tego układu jest połączone z wejściem sygnału (PHERR) błędu fazy układu (210) dziel nika przez dwa z korekcją fazy, oraz układ (220) regeneracji sygnału ustawiania stanu początkowego, którego wejście (PHERR) jest połączone z wyjściem sygnału (PHERR) błędu fazy układu (215) wykrywania błędu fazy, wejście (RESET) jest połączone z wyjściem sygnału ustawiania (RESET) układu (190) ustawiania stanu początkowego zaś wyjście (NEWRESET) tego układu jest połączone z wejściem ustawiania (MPRE5ET) mikroprocesora (205).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/367,653 US5109506A (en) | 1989-06-19 | 1989-06-19 | Microcomputer system including a microprocessor reset circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| PL285686A1 PL285686A1 (en) | 1991-03-11 |
| PL164463B1 true PL164463B1 (pl) | 1994-08-31 |
Family
ID=23448058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| PL90285686A PL164463B1 (pl) | 1989-06-19 | 1990-06-19 | Uklad komputerowy PL PL |
Country Status (21)
| Country | Link |
|---|---|
| US (1) | US5109506A (pl) |
| EP (1) | EP0404415B1 (pl) |
| JP (1) | JPH0329014A (pl) |
| KR (1) | KR930005797B1 (pl) |
| CN (1) | CN1019149B (pl) |
| AR (1) | AR243691A1 (pl) |
| AT (1) | ATE142034T1 (pl) |
| AU (1) | AU618192B2 (pl) |
| BR (1) | BR9002875A (pl) |
| CA (1) | CA2016401C (pl) |
| CS (1) | CS304190A2 (pl) |
| DE (2) | DE4018505A1 (pl) |
| HK (1) | HK203596A (pl) |
| HU (1) | HUT57917A (pl) |
| MX (1) | MX171592B (pl) |
| NZ (1) | NZ233751A (pl) |
| PE (1) | PE7091A1 (pl) |
| PL (1) | PL164463B1 (pl) |
| PT (1) | PT94400A (pl) |
| RU (1) | RU2020572C1 (pl) |
| SG (1) | SG64850A1 (pl) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5761479A (en) * | 1991-04-22 | 1998-06-02 | Acer Incorporated | Upgradeable/downgradeable central processing unit chip computer systems |
| EP0510241A3 (en) * | 1991-04-22 | 1993-01-13 | Acer Incorporated | Upgradeable/downgradeable computer |
| US5455935A (en) * | 1991-05-31 | 1995-10-03 | Tandem Computers Incorporated | Clock synchronization system |
| EP0529142A1 (en) * | 1991-08-30 | 1993-03-03 | Acer Incorporated | Upgradeable/downgradeable computers |
| US5473766A (en) * | 1991-09-11 | 1995-12-05 | Compaq Computer Corp. | Signal routing circuit for interchangeable microprocessor socket |
| US5535414A (en) * | 1992-11-13 | 1996-07-09 | International Business Machines Corporation | Secondary data transfer mechanism between coprocessor and memory in multi-processor computer system |
| AU677722B2 (en) * | 1993-12-10 | 1997-05-01 | Alcatel Australia Limited | Watchdog timer circuit |
| US5600802A (en) * | 1994-03-14 | 1997-02-04 | Apple Computer, Inc. | Methods and apparatus for translating incompatible bus transactions |
| JPH07321946A (ja) * | 1994-05-24 | 1995-12-08 | Fujitsu Ltd | 変復調装置の無停止運用制御装置 |
| US5557623A (en) * | 1994-08-12 | 1996-09-17 | Honeywell Inc. | Accurate digital fault tolerant clock |
| DE69430372D1 (de) * | 1994-10-27 | 2002-05-16 | St Microelectronics Srl | Schaltung zum Nachweis eines Fehlerzustandes eines Taktsignals für elektronische Mikroprozessorschaltungen |
| US5758170A (en) * | 1995-03-20 | 1998-05-26 | Dell Usa, L.P. | System for preventing corruption during CPU reset |
| KR0177093B1 (ko) * | 1995-05-31 | 1999-05-15 | 윤종용 | Cpu 리셋회로 |
| CN1075643C (zh) * | 1995-09-20 | 2001-11-28 | 盛群半导体股份有限公司 | 复位信号产生装置 |
| CN1077988C (zh) * | 1995-12-15 | 2002-01-16 | 盛群半导体股份有限公司 | 系统重置状态的设定装置 |
| US5784625A (en) * | 1996-03-19 | 1998-07-21 | Vlsi Technology, Inc. | Method and apparatus for effecting a soft reset in a processor device without requiring a dedicated external pin |
| US5758134A (en) * | 1996-09-04 | 1998-05-26 | Radisys Corporation | Microprocessor embedded control system having an automatic clock slowdown circuit |
| US6035346A (en) * | 1997-11-03 | 2000-03-07 | Compaq Computer Corporation | Method and apparatus to reprogram flash ROM without proxy code |
| US6088800A (en) * | 1998-02-27 | 2000-07-11 | Mosaid Technologies, Incorporated | Encryption processor with shared memory interconnect |
| US6438686B1 (en) * | 1999-04-20 | 2002-08-20 | Intel Corporation | Method and apparatus for eliminating contention with dual bus masters |
| US6911820B2 (en) * | 2002-09-20 | 2005-06-28 | Matsushita Electric Industrial Co., Ltd. | Phase detection device, dial type detection device, and phase detection method |
| JP5244981B2 (ja) * | 2009-10-15 | 2013-07-24 | 株式会社エルイーテック | マイクロコンピュータ及びその動作方法 |
| CN102467417B (zh) | 2010-11-19 | 2014-04-23 | 英业达股份有限公司 | 计算机系统 |
| TWI421701B (zh) * | 2010-12-06 | 2014-01-01 | Inventec Corp | 計算機系統 |
| GB201207838D0 (en) | 2012-05-03 | 2012-06-20 | Psp Technology Ltd | Pneumatic mattress |
| FR3113746B1 (fr) * | 2020-08-27 | 2022-07-29 | St Microelectronics Rousset | Circuit intégré, procédé de réinitialisation et produit programme d’ordinateur |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2946081C3 (de) * | 1979-11-15 | 1995-09-21 | Wabco Vermoegensverwaltung | Schaltungsanordnung zur Überwachung der Funktion eines Mikroprozessors |
| DE3119117C2 (de) * | 1981-05-14 | 1993-10-21 | Bosch Gmbh Robert | Vorrichtung zum Rücksetzen von Recheneinrichtungen |
| US4410991A (en) * | 1981-06-03 | 1983-10-18 | Gte Laboratories Incorporated | Supervisory control apparatus |
| JPS58219633A (ja) * | 1982-06-14 | 1983-12-21 | Alps Electric Co Ltd | マイコン化エンコ−ダを有するキ−ボ−ド |
| US4538273A (en) * | 1982-11-12 | 1985-08-27 | Honeywell Inc. | Dual input watchdog timer |
| US4803682A (en) * | 1985-03-04 | 1989-02-07 | Sanyo Electric Co., Ltd. | Resetting system |
| US4701856A (en) * | 1985-03-12 | 1987-10-20 | Pitney Bowes Inc. | Reset delay circuit for an electronic postage meter |
| DE3515611A1 (de) * | 1985-04-30 | 1986-10-30 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und anordnung zum einstellen vorgegebener startverhaeltnisse in einem mikrorechner |
| JPS63221437A (ja) * | 1987-03-11 | 1988-09-14 | Alps Electric Co Ltd | Ｃｐｕの暴走検出方式 |
| JPH0797721B2 (ja) * | 1987-10-08 | 1995-10-18 | 原田工業株式会社 | 自動車用アンテナ制御装置 |
| JPH01159716A (ja) * | 1987-12-16 | 1989-06-22 | Alpine Electron Inc | マイコンのリセット回路 |
-
1989
- 1989-06-19 US US07/367,653 patent/US5109506A/en not_active Expired - Fee Related
-
1990
- 1990-05-09 CA CA002016401A patent/CA2016401C/en not_active Expired - Fee Related
- 1990-05-18 AU AU55708/90A patent/AU618192B2/en not_active Ceased
- 1990-05-21 NZ NZ233751A patent/NZ233751A/en unknown
- 1990-05-29 KR KR1019900007751A patent/KR930005797B1/ko not_active IP Right Cessation
- 1990-05-30 CN CN90103967A patent/CN1019149B/zh not_active Expired
- 1990-06-09 DE DE4018505A patent/DE4018505A1/de active Granted
- 1990-06-11 EP EP90306344A patent/EP0404415B1/en not_active Expired - Lifetime
- 1990-06-11 DE DE69028253T patent/DE69028253T2/de not_active Expired - Fee Related
- 1990-06-11 AT AT90306344T patent/ATE142034T1/de not_active IP Right Cessation
- 1990-06-11 AR AR90317072A patent/AR243691A1/es active
- 1990-06-11 SG SG1995002311A patent/SG64850A1/en unknown
- 1990-06-13 JP JP2152890A patent/JPH0329014A/ja active Granted
- 1990-06-18 PE PE1990170881A patent/PE7091A1/es unknown
- 1990-06-18 BR BR909002875A patent/BR9002875A/pt not_active Application Discontinuation
- 1990-06-18 PT PT94400A patent/PT94400A/pt not_active Application Discontinuation
- 1990-06-18 RU SU904830179A patent/RU2020572C1/ru active
- 1990-06-18 MX MX021196A patent/MX171592B/es unknown
- 1990-06-18 HU HU903890A patent/HUT57917A/hu unknown
- 1990-06-19 PL PL90285686A patent/PL164463B1/pl unknown
- 1990-06-19 CS CS903041A patent/CS304190A2/cs unknown
-
1996
- 1996-11-07 HK HK203596A patent/HK203596A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| PT94400A (pt) | 1992-02-28 |
| SG64850A1 (en) | 1999-05-25 |
| RU2020572C1 (ru) | 1994-09-30 |
| DE69028253D1 (de) | 1996-10-02 |
| CN1048270A (zh) | 1991-01-02 |
| NZ233751A (en) | 1992-08-26 |
| DE69028253T2 (de) | 1997-03-13 |
| PE7091A1 (es) | 1991-03-05 |
| AR243691A1 (es) | 1993-08-31 |
| JPH0545972B2 (pl) | 1993-07-12 |
| CS304190A2 (en) | 1991-11-12 |
| HU903890D0 (en) | 1990-11-28 |
| AU5570890A (en) | 1990-12-20 |
| EP0404415A2 (en) | 1990-12-27 |
| AU618192B2 (en) | 1991-12-12 |
| EP0404415A3 (en) | 1992-05-06 |
| CA2016401C (en) | 1994-01-11 |
| DE4018505A1 (de) | 1990-12-20 |
| HK203596A (en) | 1996-11-15 |
| BR9002875A (pt) | 1991-08-20 |
| KR910001514A (ko) | 1991-01-31 |
| US5109506A (en) | 1992-04-28 |
| EP0404415B1 (en) | 1996-08-28 |
| ATE142034T1 (de) | 1996-09-15 |
| KR930005797B1 (ko) | 1993-06-25 |
| JPH0329014A (ja) | 1991-02-07 |
| CA2016401A1 (en) | 1990-12-19 |
| DE4018505C2 (pl) | 1991-08-29 |
| MX171592B (es) | 1993-11-08 |
| CN1019149B (zh) | 1992-11-18 |
| PL285686A1 (en) | 1991-03-11 |
| HUT57917A (en) | 1991-12-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| PL164463B1 (pl) | Uklad komputerowy PL PL | |
| US5535377A (en) | Method and apparatus for low latency synchronization of signals having different clock speeds | |
| US5274678A (en) | Clock switching apparatus and method for computer systems | |
| US8433023B2 (en) | Method and apparatus for generating a phase dependent control signal | |
| US5450458A (en) | Method and apparatus for phase-aligned multiple frequency synthesizer with synchronization window decoder | |
| US4703421A (en) | Ready line synchronization circuit for use in a duplicated computer system | |
| JPH0855084A (ja) | 少なくとも２つのクロック・ドメインを有するシステムに対して待ち時間ゼロで同期する装置及び方法 | |
| JPH0659769A (ja) | ディジタルコンピュータのクロック生成回路および方法 | |
| KR100195855B1 (ko) | 소수배 시스템에 있어서 클록 동기 체계 | |
| JPH0683197B2 (ja) | 各クロツク信号が同期信号を含むときに使用される三重合クロツク分配デバイス | |
| US6449728B1 (en) | Synchronous quad clock domain system having internal and external sample logic units matching internal and external sample signatures to a pattern corresponding to a synchronous multiple ratio | |
| JP2793299B2 (ja) | オン・チツプ・フエーズ発生器 | |
| JPH08298503A (ja) | 非整数倍クロック変換器およびその方法 | |
| JPH10200398A (ja) | フェーズロックループ用遅延補償／再同期回路 | |
| US5664165A (en) | Generation of a synthetic clock signal in synchronism with a high frequency clock signal and corresponding to a low frequency clock signal | |
| US6047382A (en) | Processor with short set-up and hold times for bus signals | |
| US20010005871A1 (en) | Information processing equipment and information processing system | |
| JP2719226B2 (ja) | 情報処理システム | |
| JP5116376B2 (ja) | 電磁干渉を減少させる方法及びクロック管理回路、（コヒーレントな周波数クロックの生成及びノンコヒーレントな位相を用いるスペクトル管理） | |
| US5506981A (en) | Apparatus and method for enhancing the performance of personal computers | |
| EP0249128A2 (en) | TTL technology digital timing unit | |
| KR20010080912A (ko) | 위상 차 확대기 | |
| US5583893A (en) | Method and apparatus for safely suspending and resuming operation of an electronic device | |
| KR20040100713A (ko) | 명령 및 어드레스 버스에 사용되는 클럭 신호의 주파수와데이터 버스에 대해 사용되는 클럭 신호의 주파수를다르게 설정하는 서브 시스템 | |
| KR0121155Y1 (ko) | 망 동기장치의 신호 불연속 방지회로 |