CN1019149B

CN1019149B - 含有微处理器重置电路的微机系统

Info

Publication number: CN1019149B
Application number: CN90103967A
Authority: CN
Inventors: 罗尔弗·M·伯岗
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1989-06-19
Filing date: 1990-05-30
Publication date: 1992-11-18
Also published as: PT94400A; SG64850A1; RU2020572C1; DE69028253D1; CN1048270A; NZ233751A; DE69028253T2; PE7091A1; AR243691A1; JPH0545972B2; CS304190A2; HU903890D0; AU5570890A; EP0404415A2; AU618192B2; EP0404415A3; CA2016401C; PL164463B1; DE4018505A1; HK203596A

Abstract

提供了一种以微处理器为基础的计算机系统，它所包括的重置电路具有检测初始重置信号与发往微处理器时钟输入的时钟信号之间是否有相位差的相位差探测器。这个重置电路还包括在探测到相位差时用来调整时钟信号相位的相位差修正器使得此相位差实质性地减小，重置电路包括一个重置信号再生成器，用来在调整时钟信号的相位时向微处理器的重置输入发送一个新的重置信号。

Description

本发明总得说来涉及以微处理器为基础的计算机系统。更确切地，它涉及这种计算机系统的重置电路。

诸如Intel 386（TM）和i486（TM）的微处理器包括一种重置输入，它使得微处理器在接通电源时能初始化为已知的或已定义的状态。（386和i486是Intel公司的商标）。图1中所示的计算机10就是用了一个Intel 386微处理器及其所连带的电源重置电路的计算机。在讨论这个电源重置电路以前，用通俗语言描述计算机10将是有益的。

计算机10是一个双总线计算机，它包括现标为微处理器100的上述微处理器。微处理器100包括如图1所示RESET的重置输入。微处理器经CPU局部总线105与一个缓冲器110相连，这个缓冲器把CPU局部总线105连到系统局部总线115上。系统局部总线115经一个锁存器/缓冲器/解码器120与一个扁平I/O（输入/输出）总线125相连，诸如设备130的外围设备都连在这个I/O总线上。系统局部总线115还与主存控制器和主存135相连。系统局部总线115还经缓冲器140和一个Micro Channel（TM）总线145与Micro Channel（TM）的插座或插孔150相连，这种插座可插入各种转换卡。（Micro Channel是国际商用机器公司的商标）。在系统局部总线上连一个直接存贮存取（DMA）控制器155，便于直接访问主存135而不受微处理器100的干预。计算机10还包括总线控制与计时电路160，它连在系统局部总线115上以便对总线115进行控制和计时。在总线控制与计时电路160上和Micro Channel插座150上连一个中央判断指针165以确定哪一个功能实体可访问Micro Channel总线145，例如，它可能是微处理器100、插入Micro Channel的一个插座的一条主总线，或是DMA控制器155。

如图所示，在CPU局部总线和微处理器100上连一个高速缓存器170。为了控制这个高速缓存器170的工作，在CPU局部总线105和系统局部总线115上连一个Intel 82385高速缓存控制器，如图所示。计算机10之所以被称为双总线计算机，是因为有CPU局部总线105和系统局部总线115两条总线的原故。总线105和115各自有各自的地址、数据和控制总线。为了便于浮点运算处理，在CPU局部总线105上连一个数字并合处理器180。

如上所述，微处理器100包括标为RESET的重置输入。微处理器还包括标为CLK2的时钟输入，并为其提供两倍于微处理器内部时钟频率的时钟频率（2X），设微处理器100的内部时钟频率为1X。在微处理器内含有一除2与相位修正电路100A，它把送给微处理器CLK2输入的CLK2或2X时钟信号（例如，50MHz）除为1X（或25MHz）以供微处理器100内部使用。CLK2生成电路或者说时钟振荡器185输出CLK2信号。CLK2生成电路185包括一个CLK2输出，它连到RESET LOGIC（重置逻辑电路）190上、除2电路195、总线控制与计时电路160、高速缓存控制器175、微处理器100和并合处理器180，并向它们提供时钟信号。重置逻辑电路190包括一个RESET输出，它连到微处理器RESET输入、数字并合处理器180、高速缓存控制器175以及总线控制与计时电路160，并在系统要求重置时为这些设备提供合适的重置脉冲。从图1中可见，除法电路195把CLK2时钟信号除以2，产生一个标为CLK的外部时钟信号，送给（重置逻辑电路）190和总线控制与计时电路160。注意，在除法电路195的CLK输出处产生的外部时钟信号CLK，其频率与微处理器100的1X内部时钟频率实质上相同。所以，CLK时钟信号也可称为1X外部时钟信号。

现将386微处理器的操作中有关时钟操作部分综述如下，如上所述，386微处理机的操作来自一个乘2的外部时钟或2X时钟的外部输入。因此，一个20MHz的386微处理器要求在它的CLK2输入处有40MHz的外部时钟信号;25MHz的386微处理器要求在它的CLK2输入处有50MHz的外部时钟信号。

在内部，386微处理器通过对CLK2输入信号除以2来获得它自身的乘1（1X）时钟信号。这种1X内部时钟信号在386微处理器的内部用以决定对各种内部逻辑运算（包括那些作为微处理器输出的运算）的计时。这种1X时钟信号在386微处理器的内部也可用以决定外部输入的取样时间。在图2中给出了1X内部时钟信号与CLK2时钟信号的计时关系，其中最下面部分是1X内部信号，最上面部分是CLK2时钟信号。有关这种1X时钟的计时关系可在Intel80386硬件手册中查到。因为完成386微处理器的一个总线周期要求多个CLK2相位。1X内部时钟信号可用来确定CLK2信号的相应相位。

以386微处理器为基础的典型计算机系统将在386微处理器的外部生成它自己的1X外部时钟信号，因为386微处理器没有1X外部时钟信号输出。正如图1所示，这种外部1X时钟信号在计算机10内除法电路195的CLK输出处产生，它就是CLK信号。这种1X外部时钟信号或CLK信号被外部逻辑电路用来监测或抽查386微处理器并且控制必要的386微处理器输入。

两处分别生成的1X时钟，即内部1X时钟和外部1X时钟（除法器195处的CLK），可能具有我们不希望有的不同相位，除非提供某种器件使内部1X时钟和外部1X时钟在微处理器100接通电源时达到同步。这种所需要的同步动作典型地是由送到微处理器100RESET输入处的RESET信号提供。外部逻辑电路，即重置逻辑电路190，触发与外部生成的1X时钟有关的RESET信号的前沿，这就是说，在RESET信号前沿与外部生成1X时钟信号之间有一种已知的和已固定的关系。在每个CLK2的上升沿，386微处理器对RESET信号采样。如果要求内部1X时钟与外部1X时钟同步，内部除2和相位修正电路100A用所得RESET样本信息来改变内部1X时钟的相位。

为了给计算机用户在计算机10内提供一条处理器升级路径，提供了一个子插件板（未示出），它包括微处理器100、并合处理器180、高速缓存控制器175，高速缓存器170以及连带的重置电路。这种子插件板也可称为处理器复合。子插件板插入包括计算机10其余部件和设备的平板或母板，如图1所示。以这种方式，可把具有与原计算机10的微处理器结构不同的微处理器结构的插件板插入平板以改善计算机的性能。计算机采用这种子插件板方案的一个例子是IBM个人系统/2模型70A21计算机（IBM Personal System/2 Model 70A21 Computer）。（Personel System/2是国际商用机器公司的注册商标）。

微处理器技术已经超过上述以386为基础的计算机10的水平。更具体地，Intel公司最近推出的i486微处理器，把微处理器、并合处理器、高速缓存内存和高速缓存控制器合并到一个芯片上，显著地改善了处理器性能。

不幸的是，企图用i486微处理器装配诸如计算机10的现有计算机时，碰到了许多困难。可以回忆出，计算机10包含一个外部2X时钟（CLK2），并且计算机10的386微处理器包含一个CLK2插头，2X时钟信号就送到此处。386微处理器还包含一个内部除2电路来产生内部1X时钟。对比一下，i486微处理器不用这种经微处理器RESET插头的与386微处理器相同的设置内部时钟相位的方法，却只简单地采用了一个1X时钟插头。这就是说，25MHz i486的运行来自一个25MHz的时钟输入。与386微处理器进一步对照，i486微处理器采用一个内部倍频电路来生成内部2X时钟。

由于这种安排，i486微处理器设定把正确的CLK定相隐于输入到i486的乘1（1X）CLK插头中。因此，i486微处理器并不抽查它的RESET输入以修正时钟相位。当希望计算机10或其它计算机的其余电路只作较小变动时，这种386微处理器和i486微处理器间在RESET/CLK位相上的差别使得在企图把386微处理器换为i486微处理器的处理器升级应用中产生了1X时钟同步困难。

相应地，本发明的一个目的是为以先进微处理器为基础的计算机提供重置电路。

本发明的另一目的是提供重置电路，它允许i486微处理器可在一个原来用386微处理器的计算机中运行。

本发明的另一目的是提供重置电路，它要求在386微处理器计算机升级或重新设计以容纳i486微处理器时，这种计算机的电路只作小的改变。

根据本发明，提供了一种包含微处理器的计算机系统这个微处理器有重置输入，和时钟输入，时钟信号就送到这个时钟输入处。计算机系统包含微处理器重置电路，它可以生成微处理器重置信号。微处理器重置电路包括相位差探测器以探测在时钟信号和重置信号之间的相位差。重置电路还包括相位误差修正器，它与相位差探测器相连，在探测到相位差时，调整时钟信号相位使这个相位差实质上减到最小。重置电路还包括重置信号再生器，在调整时钟信号相位后，向微处理器重置输入发送一个新的重置信号。

在所附权利要求书中具体给出了本发明的特点，可令人相信本发明的新颖性。但是，参看下面的阐述及其草图可以最好的理解本发明本身，其结构和运行方法。

图1是传统的双总线计算机的高级别方框图。

图2是一计时简图，它图示了内部1X时钟信号和外部2X（CLK2）时钟信号之间的关系。

图3是本发明计算机系统的高级别方框图。

图4是图3计算机系统重置电路部分的低级别的、更详细的方框图。

图5是一计时图，它图示出图4的重置电路在没有出现相位差时的工作情况。

图6是一计时图，它图示出图4的重置电路在出现相位差时的工作情况。

图7是一计时图，它应用一个时间压缩的时间轴来表示图4的重置电路的工作情况。

图3是描绘本发明计算机系统（标为计算机系统200）的高级别方框图。计算机系统200与图1中计算机系统10有共同的元件，某些修改的地方在图3给出，供现在讨论。图1和图3中同样的元件用同样的数字标出。

在本发明的优选实施例中，计算机系统200包括一i486微处理器，它被标为微处理器205，这个微处理器具有标为CPUCLK的1X时钟输入，以及标为MPRRESET输入的重置输入，（见图3）。微处理器205的内部时钟频率定义为1X，发送给CPUCLK输入端的时钟信号频率也是1X。如图所示微处理器205是连在CPU局部总线105上的。CLK2时钟信号生成电路185的CLK2输出经除2与相位修正电路210与微处理器205的CPUCLK时钟输入相连。CLK2生成电路185的CLK2输出还经时延电路212与相位检查器215输入的时基输入或时钟输入（DCLK2，CLK2C）相连。以这种方式，在时延电路212的DCLK2输出处发出的延迟CLK2时钟信号，即DCLK2信号，可作为相位检查器215的时基。时延电路212 的DCLK2输出还与重置逻辑电路190的时基输入相连，从而把相同的延迟时间信息或时基信号CLK2送到相位检查器215和重置逻辑电路190处。

相位检查器电路215包括相位输入215A和215B，以及在相位误差信号PHERR产生之处的一个标为PHERR的相位误差输出，它代表送到相位输入215A和215B的信号（以后描述）之间的相位差。带有相位修正的除2电路210的CPUCLK输出经时延电路217与相位检查器215的相位输入215A相连，它把在延迟电路217的输出处产生的延迟CPUCLK信号（DCLK）送到相位输入215A。

RESET逻辑电路190的RESET输出与相位检查器215的所余相位输入215B相连，从而为其提供重置脉冲相位信息。用这种方式把DCLK和RESET信号送到相位输入215A和215B，使得相位检查器215有可能把延迟CPUCLK信号（DCLK）的相位与RESET信号的隐相位相比较。如果相位检查器215探测到DCLK信号与RESET信号间有相位差;那么相位检查器215在相位检查器215的PHERR输出处产生相位差信号PHERR。这个相位差表示在CPUCLK信号（用DCLK表示）与除法器195发出的CLK信号之间存在一种不良的相位关系。相位检查器215的PHERR输出与带有相位修正的除2电路210的PHERR输入相连并向其提供PHERR信号。PHERR信号还被送到一个重置再生成生成电路220的PHERR输入端，这将在以后讨论。

尽管相位检查器215根据RESET信号检查CPUCLK信号（用DCLK表示）的相位，但是根据在除法器195的输出处生成的外部时钟信号CLK来检查CPUCLK信号（内部微处理器时钟）的相位非常有效。这是因为鉴于重置逻辑电路190符合前面与386微处理器兼容的计时习惯，重置逻辑电路190生成的RESET信号的下降沿包括有关CLK外部时钟信号的时钟信息。

如果相位检查器215认为（例如在微处理器205接通电源时）延迟CPUCLK信号（DCLK）与RESET信号之间确有相位差，那么生成一个RHERR信号驱使带相位修正的除2电路按RESET信号的相位调整延迟CPUCLK信号（DCLK）。用这种方式调整和修正CPUCLK信号的相位。但是，这种相位调整违反了i486微处理器的tia时钟稳定要求（以后将详细讨论）。当这种违反要求的动作一旦发生，重置再生成电路220再生成或产生新的重置脉冲（NEW RESET）送到微处理器205的MPRESET输入处以重置微处理器205。如图3所示，RESET逻辑电路190的RESET输出与重置再生成电路220的RESET输入相连并为其提供重置信号。重置再生用电路220包括一个连到计时元件225输入处的RCLK输出，而这个计时元件225包括一个连回重置电路220的RCNT6输出（以后再解释）。相位检查器215的RESET输出连到重置再生成电路220的RESET输入处以通知重置再生成电路220需要再生成重置信号。以这种方式，重置再生成电路220就知道了什么时候需要生成NEWRESET脉冲。注意，向微处理器205的RESET输入处发送NEWRESET脉冲会导致微处理器205合乎需要地返回一个已知的状态。

图4是低层的更加详细的方框图，它图示了以微处理器为基础的计算机系统200的重置电路部分。把图4与图3比较，将会注意到某些信号、输入和输出已被更名或给出另外的名字，这将在以后解释或在图4所示中标明。这样做便于重置电路部分以可编程数组逻辑（PAL）形式实施，（以后再详细解释）（PAL是Monolithic Memorieo.Inc.公司的注册商标）。在图4各框内部生成和使用的信号在括号中给出。

图4中重置电路部分使用的信号除了下面讨论的不同部分外与图3中重置电路部分的信号相同，在CLK2时钟信号生成器185的输出处产生的CLK2信号也称为CLK2ALSO。在延迟元件212的输出处产生的DCLK2信号可标为CLK2A，CLK2B和CLK2C。在带相位修正的除2电路的输出处产生的CPUCLK信号也称为CLK和CLKK。由重置逻辑电路190生成的RESET信号在图4的重置电路中更详细地示出，它包括送至重置再生成逻辑电路220的CPURESET信号。还包括送至重置再生成逻辑电路220和相位检查器215的CACHERESET信号。

如图4所示，在带相位修正的除2电路210的内部生成相位差信号PHERR的延迟信号DPHERR，（由括号标出）。在相位检查器215的内部生成一个CRESETSYNC信号并连接到计时元件225。CRESETSYNC是由重置逻辑电路190生成的CACHERESET信号的延迟和倒置信号。

在本发明的一个实施例中，计时元件225是德克萨斯仪器（Texas Iustrumewts Inc.）公司生产的74LS590计数器。这个计时元件可用来决定所需NEWRESET脉冲的脉冲宽度，它大约为1毫秒。

如图4所示，一输入信号BHOLD被送至重置再生成电路220。BHOLD可用作一个可存取的计时信号，它大约每隔15.6微秒脉冲一次因而用来生成计时元件225的时间脉冲。从BHOLD派生出并送至计时元件225的RCLK将在以后讨论。

带相位修正的除2电路210、延迟电路217和延迟电路212可按下列PAL输入、输出和逻辑方程很方便地组成一个第一PAL设备。在以后的逻辑方程中，符号有如下意义：

符号定义

/ 非

：＝登录术语，等于

＝组合术语，等于

& 逻辑“和”（AND）

＃逻辑“或”（OR）

设定第一PAL设备具有如下输入插头：

输入插头说明

CLK2 - 50MHz TTL时钟震荡器

CLKALSO - 50MHz TTL时钟震荡器

PHERR - 相位差

设定第一PAL设备具有如下输出插头：

输出插头说明

CLK2A - 50MHz缓冲的CLK2

PCLK - 延迟的25MHz时钟

CLK -送至i486和PALS的25MHz

时钟

DPHERR - 相位差脉冲

CLKX - 送至i486和PALS的

25MHz时钟

CLK2C - 50MHz缓冲的CLK2

CLK2B - 50MHz缓冲的CLK2

以下逻辑方程描述了在第一PAL设备内的逻辑实施：

CLK2A＝CLK2ALSO

CLK2B＝CLK2ALSO

CLK2C＝CLK2ALSO

！CLK：＝（CLK & PHERR）

＃（CLK & ！ PHERR & ！DPHERR）

！CLKX：＝（CLK & PHERR）

＃（CLK & ！PHERR & ！DPHERR）

！DPHERR：＝（！PHERR & CLK）

＃（！DPHERR & ！CLK）

DCLK＝CLK

相位检查器215和重置再生成逻辑电路220按下面PAL输入、输出和逻辑方程方便地组成第二PAL设备。相应地，设定第二PAL设备具有以下输入插头：

输入插头说明

CLK2C - 50MHz TTL CLK2

DCLK - 25MHz延迟CPU时钟

CACHERESET - 高速缓存器重置脉冲

CPURESET - CPU重置脉冲

HOLD - CPU占用请求

RCNT6 - 重置计数器位6

设定第二PAL具有以下输出插头：

输出插头说明

NEWRESET - 新CPURESET包括定相

RCLK - 重置计数器时钟

PHERR - 相位差脉冲

CRESETSYNC - 延迟和倒置的CACHERESET

RCNTSYNC - 输入RCNT6的样本

以下逻辑方程描述了在第二PAL设备内的逻辑实施：

！CRESETSYNC：＝CACHRESET

NEWRESET：＝CPURESET

＃！PHERR & ！ CACHERESET

＃NEWRESET & ！ RCNTSYNC &

CRESETSYNC

& ！ PHERR

！PHERR：＝DCLK & ！CRESETSYNC & ！CACHERESET

＃！PHERR &：RCNTSYNC & ！CACHERESET

＃！PHERR & ！DCLK

！RCLK：＝！DCLK & ！PHERR & CRESETSYNC & HOLD

＃RCLK & ！DCLK & CACHERESET

＃！RCLK & DCLK

RNTSYNC：＝RCNT6 & ！DCLK

＃RCNTSYNC &DCLK

图5是1计时图，它通过在一公共时间轴上描绘图4重置电路的 CLK2/CLK2ALSO，CACHERESET，RCNT6，CLK2C，CRESETSYNC，PHERR，DPHERR，CLK/CLKX/，CPUCLK，DCLK，NEWRESET，RCLK，CLK2A，BHOLD和CDNRESET信号来表示这个重置电路的工作。图5描绘了无相位差发生的情形，它可以通过观察一致的高PHERR信号看到。

图6是一计时图，它通过在一公共时间轴上描绘图4中重置电路的CLK2/CLK2ALSO，CACHERESET，RCNT6，CLK2C，CRESETSYNC，PHERR，DPHERR，CLK/CLKX/，CPUCLK，DCLK，NEWRESET，PCLK，CLK2A，BHOLD和CPURESET信号来表示这个重置电路的工作。图6描绘了有误差发生的情形，它可以在300处的PHERR信号的下降沿观察到。我们可以在305处延长的CLK脉冲处见到这个重置电路修正相位差。

图7是一计时图，它通过在一公共时间轴上的经过时间轴压缩得到的一段比图5和图6中计时图还长的时间区间里描绘重置电路的CLK2/CLK2ALSO，CACHERESET，RCNT6，CLK2C，CRESETSYNC，PHERR，DPHERR，CLK/CLKX/，CPUCLK，DCLK，NEWRESET，RCLK，CLK2A，BHOLD和CPURESET信号来表示图4的重置电路的工作。图7的计时图描绘了RCCK和BHOLD信号是如何工作来对计时元件225中的计数器进行时控。在图7中，为了便于描绘，BHOLD按小于前述的15.6微秒的速度发脉冲，这里的RCLK只有两次计数而实际上在本发明实施例中有2⁷ 次计数。

以下是图3和图4中计算机系统200的重置电路工作的小结。当计算机200最初接通电源时或者当命令重置逻辑电路190生成重置脉冲时，重置逻辑电路190生成一个标为RESET的初始重量脉冲。这个初始重置脉冲RESET被送至重置再生成电路220，它把这个初始RESET脉冲经NEWRESET线传给微处理器205，NEWRESET线以后用来向微处理器205传输NEWRESET脉冲。这样，初始RESET脉冲致使微处理器205执行内部微处理器重置操作。初始RESET脉冲还被提供给相位检查器215，它以在下面对相位检查器215的讨论中所描述的方式使用这个RESET脉冲。

重置电路所提供的逻辑电路在除法器/相位修正器210处对CLK2生成器具有2X时钟频率的CLK2时钟信号进行除2操作，在微处理器205的CPUCLK输入处为其提供一个具有1X时钟频率的合适时钟信号。然后由相位检查器215确定在CPUCLK信号与由重置逻辑电路190生成的重置信号之间有没有出现相位差。（RESET信号带有CLK 1X外部时钟信号的相位信息）。在微处理器接通电源时，这种相位差非常典型。如果探测到这种相位差，则由除法器/相位修正器210修正CPUCLK信号的相位。但是，对CPUCLK信号的相位做这样修正和位移违反了Intel对i486时钟稳定性的计时要求（t1a要求相邻CPUCLK时钟脉冲间的最大变化为0.1%）。

如果CPUCLK相位需要修正和平移，那么重置再生成电路220生成一个被送至微处理器205MPRESET输入处的新的重置脉冲NEWRESET，使得微处理器205重置为一个已知状态。换句话说，如果由于探测到相位差需要平移CPUCLK相位，微处理器205的MPRESET输入被重新驱动为运行状态并在整个重置区间（大约1毫秒）保持这个状态，因而在微处理器205的内部清除了任何由于CPUCLK相位差引起的错误。

现在讨论图3和图4重置电路的另一些操作细节，同时概述一下图4重置电路所用的各种信号或数据项。图4中的输出项C K2A，CLK2B和CLK2C是来自CLK2生成器185的CLK2时钟信号的延迟信号。这些项被用来补偿来自除法器/相位修正器210的时间延迟。用来生成这些项的时间延迟元件212确保系统电路其余部分中计时要求的失真度最小。

图4中CLK和CLKX是用于微处理器205时钟的除2或1X CPUCLK信号的翻版。DCLK是CPUCLK的延迟信号，这种向相位检查器215输入的DCLK信号已经阐述过了。DPHERR是一个用于除法器/相位修正器210内部的逻辑项，用以设置CPUCLK，CLK和CLKX的正确相位。注意，如果在CPUCLK信号（由DCLK表示）与被送至相位检查器215的RESET（CACHERESET）信号之间探测到一个相位差，输出PHERR将开始工作（低）。正如上面所讨论的，相位差信号PHERR被用于重置再生成电路220以激活NEWRESET信号（高），并送至微处理器205的MPRESET输入端，这样微处理器205返回一个已知状态。

如图3所示，中央判断指针包括一个总线保持请求输出BHOLD。当探测到前述相位差时，输出RCLK将随着BHOLD信号的状态（倒置）发出低脉冲（这取决于BHOLD信号的计时）。图4中送至重置再生成逻辑电路220的BHOLD信号被用作一个计时器信号。在本发明的这个具体实施例中，CPUCLK的频率为25MHz，BHOLD信号每大约15.6微秒发出一次脉冲。这些BHOLD脉冲触发重置再生成逻辑电路220的RCLK输出。反过来，这个动作使得计时元件225中的74LS590计数器每大约15.6微秒增加1次。在与RCNT6相连的2⁷计数器位开通（goes active）之前，计数器需加2⁷次，所需时间大约为1毫秒。当这个计时器位RCNT6开通时，它被用来激活NEWRESET信号，这个信号的生成已在前面阐述。用这种方式，可以控制和设定NEWRESET脉冲的持续时间。在NEWRESET开通后，微处理器205和计算机系统200的其余部分就被同步化，计算机系统200可以开始运行。

CRESETSYNC和RCNTSYNC项内部用于图3和图4重置电路的PAL逻辑实施中。另外，CRESETSYNC项还在外部用来为74LS590计数器清零。

计算机系统的重置电路装置已经在上面阐述了。令人欣慰的是，它同时也公开了一种重置微处理器的方法。这种方法用于含微处理器的计算机系统中，其中，这种微处理器具有一个重置输入，还具有一个接收时钟信号的时钟输入。应用这种方法的计算机系统能够生成微处理器重置信号。更具体地，我们公开了一种重置这种系统内的微处理器的方法，它包括探测所述时钟信号与重置信号的相位差这一步骤。这种方法还包括在探测到相位差后调整时钟信号相位使得相位差实质上最小这一步骤。这种方法还包括在时钟信号的相位被调整的情况下为微处理器重置输入提供新的重置信号这一步骤。

以上描述了一种重置以微处理器为基础的计算机系统的重置输入的装置和方法。所公开的装置和方法提供一种重置电路。在本发明的一个实施例中，这种重量电路使得i486微处理器可以在原使用386微处理器的计算机中运行。这个装置和方法所提供的重置电路在386微处理器计算机升级采用i486微处理器时，其电路只需作微小改变。在本发明的一个实施例中，这种装置和方法合乎需要地克服了重置计时困难，这是计算机系统在企图把386微处理器换为i486微处理器时碰到的困难。

在说明过程中，我们只给出了本发明的某些优选特性，此技术的同行可以对其进行多种修改和改变。因此可以理解，本权利要求书打算覆盖所有符合本发明精神的修改和改变。

Claims

1、在包含微处理器的计算机系统中，所述微处理器具有一个重置输入，还具有一个接收时钟信号的时钟输入，所述系统能够生成微处理器的重置信号，微处理器重置电路的特征为：

探测所述时钟信号与所述重置信号之间的相位差的相位差探测装置；

连到所述相位差探测装置的相位差修正装置，用以在探测到相位差时调整所述时钟信号的相位使所述相位差实质性地减小；和

重置信号再生成装置，无论何时调整所述时钟信号的相位，这个装置都向所述微处理器的重置输入发送一个新的重置信号。

2、在包括微处理器的计算机系统中，所述微处理器具有一个重置输入，还具有一个接收时钟信号的时钟输入，微处理器重置电路的特征为：

重置信号生成装置，用来生成初始重置信号;

相位差探测装置，用来探测所述时钟信号与所述初始重置信号之间的相位差;

相位差修正装置，它与所述相位差探测装置相连，在探测到相位差时，用来调整所述时钟信号的相位使得所述相位差实质性地减小;及

重置信号再生成装置，它与所述微处理器的时钟输入相连。无论何时调整所述时钟信号的相位，都向所述微处理器的重置输入提供一个新的重置信号。

3、在包括微处理器的计算机系统中，所述微处理器具有一个重置输入，还具有一个响应1x时钟信号的时钟输入，所述系统能够生成微处理器重置信号，所陈系统还能够生成2x时钟信号，一个微处理器重置电路的特征为：

重置信号发生装置，用于产生一个初始重置信号;

除法装置，它在所述微处理器的外部把所述2X时钟信号除2以产生所述1x时钟信号;

把所述1X时钟信号送至所述微处理器时钟输入处的装置;

相位差探测装置，它响应所述1X时钟信号和所述初始重置信号，用来探测所述1X时钟信号和所述2X时钟信号之间的相位差;

相位差修正装置，它与所述相位差探测装置相连，在探测到相位差时调整所述1X时钟信号的相位使得所述相位差实质性地减小;和

再生成装置，它响应所述相位修正装置。无论何时调整所述1X时钟信号，它都向所述微处理器的重置输入提供新的重置信号。

4、计算机系统包括：

微处理器，它包括一个重置输入，让具有响应一个1X时钟信号的时钟输入;

存贮器装置，它与所述微处理器相连，用来存贮其上的信息;及

连接所述微处理器和所述存贮器装置的总线;

其特征为：

重置信号生成装置，用来生成初始重置信号;

时钟信号生成装置，用来生成2X时钟信号;

除法装置，用来在所述微处理器的外部把所述2X时钟信号除2以产生所述1X时钟信号;

把所述1X时钟信号送到所述微处理器时钟输入端的装置;

相位差探测装置，它响应所述1X时钟信号，用来探测所述1X时钟信号与所述重置信号之间的相位差;

相位差修正装置，它与所述相位差探测装置相连，在探测到相位差时调整所述1X时钟信号的相位使得所述相位差实质性地减到最小;和

再生成装置，它响应所述相位差修正装置，无论何时调整所述1X时钟信号的相位，它都向所述微处理器的重置输入提供新的重置信号。

5、在包括微处理器的计算机系统里，所述微处理器具有一个重置输入，还具有一个接收时钟信号的时钟输入，所述系统能够生成微处理器重置信号，所述微处理器的重置方法其特征为以下步骤：

生成一个初始重置信号;

探测所述时钟信号与所述初始重置信号之间的相位差;

如果探测到相位差，调整所述时钟信号的相位使得所述相位差实质性地减小;和

无论何时调整所述时钟信号的相位，都向所述微处理器的所述重置输入提供一个新的重置信号。

6、在包括微处理器的计算机系统中，所述微处理器具有一个重置输入，还具有一个响应1X时钟信号的时钟输入，所述系统能够生成微处理器的重置信号，所述微处理器的重置方法其特征为以下步骤：

生成一个初始重置信号;

生成一个2X时钟信号;

在所述微处理器外部把所述2X时钟信号除以2，以产生所述1X时钟信号;

向所述微处理器的时钟输入发送所述1X时钟信号;

探测所述1X时钟信号与所述初始重置信号之间的相位差;

如果探测到一个相位差，调整所述1X时钟信号的相位使得所述相位差实质性地减小;和

无论何时调整所述1X时钟信号的相位，都向所述微处理器的重置输入提供一个新的重置信号。