PL119495B1 - Intergrated injector circuit - Google Patents

Intergrated injector circuit Download PDF

Info

Publication number
PL119495B1
PL119495B1 PL20382778A PL20382778A PL119495B1 PL 119495 B1 PL119495 B1 PL 119495B1 PL 20382778 A PL20382778 A PL 20382778A PL 20382778 A PL20382778 A PL 20382778A PL 119495 B1 PL119495 B1 PL 119495B1
Authority
PL
Poland
Prior art keywords
gate
effect transistor
substrate
field effect
junction
Prior art date
Application number
PL20382778A
Other languages
English (en)
Other versions
PL203827A1 (pl
Inventor
Artases R Nazarjan
Vjaceslav J Kremlev
Vil Jam N Kokin
Viktor I Sladkov
Boris V Venkov
Vadim V Lavrov
Original Assignee
Vil Jam N Kokin
Kremlev V J
Vadim V Lavrov
Artases R Nazarjan
Viktor I Sladkov
Boris V Venkov
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from SU772441385A external-priority patent/SU602055A1/ru
Priority claimed from SU772537101A external-priority patent/SU646391A1/ru
Application filed by Vil Jam N Kokin, Kremlev V J, Vadim V Lavrov, Artases R Nazarjan, Viktor I Sladkov, Boris V Venkov filed Critical Vil Jam N Kokin
Publication of PL203827A1 publication Critical patent/PL203827A1/pl
Publication of PL119495B1 publication Critical patent/PL119495B1/pl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H01L27/0225—Charge injection in static induction transistor logic structures [SITL]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0711—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors
    • H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/091—Integrated injection logic or merged transistor logic
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
    • H03K19/09414—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors with gate injection or static induction [STIL]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/09403—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors
    • H03K19/09418—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using junction field-effect transistors in combination with bipolar transistors [BIFET]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Ceramic Engineering (AREA)
  • Logic Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

Przedmiotem wynalazku jest scalony uklad iniektorowy o wysokim stopniu scalania, przeznaczony do zastosowania w szczególnosci w urzadzeniach cyfrowych.Znane sa scalone uklady iniektorowe, zawierajace ge¬ nerator pradu i normalnie odciety n-kanalowy tranzystor polowy, którego bramka jest polaczona z generatorem pradu i elektroda wejsciowa ukladu, zródlo-uziemione, a dren polaczony zelektroda wyjsciowa ukladu.Znane scalone uklady iniektorowe odznaczaja sie sto- io sunkowo nieduza szybkoscia dzialania, wynikajaca z faktu gromadzenia w obszarze zródla nadmiernego ladunku nosników, wstrzykiwanych przez zlacze p-n brama-zródlo.W tym ukladzie przy zwiekszeniu pradu zasilania, potrzeb¬ nego do zmniejszenia czasu ladowania pojemnosci struktury, 15 zwieksza sie ladunek, gromadzony w obszarze zródla i z tego powodu zwieksza sie czas, potrzebny do rozpro¬ wadzenia tego dunku, to znaczy zwieksza sie czas calkowity opóznienia przelaczenia ukladu. Poza tym uklad zajmuje stosunkowo duza powierzchnie, co wynika z faktu, iz do- 20 mieszki maja boczny dostep pod maskujaca warstwa tlenku podczas ksztaltowania bramki tranzystora polowego i ze wymagane jest uwzglednienie wiekszych tolerancji wymiarowych, aby zapewnic pokrywanie sie otworów w maskach fotolitograficznych do zlacz z obszarami bra- 25 mek i drenów oraz otworów maski fotograficznej stosowanej w operacji dla dyfuzji domieszek do obszaru bramki przy ksztaltowaniu obszaru drenu.Glównym zadaniem wynalazku jest zwiekszenie szybkosci dzialania scalonego ukladuiniektorowego. 30 Zadaniem wynalazku jest równiez zwiekszenie liczby elementów ukladu scalonego na jednostce powierzchni podloza pólprzewodnikowego.Zadanie zostalo rozwiazane w wyniku zaprojektowania scalonego ukladu iniektorowego zawierajacego generator pradu i normalnie odciety n-kanalowy tranzystor polowy, którego bramka jest polaczona z generatorem pradu i e- lektroda wejsciowa ukladu, zródlo jest uziemione, a dren jest polaczony z elektroda wyjsciowa ukladu.Zgodnie z wynalazkiem, jako generator pradu jest wy¬ korzystywany tranzystor bipolarny z kolektorem metalo¬ wym. Bramka tranzystora polowego jest wykonana w postaci co najmniej jednego niewstrzykujacego nosników zlacza prostujacego polaczonego z jedna z elektrod kolektorowych tranzystora polowego.Bramka tranzystora polowego jest wykonana w postaci dwóch niewstrzykujacych zlacz prostujacych, przy czym drugie niewstrzykujace zlacze prostujace jest polaczone z druga z elektrod kolektorowych tranzystora biopolarnego i z dodatkowa elektroda wejsciowa tranzystora. Poza tym bramka tranzystora polowego pokrywa sie z kolektorem metalowym tranzystora bipolarnego.Obszary bramki tranzystora polowego sa zrealizowane jako odcinki wewnatrzukladowych polaczen, usytuowanych na nieoslonietych strefach powierzchni podloza i zabezpie¬ czonych z góry dielektrykiem, nad którym usytuowany jest obszar drenu w taki sposób, iz tworzy zlacze rezystan- cyjne na podlozu na odcinku, pokrywajacym sie z obszarami ladunku objetosciowego zlacz prostujacych obszarów bramek. 119 495110 495 3 W podlozu w odleglosci a od powierzchni, nie przewyz¬ szajacej grubosci warstwy ladunku objetosciowego nie- wstrzykujacego nosników zlacza prostujacego bramka-zród- lo, usytuowany jest dodatkowy obszar, którego typ prze¬ wodnictwa jest przeciwny typowi przewodnictwa pod¬ loza, w taki sposób, ze calkowicie pokrywa sie ze zlaczem rezystancyjnym miedzy obszarem drenu i podlozem.Istota rozwiazania technicznego wedlug wynalazku jest wyjasniona na podstawie przykladów realizacji wynalazku i w oparciu o zalaczony rysunek, na którym fig. 1 przedsta¬ wia ideowy schemat elektryczny scalonego ukladu iniekto- fbwegó, a mianowicie elementu logicznego LUB-NIE, fig.J2 — w postaci schematycznej strukture iólprzewodni- jlj^wa, ~eIemen"UL Ulicznego LUB-NIE, przedstawionego j na fig. 1 w widoktr*zlgóry, fig. 3 — w postaci schematycz- ! nej strukture pólprzewodnikowa elementu logicznego f L&B*Nl£? ©g*lfl¥ przekroju poprzecznym, fig. 4 — w po- I s^d^schcnifrtyczaeil strukture pólprzewodnikowa dwu- wejscioweSi^ulcSair scalonego, stanowiacego zawór lo¬ giczny z generatorem pradu, wykonanym w postaci l«po- larnego tranzystora z kolektorem metalicznym, pokrywaja¬ cym sie z bramka tetraysluia p^uingi, w wMatji *^ó»y, fig. 5 — w postaci schematycznej ptensrna strukture pól¬ przewodnikowa tranzystora polowego z obszarami bramek, wykonanymi w. postaci odcinków -polaczen wwaatrz- ukladowych, w przekroju poprzecznym, a fig. 5 — przed¬ stawia schematycznie strukture pólprzewodnikowa tran¬ zystora polowego 2 dodatkowym obszarem, którego to obszaru typ przewodnictwa jest przeciwny typowi przewod¬ nictwa podloza pólprzewodnikowego, w przekroju poprzecz¬ nym.Na figurze 1 przedstawiony jest ideowy schemat elektry¬ czny ukladu scalonego typu iniektorowego wedlug jed¬ nego z przykladów realizacji wynalazku, a mianowicie — elementu logicznego LUB-NIE, stanowiacego zawór logiczny.Element logiczny, stanowiacy zawór logiczny, zawiera .generator pradu, wykonany w imnmi <¦—iFiUaa !¦¦#—1111 nego 1, którego emiter 2 polaczony jest z elektroda 3 obwodu zasilania (nie pokazanego na rysunku), baza 4 polaczona jest z elektroda uziemienia 5, a kolektory 6, 6* sa odpowiednio polaczone z elektrodami wejsciowymi 7, 7' zaworu logicznego. Poza tym zawór Jogiczny zawieja normalnie odciety (nie przewodzacy) n-kanalowy tranzys¬ tor polowy 8, którego obszar bramki 9 polaczony jest z elektroda wyjsciowa 11 i którego obszary bramek 12, 12' sa wykonane w postaci niewstrzykujacych nosników zlacz prostujacych, dolaczonych odpowiednio do elektrod wej¬ sciowych 7 i T zaworu logicznego.W przykladzie realizacji wynalazku, przedstawionym na fig. 1, bramki 12 i 12' tranzystora polowego «wyftttM»e sa w postaci dwóch niewstrzykujacych nosników zlacz prostujacych, przy czym drugie zlacze polaczone jest z dodatkowa elektroda wejsciowa 7\.Na figurze 2 przedstawiona jest schematycznie, bez uwzglednienia rzeczywistych stosunków wymiarów po¬ szczególnych elementów, struktura pólprzewodników tego samego zaworu logicznego, którego schemat ideowy przed¬ stawiony jest na fig. 1.Oznaczenia podstawowych elementów sa takie same, jak i na fig. 1. Generator pradu, zrealizowany w postaci tranzystora bipolarnego 1 oraz tranzystor polowy 8 uksztal¬ towane sa na wspólnym podlozu pólprzewodnikowym 13 o przewodnictwie typu n, przy czym obszar bazy 4 4 tranzystora 1 i obszar zródla 9 n-kanalowego tranzystora polowego 8 pokrywaja sie ze soba.Na fig. 3 przedstawiona jest ta sama struktura pól¬ przewodnikowa z fig. 2 w przekroju poprzecznym przy tym 5 oznaczenia podstawowych elementów na fig. 3 sa przyjete takie same, jak na fig. 2. Obszar drenu 10 tranzystora po¬ lowego 8 jest usytuowany miedzy niewstrzykujacymi nosników zlaczami prostujacymi obszarów bramek 12 i 12'.Liniami przerywanymi zaznacza sie granice warstw la- 10 dunku objetosciowego zlacz prostujacych obszarów 12 i 12' w podlozu 13.Na figurze 4 przedstawiona jest schematycznie struktura pólprzewodnikowa dwuwejsciowego zaworu logicznego z generatorem pradu w postaci tranzystora bipolarnego 15 z kolektorami metalicznymi, pokrywajacymi sie z bram¬ kami tranzystora polowego. W tej strukturze kolektory metaliczne 6, 6' bipolarnego tranzystora pokrywaja sie z obszarami bramek 12, 12', zrealizowanymi w postaci zlacz rnetal-pólprzewodnik typu diod Schottky'ego. 20 Zwiekszanie gestosci komponowania elementów w danej konstrukcji osiaga sie poprzez nalozenie wymienionych obszarów 6, 6' i 12, 12' odpowiednio, a wiec poprzez wye- lhamowarae elementów laczeniowych miedzy kolektorami 6, 25 4akienalozenie obszarów stalo sie mozliwe dzieki wykona¬ niu generatora pradu w postaci tranzystora bipolarnego zkolektorem metalicznym.Na figurze 5 przedstawiona jest schematycznie struktura pólprzewodnikowa normalnie odcietego (nie przewodza- 30 cego) n-kanalowego tranzystora polowego 8, wchodzacego w sklad scalonego ukladu logicznego, bedacego zaworem logicznym, którego schemat ideowy przedstawiony jest na fig. 1. Pozostala czesc ukladu moze byc wykonana tak samo, jak to zostalo przedstawione na fig. 4. 35 Zaproponowana konstrukcja ukladu scalonego z tranzys¬ torem polowym, wyposazonym w obszary bramek, zre¬ alizowane w postaci niewstrzykujacych nosników zlacz, umozliwila realizacje obszarów bramek 12, 12' w postaci odcinków metalicznych polaczen wewnatrzukladowych 14, 40 lezacych na odcinkach podloza 13, nie oslonietych dielek¬ trykiem maskujacym 15. Taka konstrukcja zapewnia mozliwosc ksztaltowania obszarów bramek 12, 12' jedno¬ czesnie z wytwarzaniem pierwszej warstwy polaczen wewnatrzukladowych w ukladzie scalonym. Rozmieszczenie 45 obszaru drenu 10 nad dielektrykiem 16, oslaniajacym polaczenie wewnatrzukladowe 14, pozwala na ksztalto¬ wanie obszaru drenu 10 jednoczesnie z wytwarzaniem drugiej warstwy polaczen wewnatrzukladowych (na ry¬ sunku nie pokazanych) ukladu scalonego. 50 Na figurze 6 przedstawiona jest schematycznie struktura pólprzewodnikowa tranzystora polowego, bedacego czescia struktury ukladu scalonego wedlug wynalazku, zrealizowa¬ nego wedlugjeszczejednego przykladu wykonania wynalaz¬ ku. Struktura ta rózni sie od opisanej wyzej i przedstawio- 55 nej na fig. 5 tym, ze przewidziany jest w niej dodatkowy obszar 17, uksztaltowany w podlozu 13 w odleglosci a od powierzchni, nie przewyzszajacej grubosci warstwy ladunku objetosciowego niewstrzykujacego nosników zla¬ cza prostujacego obszaru bramki 12. Obszar 17 ma przewod¬ no nictwo typu, przeciwnego typowi przewodnictwa podloza 13.W danym przykladzie wykonania obszar 17 ma przewod¬ nictwo typu p. Obszar 17 jest usytuowany w taki sposób, aby calkowicie pokrywal sie ze zlaczem rezystancyjnym 18 65 miedzy obszarem drenu a podlozem 13. Wprowadzenie119 495 5 dodatkowego obszaru 17 pozwala zwiekszyc odleglosc miedzy obszarami bramek 12 i 12' i uproscic technologie wytwarzania ukladu scalonego dzieki zmniejszeniu wymagan, jakim powinna odpowiadac maska fotolitograficzna, sto¬ sowana do ksztaltowania obszarówbramek. 5 Scalony uklad typu iniektorowego (zawór logiczny) pracuje w sposób nastepujacy: obszar emitera 2 tranzystora bipolarnego 1 wstrzykuje dziury w obszar bazy 4. Te dziury dla obszaru bazy 4 sa nosnikami mniejszosciowymi la¬ dunku. Te nosniki ladunku odbierane sa przez obszary 10 kolektorów 6 i 6'. W zaleznosci od napiecia na elektrodach wejsciowych 7 i T zawór logiczny moze znajdowac sie w jednym z nastepujacych stanów.Jesli na obydwóch elektrodach 7, T obecne jest male napiecie, bliskie potencjalowi „ziemi", wówczas odbierane 15 przez zlacza kolektorowe obszarów 6 i 6' nosniki ladunku odprowadzane sa do „ziemi". Przy tym elektroda wyjsciowa 11 nie ma polaczenia galwanicznego z elektroda 5 „ziemia" i, jezeli zawór ten obciazony jest przez analogiczny zawór (nie pokazany na fig. 1), to na elektrodzie 11 obecne 20 bedzie duze napiecie, równe napieciu otwarcia zlacza miedzy obszarami 12, 12' i 9.Naruszenie wymienionego polaczenia galwanicznego nastepuje wskutek pokrycia sie obszaru podloza 13, usytuo¬ wanego miedzy elektrodami 11 i 5, z warstwami ladunków objetosciowych, znajdujacych sie w stanie odciecia (w stanie nieprzewodzenia pradu elektrycznego) zlacz miedzy ob¬ szarami 12, 12' i 9 (granice warstw ladunków objetoscio¬ wych zaznaczone sa liniami przerywanymi). 30 Jesli na elektrodach wejsciowych 7 i 7' obecne jest - duze napiecie, przewyzszajace napiecie, przy którym na¬ stepuje przejscie zlacz miedzy obszarami 12, 12' i 9 w stan przewodzenia, wówczas miedzy elektrodami 11 i 5 ma miej¬ sce polaczenie galwaniczne i napiecie na wyjsciu elementu logicznego jest prawie równe napieciu na elektrodzie uziemienia 5. Wymienione polaczenie galwaniczne zapewnia sie na skutek zmniejszenia rozmiarów obszaru ladunku objetosciowego zlacz miedzy obszarami 12, 12' i 9 przy zwiekszeniu napiecia na elektrodach wejsciowych 7 i 7\ Jesli do jednej z elektrod 7, 7' przylozone jest male napiecie, to zachodza dwa przypadki. Pierwszy, gdy rezys- tywnosc obszaru 10 i odleglosc L miedzy obszarami 12, 12' (fig. 2) sa wybrane w taki sposób, ze szerokosc warstwy ladunku objetosciowego miedzy obszarami 12 i 9 jest 45 wieksza lub równa odleglosci L. Drugi — gdy szerokosc warstwy ladunku objetosciowego tego zlacza jest mniejsza od odleglosci L. W pierwszym przypadku polaczenie galwaniczne miedzy elektrodami 11 i 5 nie istnieje, a w dru¬ gim — polaczenie galwaniczne miedzy elektroda 11 i „zie- 50 mia" (elektroda 5) ma miejsce. W ten sposób element logiczny, w zaleznosci od parametrów strukturalno-topo- logicznych (wartosci b i rezystywnosci obszaru 10), moze realizowac funkcje logiczne LUB-NIE i I-NIE.Zwiekszenie szybkosci dzialania danego elementu lo- 55 gicznego jest osiagane dzieki wykorzystaniu jako obszarów bramek 12, 12' i jako obszarów kolektorów 6, 6' niewstrzy- kujacych nosników zlacz prostujacych, a mianowicie zlacz metal-pólprzewodnik. Brak wstrzykiwania nosników mniej¬ szosciowych ladunku z obszarów bramek jest przyczyna 60 braku nadmiernego ladunku w obszarze 13 i z tego powodu znacznie zmniejsza sie czas trwania procesów nieustalo¬ nych w zaworze logicznym przy zmianie stanu elementu (przy przejsciu ze stanu przewodzenia w stan nieprzewo¬ dzenia). 65 6 Zasada dzialania ukladu scalonego, zawierajacego tran¬ zystor polowy, przedstawiony na fig. 6, jest nastepujaca.Dodatkowy obszar 17 stanowi przeszkode dla przeplywu pradu od elektrody wyjsciowej 11 ku obszarowi zródla 9 w kierunku prostopadlym do powierzchni ukladu scalonego i zapewnia, ze linie przeplywu pradu sa równolegle do po¬ wierzchni. W warunkach, gdy na obszarach bramek 12, 12* obecny jest maly potencjal, warstwa ladunku objetoscio¬ wego stanowi przegrode na drodze przeplywania pradu, poniewaz obszar dodatkowy 17 calkowicie pokrywa sie ze zlaczem rezystencyjnym miedzy obszarem drenu 10 a podlozem 17. Obszar 17 moze byc polaczony z „ziemia" lub tez moze byc spolaryzowany napieciem, dostarczonym z dodatkowego zródlanapiecia.Uklad scalony wedlug wynalazku jest ukladem technolo¬ gicznym, moze byc wytwarzany metodami, wlasciwymi dla technologii planarnej zarówno z zastosowaniem warstw epitaksjalnychjak i bez warstw epitaksjalnych.Szerokie mozliwosci funkcjonalne, duza szybkosc dzia¬ lania czyni mozliwym szerokie zastosowanie ukladu sca¬ lonego wedlug wynalazku przy konstruowaniu duzych ukladów scalonych o wysokiej gestosci komponowania elementów na podlozu krystalicznym.Zastrzezenia patentowe 1. Scalony uklad typu iniektorowego zawierajacy gene¬ rator pradu i normalnie odciety n-kanalowy tranzystor polowy, którego bramka jest polaczona z generatorem pradu i elektroda wejsciowa ukladu, zródlo jest uziemione, a dren jest polaczony z elektroda wyjsciowa ukladu, zna¬ mienny tym, ze jako generator pradu jest wykorzystywany tranzystor bipolarny (1) z kolektorem metalowym (6, 6'), a bramka tranzystora polowego (8) jest wykonana w postaci co najmniej jednego niewstrzykujacego nosników zlacza prostujacego (12) polaczonego z jedna (6) z elektrod ko¬ lektorowych tranzystora polowego (1). 2. Uklad wedlug zastrz. 1, znamienny tym, ze bramka tranzystora polowego (8) jest wykonana w postaci dwóch niewstrzykujacych zlacz prostujacych (12, 12*), przy czym drugie niewstrzykujace zlacze prostujace (12') jest polaczone z druga (6*) z elektrod kolektorowych tranzystora bipolar¬ nego (1) i z dodatkowa elektroda wejsciowa (7) tranzystora (8). 3. Uklad wedlug zastrz. 2, znamienny tym, ze bramka (12,12') tranzystora polowego (8) pokrywa sie z kolektorem metalowym (6, 6') tranzystora bipolarnego (1). 4. Uklad wedlug zastrz. 3, znamienny tym, ze obszary bramki (12, 12') tranzystora polowego (8) sa zrealizowane jako odcinki wewnatrzukladowych polaczen (14), usytuo¬ wanych na nieoslonietych strefach powierzchni podloza (13) i zabezpieczonych z góry dielektrykiem (16), nad którym usytuowany jest obszar drenu (10) w taki sposób, iz tworzy zlacze rezystancyjne (18) na podlozu (13) na odcinku, pokrywajacym sie z obszarami ladunku objetoscio¬ wego zlacz prostujacych obszarów bramek (12,12'). 5. Uklad wedlug zastrz. 4, znamienny tym, ze w podlozu (13) w odleglosci (a) od powierzchni, nie przewyzszajacej grubosci warstwy ladunku objetosciowego niewstrzykuja¬ cego nosników zlacza prostujacego bramka-zródlo, usytuo¬ wany jest dodatkowy obszar (12), którego typ przewodnic¬ twa jest przeciwny typowi przewodnictwa podloza (13), w taki sposób, ze calkowicie pokrywa sie ze zlaczem rezys- tacyjnym (18) miedzy obszarem drenu (10) i podlozem (13).119 495 H i 7 0 ó 0/ y l r \Dn' tf!r i_ ^L a ... j ~n H /-' v £ -9 FIE.2 &W £*tt 7\ fi 7 7 W////M ,r .«/ /7£ 3 ^ "^ j? ra.7 n V i /"/££ /7£4 ssaka_Lgsd4rf-iyto#_L te •/' A.FIE.S LDD Z-d 2, z. 292/1400/83, n. 105 + 20 egz.Cena 100 zl PL

Claims (5)

  1. Zastrzezenia patentowe 1. Scalony uklad typu iniektorowego zawierajacy gene¬ rator pradu i normalnie odciety n-kanalowy tranzystor polowy, którego bramka jest polaczona z generatorem pradu i elektroda wejsciowa ukladu, zródlo jest uziemione, a dren jest polaczony z elektroda wyjsciowa ukladu, zna¬ mienny tym, ze jako generator pradu jest wykorzystywany tranzystor bipolarny (1) z kolektorem metalowym (6, 6'), a bramka tranzystora polowego (8) jest wykonana w postaci co najmniej jednego niewstrzykujacego nosników zlacza prostujacego (12) polaczonego z jedna (6) z elektrod ko¬ lektorowych tranzystora polowego (1).
  2. 2. Uklad wedlug zastrz. 1, znamienny tym, ze bramka tranzystora polowego (8) jest wykonana w postaci dwóch niewstrzykujacych zlacz prostujacych (12, 12*), przy czym drugie niewstrzykujace zlacze prostujace (12') jest polaczone z druga (6*) z elektrod kolektorowych tranzystora bipolar¬ nego (1) i z dodatkowa elektroda wejsciowa (7) tranzystora (8).
  3. 3. Uklad wedlug zastrz. 2, znamienny tym, ze bramka (12,12') tranzystora polowego (8) pokrywa sie z kolektorem metalowym (6, 6') tranzystora bipolarnego (1).
  4. 4. Uklad wedlug zastrz. 3, znamienny tym, ze obszary bramki (12, 12') tranzystora polowego (8) sa zrealizowane jako odcinki wewnatrzukladowych polaczen (14), usytuo¬ wanych na nieoslonietych strefach powierzchni podloza (13) i zabezpieczonych z góry dielektrykiem (16), nad którym usytuowany jest obszar drenu (10) w taki sposób, iz tworzy zlacze rezystancyjne (18) na podlozu (13) na odcinku, pokrywajacym sie z obszarami ladunku objetoscio¬ wego zlacz prostujacych obszarów bramek (12,12').
  5. 5. Uklad wedlug zastrz. 4, znamienny tym, ze w podlozu (13) w odleglosci (a) od powierzchni, nie przewyzszajacej grubosci warstwy ladunku objetosciowego niewstrzykuja¬ cego nosników zlacza prostujacego bramka-zródlo, usytuo¬ wany jest dodatkowy obszar (12), którego typ przewodnic¬ twa jest przeciwny typowi przewodnictwa podloza (13), w taki sposób, ze calkowicie pokrywa sie ze zlaczem rezys- tacyjnym (18) miedzy obszarem drenu (10) i podlozem (13).119 495 H i 7 0 ó 0/ y l r \Dn' tf!r i_ ^L a ... j ~n H /-' v £ -9 FIE.2 &W £*tt 7\ fi 7 7 W////M ,r .«/ /7£ 3 ^ "^ j? ra.7 n V i /"/££ /7£4 ssaka_Lgsd4rf-iyto#_L te •/' A. FIE.S LDD Z-d 2, z. 292/1400/83, n. 105 + 20 egz. Cena 100 zl PL
PL20382778A 1977-01-06 1978-01-05 Intergrated injector circuit PL119495B1 (en)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SU772441385A SU602055A1 (ru) 1977-01-06 1977-01-06 Интегральный логический элемент
SU772537101A SU646391A1 (ru) 1977-11-01 1977-11-01 Полевой транзистор
SU2537006 1977-11-11

Publications (2)

Publication Number Publication Date
PL203827A1 PL203827A1 (pl) 1978-10-23
PL119495B1 true PL119495B1 (en) 1982-01-30

Family

ID=27356306

Family Applications (1)

Application Number Title Priority Date Filing Date
PL20382778A PL119495B1 (en) 1977-01-06 1978-01-05 Intergrated injector circuit

Country Status (9)

Country Link
JP (1) JPS53108291A (pl)
CH (1) CH616276A5 (pl)
CS (1) CS199407B1 (pl)
DD (1) DD136907A1 (pl)
DE (1) DE2800335A1 (pl)
FR (1) FR2377123A1 (pl)
GB (1) GB1565918A (pl)
NL (1) NL7800046A (pl)
PL (1) PL119495B1 (pl)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5540051A (en) * 1978-09-12 1980-03-21 Mitsubishi Electric Corp T-joint and production thereof
JPS573651Y2 (pl) * 1979-10-08 1982-01-22
GB2130790B (en) * 1982-10-26 1986-04-16 Plessey Co Plc Integrated injection logic device

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2321796C2 (de) * 1973-04-30 1982-07-29 Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt Feldeffekttransistor
JPS5811102B2 (ja) * 1975-12-09 1983-03-01 ザイダンホウジン ハンドウタイケンキユウシンコウカイ 半導体集積回路

Also Published As

Publication number Publication date
FR2377123A1 (fr) 1978-08-04
CH616276A5 (en) 1980-03-14
NL7800046A (nl) 1978-07-10
PL203827A1 (pl) 1978-10-23
GB1565918A (en) 1980-04-23
DE2800335A1 (de) 1978-07-13
DD136907A1 (de) 1979-08-01
CS199407B1 (en) 1980-07-31
FR2377123B1 (pl) 1980-05-16
JPS53108291A (en) 1978-09-20

Similar Documents

Publication Publication Date Title
US6624495B2 (en) Adjustable threshold isolation transistor
EP0143157B1 (en) Charge pumping circuit for a substrate voltage generator
CN203983264U (zh) 半导体器件
EP3419055A1 (en) Switching device with charge distribution structure
US8866229B1 (en) Semiconductor structure for an electrostatic discharge protection circuit
EP0180255B1 (en) Semiconductor device comprising a bipolar transistor and an insulated-gate fet
JP2004260139A (ja) 半導体装置
US6534819B2 (en) Dense backplane cell for configurable logic
CA1111514A (en) Multidrain metal-oxide-semiconductor field-effect device
EP0205203B1 (en) Charge-coupled device
PL119495B1 (en) Intergrated injector circuit
CN102859700A (zh) 没有反向恢复的ldmos
GB1575741A (en) Integrated circuits
JPS61502649A (ja) 埋込み酸化物アイソレ−シヨンと電源相互接続用低抵抗率基板を備えた集積回路
PL114678B1 (en) Integrated logic circuit
US4486893A (en) Capacitive supplement multiplier apparatus
US20050145887A1 (en) Semiconductor device
US4243895A (en) Integrated injection circuit
JPS6110268A (ja) 相補型ｍｏｓ半導体装置の製造方法
CZ20022847A3 (cs) Monoliticky integrovaná polovodičová součástka
US3040196A (en) Semiconductor pulse translating system
CN104518030A (zh) 具有隔离漏极的金氧半导体装置及其制造方法
US10847428B2 (en) CMOS compatible device based on four-terminal switching lattices
CN101312194A (zh) Cmos器件和cmos反相器
RU2377693C1 (ru) Интегральный логический элемент &#34;не&#34; на основе сверхрешетки второго типа