NL7906476A - Halfgeleiderinrichting met verbeterd uitrichtmerkteken en een werkwijze voor het vervaardigen ervan. - Google Patents

Halfgeleiderinrichting met verbeterd uitrichtmerkteken en een werkwijze voor het vervaardigen ervan. Download PDF

Info

Publication number
NL7906476A
NL7906476A NL7906476A NL7906476A NL7906476A NL 7906476 A NL7906476 A NL 7906476A NL 7906476 A NL7906476 A NL 7906476A NL 7906476 A NL7906476 A NL 7906476A NL 7906476 A NL7906476 A NL 7906476A
Authority
NL
Netherlands
Prior art keywords
layer
semiconductor device
groove
alignment mark
epitaxial layer
Prior art date
Application number
NL7906476A
Other languages
English (en)
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of NL7906476A publication Critical patent/NL7906476A/nl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76221—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO with a plurality of successive local oxidation steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/981—Utilizing varying dielectric thickness

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Element Separation (AREA)
  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Description

* ¥ -1- 20904/JF/jl
Aanvrager: Fujitsu Limited, Kanagawa, Japan
Korte Aanduiding: Halfgeleiderinrichting met verbeterd uitrichtmerkteken en een werkwijze voor het vervaardigen ervan.
5 De uitvinding heeft betrekking op een halfgeleiderinrichting, omvatten de een halfgeleidersubstraat, een epitaxiale laag, welke is gevormd op het half-- · geleidersubstraat en een V-groef heeft welke zich.uitstrekt van het oppervlak.van ·- 'de·epitaxiale laag tot het halfgeleidersubstraat voor een V-groefisolatie, alsme de een oxydelaag gevormd op de epitaxiale laag, alsmede op een werkwijze voor het 10 vervaardigen van een dergelijke halfgeleiderinrichting, waarbij de halfgeleiderinrichting wordt gevormd door het vormen van een epitaxiale laag op een halfgeleidersubstraat, het vormen van een oxydelaag en daarna een maskeerlaag op de epitaxiale laag, het selectief verwijderen van de oxydelaag en de maskeerlaag voor het blootleggen van de gedeelten van ee epitaxiale laag, het anisotropisch etsen van de epi-15 taxiale laag, het oxyderen van het oppervlak van de V-groef, het vullen van de V- groef met polykristalijnsilicium en het oxyderen van het oppervlak van het polykris-talijnsilicium.
In zijn algemeenheid heeft de uitvinding betrekking op halfgeleiderinrichtingen met een V-groef' isolatie polykristalkeerzijdeophoging (VlP)-structuurtype 20 en in het bijzonder op halfgeleiderinrichtingen van het VIP-structuurtype met verbeterde uitrichtmerktekens en een werkwijze voor het vervaardigen ervan.
In het. algemeen is isolatie tussen elementen van een halfgeleiderinrichting onmisbaar bij een bipolaire halfgeleiderinrichting, bijvoorbeeld een bipolaire geïntegreerde schakeling (IC). Een dergelijke isolatie kan worden bewerkstelligd 25 met een PN-overgangsisolatie, een isolerend materiaal-isolatie of een luchtisolatie. De isolerend materiaal-isolatie en in het bijzonder een VIP-structuurisolatie heeft een superieure isoleringseigenschap en resulteert in een dichter geïntegreerde schakeling in vergelijking met de PN-overgangsisolatie en de luchtisolatie. Bij gevolg wordt isolatiemateriaal-isolatie gebruikelijk gebruikt bij een bipolair 30 halfgeleiderinrichting (zie bijvoorbeeld Stephen Wm. Fields: Electronics, 3 juli (1972), blz. 65 en 66).
In het geval waarin een bipolaire halfgeleiderinrichting met een VIP-structuurisolatie wordt vervaardigd, worden de VIP-structuurisolatie en een uitrichtmerkteken (simultaan) gevormd. Het uitrichtmerkteken is noodzakelijk voor mas-35 kers, dat wil zeggen patroonmaskers, welke worden gebruikt bij het formeren van de 7906476 % -2- . 20904/JF/jl stappen van aetieve elementen, passieve elementen en een metaalpatroonlaag van een halfgeleiderinriehting. Aangezien echter de structuur van de uitricht-merktekerP hetzelfde zijn gevormd als die voor de VIP-structuurisolatie is de contour van het uitrichtmerkteken niet scherp, Een dergelijke niet-scherpe contour 5 is nadelig voor maskeruitrichtbewerkingen. Dit ongemak zal nu worden verklaard on der verwijzing naar de tekening en wel naar de figuren 1 tot en met 7 ervan. De figuren 1 tot en met 6 zijn gedeeltelijke dwarsdoorsneden van een halfgeleiderinriehting met een conventioneel uitrichtmerkteken in verscheidene trappen van de vervaardiging ervan volgens een werkwijze in overeenstemming met technieken volgens de stand van de techniek.
Een substraat 1(fig. 1) wordt vervaardigd door snijden van een P-type enkelkristalsilicium langs het (100) vlak en het daarna zeer goed polijsten ervan. N+ -typegebieden . 2 worden verschaft als begraven lagen met behulp van een conventionele techniek, dat wil zeggen een ionenimplantatie van n-type doteerstoffen.
”15 Een n-type siliciumhalf geleider laag 3 wordt gevormd op het silioiumsubstraat 1 met behulp van een epitaxiale groeiwerkwijze. Hèt oppervlak van de siliciumhalfgelei-derlaag 3 ligt in het <100)-vlak. Daarna wordt een siliciumdioxyde (SiC>2)-laag 4 gevormd op de siliciumhalfgeleiderlaag 3 met behulp van een conventionele techniek, bijvoorbeeld thermische oxydatie;van silicium. Een siliciumnitride (Si^N^J-laag 5 20 wordt gevormd op de SiO^-laag 4 door een conventionele techniek,bijvoorbeeld chemische dampdepositie (CVD) en al doende wordt een structuur zoals getoond in fig. 1 gevormd.
De SigNjj-laag 5 wordt selectief geëtst door een conventionele fotolito-grafische techniek ten einde openingen te vormen. In de openingen worden gedeelten 25 overeenkomend met een isoleringsgebied en met een uitrichtmerktekengebied van de SiOg-laag 4 blootgelegd.. Daarna onder gebruikmaking van de Si^-laag 5 met de patroonopening als een masker wordt de SiO^-laag 4 geëtst voor het vormen van de openingen 6 en 7 zoals getoond in fig, 2, welke figuur een dwarsdoorsnede is genomen langs de lijn II-II van fig. 7. In de opening 6.wordt een gedeelte overeenkomend 30 met het isolatiegebied van de siliciumepitaxiale laag 3 blootgelegd en in de opening 7 wordt een gedeelte overeenkomend met het uitrichtmerktekengebied van de siliciumepitaxiale laag 3 blootgelegd (conform fig. 7, welke een bovenaanzicht is van fig.'2). In fig. 7 heeft de opening 7 van het uitrichtmerktekengebied de vorm van een rechthoekige "band welke een gedeelte van de Si^M^-laag 5 omgeeft. De uitrioht-35 merktekengebiedopening kan echter elke gewenste vorm hebben, bijvoorbeeld een T-vorm 7906476 ·> * -3- 20904/JF/jl of een X-vorm.
De gedeelten van de siliciuraepitaxiale laag 3 binnen de openingen 6 en 7 worden anisotroop geëtst met behulp van een etsmiddel waarvan een hoofdingredient kaliumhydroxyde is (KOH) ten einde V-groeven 8 zoals getoond in fig. 3 te vormen.
5 Een siliciumdioxydelaag 9 (fig. 4 ) wordt gevormd door thermische oxydatie van het oppervlak van de V-groeven 8. Gedurende de thermische oxyderingsbewerking, werkt ^ .de overblijvende isolerende laag 5 als een masker tegen oxydatie. Een polykrisfca-lijnsilioiumlaag 10 wordt gepolijst om slechts een gedeelte daarvan in de V-groef open te laten, zoals getoond in fig. 5. Wanneer de polijstbewerking wordt uitge-10 voerd breken de randen van de overblijvende isolerende laag 4 af en het middelgedeelte van de overblijvende polykristalijnsiliaiumlaag 10 in de V-groeven licht gedeukt, zoals aangetoond in fig.· 5.
De overblijvende polykristalijnsiliciumlaag 10 in de V-groeven 8 wordt thermisch geoxydeerd voor het vormen van een dikke siliciumdioxyde (SiO^-laag 4' 15 (fig. 6). Al doende wordt een uitrichtmerkteken en een VIP-structuur van een half- geleiderinrichting simultaan gecompleteerd en isolerende elementgebieden 3' (fig.
6) worden gevormd. Daarna wordt de overblijvende isolerende laag 5 verwijderd, zodat een structuur zoals getoond in fig. 6 wordt verkregen.
Daarna wordt een bipolaire transistor of een passief element gevormd in 20 elk van de geïsoleerde elementgebieden 3T met behulp van conventionele technieken welke gebruik maken van patroonmaskers. Elk van de patroonmaskers dient in lijn te liggen met het.hierboven genoemde uitrichtmerkteken.. Het gevormde uitrichtmerkteken heeft echter een niet-scherpe contour, aangezien het oppervlak van de gepolijste polykristalijnsiliciumlaag hol is en een grote "vogelsnavel" wordt gecreëerd gedu-25 rende de thermische oxydatie van het gepolijste polykristalijnsilicium. Namelijk de breedte (fig. 6) van een hellende zijde van het uitrichtteken licht tussen 1,0 tot en met 2,0 micron, gebruikelijk rond 1,5 micron.
Het is een doel van de uitvinding een uitrichtmerkteken fee verschaffen met een scherpere contour dan die van een conventioneel uitrichtmerkteken.
30 Het is een ander doel van de uitvinding een uitrichtmerkteken voor een nauwkeurige maskeruitrichting te verschaffen.
Het is een verder doel van de uitvinding een halfgeleiderinrichting met een VIP-structuur te verschaffen met een scherp uitrichtmerkteken en een werkwijze „ voor het vervaardigen ervan.
35 De uitvinding beoogt de hierboven genoemde nadelen, welke kleven aan de 790647® τ I*. · ' r- * f -4- 20904/JF/jl halfgeleiderinriohting en werkwijze voor het vervaardigen ervan volgens de stand van de techniek, op te heffen en voorziet daartoe in een halfgeleiderinriohting, omvattende een halfgeleidersubstraat, een epitaxiale laag, welke is gevormd op het halfgeleidersubstraat en een V-groef heeft welke zich uitstrekt van het opper-5 vlak van de epitaxiale laag tot het halfgeleidersubstraat voor een V-groefisolatie alsmede een oxydelaag gevormd op de epitaxiale laag, welke daardoor wordt gekenmerkt, dat de halfgeleiderinrictiing een uitrichtmerkteken heeft welk bestaat uit een plaatselijk dik gedeelte van de oxydelaag, welke op een bepaalde afstand van de V-groef is aangebracht, alsmede in een werkwijze voor het vervaardigen van 10 een halfgeleiderinriohting zoals hierboven aangegeven, waarbij de halfgeleiderin-richting wordt gevormd door het vormen van een epitaxiale laag op een halfgeleidersubstraat, het vormen van een oxydelaag en daarna een maskeerlaag op de epitaxiale laag, het selectief verwijderen van de oxydelaag en de maskeerlaag voor het blootleggen van gedeelten van de epitaxiale laag, het anisotropisch etsen van 15 de epitaxiale laag, het oxyderen van het oppervlak van de V-groef, het vullen van de V-groef met polykristalijnsilicium en het oxyderen van het oppervlak van het polykristalijnsilicium, welke daardoor wordt gekenmerkt, dat voor het vormen van het uitrichtmerkteken, een uitrichtmerktekengedeelte van de oxydelaag niet wordt verwijderd gedurende de verwijderingsbewerking van de oxydelaag en dat voor het 20 overblijvende êedeeltê van de oxydelaag de onderliggende epitaxiale laag gedeeltelijk wordt geoxydeerd gedurende de oxyderingsbewerkingen van het V-groefopper-vlak en het polykristalijnsilicium.
De hierboven genoemde en andere doelen van de uitvinding worden derhalve verkregen door het verschaffen van een halfgeleiderinriohting welke een VIP-struc-25 tuur en uitrichtmerkteken omvat welke bestaat uit een plaatselijk dik gedeelte van de oxydelaag welke een siliciumepitaxiale laag van de VIP-structuur bedekt en is aangebracht op bepaalde afstand van de V-groef. Wat in het kort de werkwijze voor het vervaardigen van de halfgeleiderinriohting volgens de uitvinding onderscheidt van een conventionele vervaardigingswerkwijze volgens de stand van de techniek, 30 is de bescherming van een loodrecht gedeelte overeenkomend met het uitrichtmerkte-kengebied van de oxydelaag tegen een etsmiddel gedurende de etsbewerking van de oxydelaag en de formering van het uitrichtmerkteken door de thermische oxydatie van een gedeelte van de siliciumepitaxiale laag via het blootgelegde gedeelte van de oxydelaag.
35 De uitvinding: zal nu gedetailleerder worden beschreven aan de hand van 7906476 -5- 20904/JF/jl de tekening, waarin: de figuren 1 tot en met 6 gedeeltelijke dwarsdoorsneden zijn van een halfgeleiderinrichting met een conventioneel uitrichtmerkteken gedurende verscheidene trappen van de vervaardiging ervan; 5 fig. 7 een gedeeltelijk bovenaanzicht is van de halfgeleiderinrichting van fig. 2; de figuren 8 tot en met 13 gedeeltelijke dwarsdoorsneden zijn van een halfgeleiderinrichting volgens de uitvinding gedurende verscheidene trappen van de vervaardiging ervan; en 10 fig. 14 een gedeeltelijk bovenaanzicht is van de halfgeleiderinrichting van fig. 9.
In overeenstemming met een uitvoeringsvorm van de uitvinding wordt een substraat 11 (fig. 8) van p-type enkelkristalsilicium met het (IQQ)-vlak oppervlak gebruikt voor het vormen van een bipolaire halfgeleiderinrichting met een uitricht-15 merkteken. Hoewel de vervaardiging van het substraat van slechts een gedeelte van een halfgeleiderinrichting getoond in de figuren 8 tot en met 13, is het gebruikelijk een enkel kristalsiliciumsubstraat (plak) te gebruiken voor een groot aantal halfgeleiderinrichtingen. N+-type gebieden 12 worden aangebracht als begraven lagen door een ionenimplantatie van n-type doteerstoffen (bijvoorbeeld arseen, fosfor, 20 antimoon). Een n-type siliciumepitaxiale laag 13 met het (100)-vlak oppervlak wordt gevormd op het siliciumsubstraat 11 door een conventionele dampepitaxiale groeiwerkwijze. De dikte van de epitaxiale laag 13 ligt tussen 1.,.5. tot en met 3,5. micron. Een oxydelaag 14 (bijvoorbeeld siliciumdioxydelaag), met een dikte van 1000 tot en met 1500 8 wordt gevormd op het siliciumepitaxiale laag 13 door thermische 25 oxydatie van de epitaxiale laag 13 op ongeveer 1000°C. Daarna wordt een maskeer-laag 15 (bijvoorbeeld siliciumnitridelaag) met een dikte van 1000 tot en met 1500 8 gevormd op de oxydelaag 14 door chemische darapdepositie, zoals getoond in fig. 8.
De maskeerlaag 15 dient als een antioxyderingsmasker wanneer een oxyderingsbewerking wordt uitgevoerd.
30 Een eerste fotoresistlaag 16 (fig. 9), met een dikte van 8000 tot en met 10000 8 wordt aangebracht op de maskeerlaag 15· Dan wordt de eerste fotoresistlaag 16 voorzien van een patroon. Onder gebruikmaking van de fotoresistpatroonlaag 16 als een masker wordt de maskeerlaag 15 geëtst, zodat een gedeelte overeenkomend met een isolatiegebied 19 van de oxydelaag 14 en een uitrichtmerktekengebied 17 van de 35 oxydelaag 14 worden blootgelegd. Een tweede fotoresistlaag 18 met een dikte van 7906476 i < f r* “t -6- 20904/JF/jl 8000 tot en met 10000 2 wordt aangebracht op het gehele blootgelegde oppervlak van de eerste fotoresistlaag 16 en de oxydelaag 14. De tweede fotoresistlaag 18 wordt daarna van een patroon voorzien. Onder gebruikmaking van de fotoresistpa-troonlaag 18 en 16 wordt alleen het blootgelegde gedeelte van de oxydelaag 14 ge-5 etst, zodat een isolatiegebied 19 van de siliciumepitaxiale laag 13 wordt bloot gelegd zoals getoond in fig. 9. Gedurende de laatstgenoemde etsbewerking wordt het uitrichtmerktekengebied 17 van de oxydelaag 14 bedekt met de tweede fotoresistlaag 18, zodat het gebied 17) van de oxydelaag 14 niet wordt geëtst, zoals is getoond in fig. 9· · 10 Vervolgens worden de fotoresistpatroonlagen 16 en 18 verwijderd. Slechts het blootgelegde gebied 19 van de siliciumepitaxiale laag wordt anisotropisch geëtst voor het vormen van de V-groef 20 welke een diepte heeft voor het bereiken van het siliciumsubstraat 11, zoals getoond in de figuren 10 en 14. Fig. 14 is een bovenaanzicht van fig. 10 en fig. 10 is een dwarsdoorsnede genomen langs de lijn 15 X-X van fig. 14. In het geval van fig. 14 heeft het uitrichtmerktekengebied 17 van de oxydelaag de vorm van een rechthoekige band welke een gedeelte van·;de maskeer-laag 15 omgeeft zoals het geval is in fig. 7·
Een siliciumdioxydelaag 21 met een dikte van ongeveer 5000 2 wordt gevormd door thermisch oxyderen van het oppervlak van de V-groef 20. Wanneer deze 20 thermische oxyderingsbewerking wordt uitgevoerd, wordt gelijktijdig het gedeelte van het' gebied van de silieiumepitaxiale laag 13 welke ligt onder het uitrichtmerktekengebied 17 van de oxydelaag 14 geoxydeerd, zodat de dikte van de oxydelaag 14 bij het uitrichtmerktekengebied 17 toeneemt tot ongeveer 6500 2. Daarna wordt een polykristalijnsiliciumiaag 22 met een dikte van ongeveer 8 micron gevormd op het 25 gehele blootgelegde oppervlak van de maskeerlaag 15 en de oxydelagen 14 en 21 door een chemische dampdepositiewerkwijze zoals getoond in fig. 11.
De polykristalijnsiliciumiaag 22 wordt gepolijst om slechts een gedeelte daarvan in de V-groef over te laten, zoals getoond in fig. 12. Een gedeelte van de polykristalijnsiliciumiaag 22 op het uitrichtmerktekengebied 17 kan volledig 30 worden verwijderd zonder het afbreken van de rand van de isolerende laag 14.
De thermische oxydatiebewerking van silicium wordt opnieuw uitgevoerd ten einde het oppervlak van de overblijvende polykristalijnsiliciumiaag 22 in de V-groef 20 te oxyderen. Gedurende de oxyderingsbewerking wordt een gedeelte van het gebied van de siliciumepitaxiale laag 13 welke ligt onder het uitrichtmerktekenge-35 bied 17 van de oxydelaag 14 verder geoxydeerd, zodat de dikte van het gebied 17 7906476 >r -7- 20904/JF/jl van de oxydelaag 14 toeneemt tot ongeveer 10000 2. Gedurende de thermische oxy-datiebewerkingen wordt onontkoombaar een kleine vogelsnavel georeerd aan het uiteinde van het gebied 17 van de oxydelaag 14. Tenslotte wordt de overblijvende maskeerlaag 15 verwijderd zodat een uitrichtmerkteken 23 klaar is, zoals getoond 5 in fig. 13. De breedte (fig. 13) van de hellende zijde van het gevormde uit richtmerkteken 23 ligt tussen 0,5 tot en met 1,0 micron. Deze breedte van het .uitrichtmerkteken volgens de. uitvinding is van een derde tot en met een halve van de breedte van het conventionele uitrichtmerkteken. Aangezien het uitrichtmerkteken van de halfgeleiderinrichting volgens de uitvinding de hierbovengenoemde scherpe contour heeft, kunnen uitrichtbewerkingen eenvoudig en nauwkeurig worden uitgevoerd. Het uitrichtmerkteken volgens de uitvinding is gevormd in elk van de halfgeleiderinrichtingen (chips) gevormd op een halfgeleidervlak. Door de werkwijze volgens de uitvinding kunnen ten minste twee grote uitrichtmerktekens worden gevormd als merktekens voor het plaatsen van een patroonfotomasker boven een half-15 geleidervlak met behulp van een visuele uitrichtbewerking.
Het zal duidelijk zijn dat de uitvinding niet beperkt is tot de hierboven beschreven uitvoeringsvorm en dat vele variaties mogelijk zijn en duidelijk zullen zijn aan vaklui op dit gebied van de techniek zonder buiten de beschermingsom-vang van de uitvinding te komen. Bijvoorbeeld kan een n-type enkelkristalsilicium-2° substraat worden gebruikt en een p-type siliciumepitaxiale laag kan worden gebruikt in plaats van de p-type enkel kirstalsiliciumsubstraat en de n-type siliciumepitaxiale. laag. Verder kan de vorm. van het.te vormen uitrichtmerkteken elke gewenste vorm hebben (bijvoorbeeld een T-vorm, een X-vorm).
25 30 -CONCLUSIES- 7906470

Claims (5)

1. Halfgeleiderinrichting, omvattende een halfgeleidersubstraat, een epitaxiale laag, welke is gevormd op het halfgeleidersubstraat en een V-groef 5 heeft welke zich uitstrekt van. het oppervlak van de epitaxiale laag tot het half geleidersubstraat voor een V-groefisolatie, alsmede een oxydelaag gevormd op de epitaxiale laag, met het kenmerk, dat de halfgeleiderinrichting een uitrichtmerk-teken heeft welk bestaat uit een plaatselijk dik gedeèlte van de oxydelaag, welke op een bepaalde afstand van de V-groef is aangebracht.
2. Halfgeleiderinrichting volgens conclusie 1, met het kenmerk, dat de breedte van een hellende zijde van het uitrichtmerkteken ligt tussen 0,5 tot en met 1,0 micron.
3. Werkwijze voor het vervaardigen van een halfgeleiderinrichting volgens conclusie 1 of 2, waarbij de halfgeleiderinrichting wordt gevormd door het · 15 vormen van een epitaxiale laag op een halfgeleidersubstraat, het vormen van een oxydelaag en daarna een maskeerlaag op de epitaxiale laag, het selectief verwijderen van de oxydelaag en de maskeerlaag voor het blootleggen van gedeelten van f * de epitaxiale laag, het anisotropisch etsen van de epitaxiale laag, het oxyderen van het oppervlak van de V-groef, het vullen van de V-groef met polykristalijnsili- 20 cium en het oxyderen van het oppervlak van het polykristalijnsilicium, met het kenmerk, dat voor het vormen van het uitrichtmerkteken, een uitrichtmerktekengedeelte van de oxydelaag niet wordt verwijderd gedurende de verwijderingsbewerking van de oxydelaag en dat door het overblijvende gedeelte van de oxydelaag de onderliggende epitaxiale laag gedeeltelijk wordt geoxydeerd gedurende de oxyderingsbewerkingen van 25 het V-groefoppervlak en het polykristalijnsilicium.
4. Werkwijze volgens conclusie 3> met.het kenmerk, dat de vulbewerking verder de stappen omvat van het vormen van de polykristalijnsiliciumlaag op het gehele blootgelegde oppervlak en het polijsten van de polykristalijnsiliciumvlak om alles hiervan te verwijderen met uitzondering van het gevulde gedeelte daarvan 30 in de V-groef.
35 Eindhoven, augustus 1979* 790647g
NL7906476A 1978-08-31 1979-08-29 Halfgeleiderinrichting met verbeterd uitrichtmerkteken en een werkwijze voor het vervaardigen ervan. NL7906476A (nl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10667778A JPS5534442A (en) 1978-08-31 1978-08-31 Preparation of semiconductor device
JP10667778 1978-08-31

Publications (1)

Publication Number Publication Date
NL7906476A true NL7906476A (nl) 1980-03-04

Family

ID=14439691

Family Applications (1)

Application Number Title Priority Date Filing Date
NL7906476A NL7906476A (nl) 1978-08-31 1979-08-29 Halfgeleiderinrichting met verbeterd uitrichtmerkteken en een werkwijze voor het vervaardigen ervan.

Country Status (4)

Country Link
US (1) US4233091A (nl)
JP (1) JPS5534442A (nl)
DE (1) DE2934970C2 (nl)
NL (1) NL7906476A (nl)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6043024B2 (ja) * 1978-12-30 1985-09-26 富士通株式会社 半導体装置の製造方法
JPS5636143A (en) * 1979-08-31 1981-04-09 Hitachi Ltd Manufacture of semiconductor device
US4309813A (en) * 1979-12-26 1982-01-12 Harris Corporation Mask alignment scheme for laterally and totally dielectrically isolated integrated circuits
JPS56146247A (en) * 1980-03-25 1981-11-13 Fujitsu Ltd Manufacture of semiconductor device
JPS56135975A (en) * 1980-03-27 1981-10-23 Seiko Instr & Electronics Ltd Manufacture of semiconductor device
JPS56160050A (en) * 1980-05-14 1981-12-09 Fujitsu Ltd Semiconductor device and manufacture thereof
DE3129558A1 (de) * 1980-07-28 1982-03-18 Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa Verfahren zur herstellung einer integrierten halbleiterschaltung
DE3170644D1 (en) * 1980-11-29 1985-06-27 Toshiba Kk Method of filling a groove in a semiconductor substrate
JPS57112021A (en) * 1980-12-29 1982-07-12 Fujitsu Ltd Manufacture of semiconductor device
US4493740A (en) * 1981-06-01 1985-01-15 Matsushita Electric Industrial Company, Limited Method for formation of isolation oxide regions in semiconductor substrates
US4374915A (en) * 1981-07-30 1983-02-22 Intel Corporation High contrast alignment marker for integrated circuit fabrication
JPS5856434A (ja) * 1981-09-30 1983-04-04 Fujitsu Ltd 半導体装置の製造方法
JPS58137245A (ja) * 1982-02-10 1983-08-15 Hitachi Ltd 大規模半導体メモリ
US4819054A (en) * 1982-09-29 1989-04-04 Hitachi, Ltd. Semiconductor IC with dual groove isolation
USRE34400E (en) * 1982-09-29 1993-10-05 Fujitsu Limited Method for fabricating isolation region in semiconductor devices
JPS5961045A (ja) * 1982-09-29 1984-04-07 Fujitsu Ltd 半導体装置の製造方法
JPS5958838A (ja) * 1982-09-29 1984-04-04 Hitachi Ltd 半導体装置
US4830975A (en) * 1983-01-13 1989-05-16 National Semiconductor Corporation Method of manufacture a primos device
JPS59158534A (ja) * 1983-02-28 1984-09-08 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4487653A (en) * 1984-03-19 1984-12-11 Advanced Micro Devices, Inc. Process for forming and locating buried layers
US4554728A (en) * 1984-06-27 1985-11-26 International Business Machines Corporation Simplified planarization process for polysilicon filled trenches
FR2571544B1 (fr) * 1984-10-05 1987-07-31 Haond Michel Procede de fabrication d'ilots de silicium monocristallin isoles electriquement les uns des autres
JPS61222137A (ja) * 1985-03-06 1986-10-02 Sharp Corp チップ識別用凹凸パターン形成方法
US4632724A (en) * 1985-08-19 1986-12-30 International Business Machines Corporation Visibility enhancement of first order alignment marks
US4944836A (en) * 1985-10-28 1990-07-31 International Business Machines Corporation Chem-mech polishing method for producing coplanar metal/insulator films on a substrate
US4671851A (en) * 1985-10-28 1987-06-09 International Business Machines Corporation Method for removing protuberances at the surface of a semiconductor wafer using a chem-mech polishing technique
US4642162A (en) * 1986-01-02 1987-02-10 Honeywell Inc. Planarization of dielectric layers in integrated circuits
KR900008384B1 (ko) * 1986-05-20 1990-11-17 후지쓰 가부시끼가이샤 바아 코우드 패턴을 형성시킨 반도체 웨이퍼의 식별방법 및 반도체 장치의 제조방법
US4735679A (en) * 1987-03-30 1988-04-05 International Business Machines Corporation Method of improving silicon-on-insulator uniformity
JP2754609B2 (ja) * 1988-06-08 1998-05-20 日本電気株式会社 半導体装置の製造方法
US4992394A (en) * 1989-07-31 1991-02-12 At&T Bell Laboratories Self aligned registration marks for integrated circuit fabrication
FR2667440A1 (fr) * 1990-09-28 1992-04-03 Philips Nv Procede pour realiser des motifs d'alignement de masques.
US5169488A (en) * 1990-10-25 1992-12-08 International Business Machines Corporation Method of forming planarized, reusable calibration grids
JPH0770589B2 (ja) * 1990-11-15 1995-07-31 信越半導体株式会社 誘電体分離基板の製造方法
JPH05323141A (ja) * 1992-05-20 1993-12-07 Furukawa Electric Co Ltd:The 光部品の製造方法
US5318663A (en) * 1992-12-23 1994-06-07 International Business Machines Corporation Method for thinning SOI films having improved thickness uniformity
US5346584A (en) * 1993-07-28 1994-09-13 Digital Equipment Corporation Planarization process for IC trench isolation using oxidized polysilicon filler
JP2790416B2 (ja) * 1993-08-26 1998-08-27 沖電気工業株式会社 アライメントマーク配置方法
US6197481B1 (en) * 1998-09-17 2001-03-06 Taiwan Semiconductor Manufacturing Company Wafer alignment marks protected by photoresist
US6342735B1 (en) 1999-09-01 2002-01-29 International Business Machines Corporation Dual use alignment aid
KR100461783B1 (ko) * 2001-12-28 2004-12-14 동부전자 주식회사 반도체 소자의 제조 방법
US7247952B2 (en) * 2003-10-30 2007-07-24 Hewlett-Packard Development Company, L.P. Optical targets
CN100468029C (zh) * 2005-03-03 2009-03-11 清华大学 标准漏孔及其制作方法
TWI288473B (en) * 2005-10-05 2007-10-11 Promos Technologies Inc Flash memory structure and method for fabricating the same
CN113571408B (zh) * 2021-06-29 2024-02-09 中国科学院长春光学精密机械与物理研究所 一种euv掩膜板对准标记及其优化方法和制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3783044A (en) * 1971-04-09 1974-01-01 Motorola Inc Photoresist keys and depth indicator
US3979237A (en) * 1972-04-24 1976-09-07 Harris Corporation Device isolation in integrated circuits
US3847687A (en) * 1972-11-15 1974-11-12 Motorola Inc Methods of forming self aligned transistor structure having polycrystalline contacts
US3966501A (en) * 1973-03-23 1976-06-29 Mitsubishi Denki Kabushiki Kaisha Process of producing semiconductor devices
US3883948A (en) * 1974-01-02 1975-05-20 Signetics Corp Semiconductor structure and method
US3956033A (en) * 1974-01-03 1976-05-11 Motorola, Inc. Method of fabricating an integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector
US3913124A (en) * 1974-01-03 1975-10-14 Motorola Inc Integrated semiconductor transistor structure with epitaxial contact to the buried sub-collector including fabrication method therefor
US3911562A (en) * 1974-01-14 1975-10-14 Signetics Corp Method of chemical polishing of planar silicon structures having filled grooves therein
US3892608A (en) * 1974-02-28 1975-07-01 Motorola Inc Method for filling grooves and moats used on semiconductor devices
US3998673A (en) * 1974-08-16 1976-12-21 Pel Chow Method for forming electrically-isolated regions in integrated circuits utilizing selective epitaxial growth
GB1520925A (en) * 1975-10-06 1978-08-09 Mullard Ltd Semiconductor device manufacture

Also Published As

Publication number Publication date
DE2934970C2 (de) 1982-06-09
US4233091A (en) 1980-11-11
DE2934970A1 (de) 1980-03-20
JPS5616549B2 (nl) 1981-04-16
JPS5534442A (en) 1980-03-11

Similar Documents

Publication Publication Date Title
NL7906476A (nl) Halfgeleiderinrichting met verbeterd uitrichtmerkteken en een werkwijze voor het vervaardigen ervan.
US5084402A (en) Method of fabricating a semiconductor substrate, and semiconductor device, having thick oxide films and groove isolation
US4255207A (en) Fabrication of isolated regions for use in self-aligning device process utilizing selective oxidation
EP0334268B1 (en) Means of forming planar isolation
US4338620A (en) Semiconductor devices having improved alignment marks
KR0140042B1 (ko) 반도체 집적회로 장치의 제조방법
JP2918299B2 (ja) 半導体圧力センサおよびそれを有する半導体装置の製造方法
JP3171134B2 (ja) 抵抗トリミング用アライメントマークを有する半導体装置
EP0174986B1 (en) Process for forming and locating buried layers
US6635545B2 (en) Method for fabricating a bipolar transistor and method for fabricating an integrated circuit configuration having such a bipolar transistor
US4679309A (en) Process for manufacturing isolated semi conductor components in a semi conductor wafer
US7332405B2 (en) Method of forming alignment marks for semiconductor device fabrication
EP0113405A2 (en) Method for making semiconductor resistors
EP0111651A2 (en) Semiconductor device comprising dielectric isolation regions
JP6178106B2 (ja) 炭化珪素半導体装置の製造方法
JPH09306926A (ja) 半導体装置およびその製造方法
US6030897A (en) Method of forming an alignment mark without a specific photolithographic step
EP0146760B1 (en) One mask technique for substrate contacting in integrated circuits
EP0402897A3 (en) Method of manufacturing semiconductor device having elements isolated by trench
JP2812013B2 (ja) 半導体装置の製造方法
JPS6359538B2 (nl)
RU2797659C2 (ru) Способ изготовления кремниевого диффузионного диода
JP2940448B2 (ja) 半導体集積回路
JPH1154607A (ja) 半導体装置の製造方法
JPS6347331B2 (nl)

Legal Events

Date Code Title Description
A1A A request for search or an international-type search has been filed
BB A search report has been drawn up
BC A request for examination has been filed
A85 Still pending on 85-01-01
BV The patent application has lapsed