KR100461783B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 실리콘 기판위에 산화막과 질화막을 증착하는 단계와, 소자의 분리 패턴과 키 패턴을 위한 마스크 공정을 진행하는 단계와, 마스크된 패턴대로 질화막과 산화막을 식각하는 단계와, 식각된 질화막과 산화막 측벽에 폴리머를 생성시켜 폴리머 스페이서를 형성하는 단계와, 실리콘 기판의 노출 영역을 식각하여 실리콘 트렌치를 형성하는 단계와, 노출된 실리콘 기판을 일정량 산화시켜 산화막을 형성하여 키 패턴 영역에 단차에 의한 키 패턴을 형성하는 단계와, 실리콘 트렌치를 갭 필하는 갭 필 산화막을 증착한 후 CMP 공정을 진행하는 단계와, 질화막을 제거하고 습식 식각으로 액티브 위에 올라와 있는 갭 필 산화막을 제거하는 단계를 포함하며, 종래 기술과 비교할 때에 훨씬 간단한 공정으로 STI 패턴과 키 오픈을 형성할 수가 있어 공정이 대폭 단순화되어 생산 효율이 증대되는 이점이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 셀로우 트렌치 아이솔레이션(Shallow Trench Isolation ; STI) 공정에 화학적 기계 연마(Chemical Mechanical Polishing; CMP) 공정을 도입함으로써 추가되었던 키 오픈(KEY Open) 공정을 생략할 수 있도록 한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 여러 가지 기술들이 발전되어 왔다. 이 중에서 최소선폭을 구현하기 위해서는 웨이퍼의 높은 평탄도가 요구되며, 이를 위해 STI CMP 공정이 개발되어 이용되고 있다.
한편, 반도체 제조 공정은 집적 공정으로서 여러 공정을 순차적으로 일정 레이어(Layer)에 다음 레이어를 얼라인(Align)하여 집적하는 것으로 이를 위해서 마스크 공정에는 일정 패턴, 즉 얼라인먼트 마스크(Alignment Mark 또는 KEY)라는 것이 있으며, 이 얼라인먼트 마스크에 신호를 보내 이를 판독해서 여러 레이어를 설계된 대로 순서대로 적층하게 된다. 다시 말해서 단차가 있는 곳에서 빛의 파동이 굴절되어 마스크 얼라인시 키를 찾을 수 있도록 한다.
종래의 STI CMP 공정에서는 이러한 얼라인먼트 마스크(키)가 액티브 패턴이 형성되고 셀 투 셀 아이솔레이션(Cell To Cell Isolation) 공정을 모두 진행된 다음에도 단차를 갖는 키 패턴을 그대로 유지하여 얼라인먼트 마스크(키)를 찾기 위한 신호에 쉽게 반응을 하였다.
그러나, STI CMP 공정으로 웨이퍼 전면에 특히 국부적인 지역으로는 완전한 평판화가 이루어지며, 따라서 종래의 얼라인먼트 마스크(키) 역시 셀 투 셀 아이솔레이션용 산화막에 의해 완전히 평탄하게 가려지기 때문에 후속 마스크 얼라인 작업에서 얼라인먼트 마스크(키)를 찾을 수가 없게 된다.
따라서, STI CMP 공정을 적용하는 경우에는 불가피하게 액티브 패턴 형성시 만들었던 얼라인먼트 마스크, 즉 키 부분만을 다시 오픈하여 STI CMP 공정으로 판판하게 덮여진 부분을 제거하는 공정이 필요하게 된다. 이러한 일련의 공정을 키오픈 공정이라고 한다.
도 1은 종래 기술에 따라 STI CMP 공정이 도입된 반도체 소자의 제조 공정도이다.
먼저, 실리콘 기판(1)위에 완충산화막(2)과 질화막(3)을 증착한다(도 1a).
이후, 소자의 분리 패턴과 키 패턴을 위한 마스크 공정을 진행하며(도 1b), RIE(Reactive Ion Etching) 등의 건식 식각 공정을 수행하여 마스크(4)된 패턴대로 질화막(3)과 완충산화막(2)을 식각한다(도 1c).
그리고, 식각 공정을 수행하여 실리콘이 노출된 영역을 식각하여 실리콘 트렌치를 형성하고(도 1d), 어닐링 공정을 수행하여 노출된 실리콘 기판을 일정량 산화시켜 산화막(5)을 형성한다(도 1e).
이후, 실리콘 트렌치를 갭 필하는 TEOS 계열의 산화막(6)을 증착하고, CMP 공정을 진행한다(도 1f).
다음에, 질화막(3)을 제거하고 습식 식각으로 액티브 위에 올라와 있는 갭 필 산화막(6)을 제거한다(도 1g).
이후, 액티브 패턴 형성시 만들었던 얼라인먼트 마스크, 즉 키 부분만을 다시 오픈하기 위하여 포토 마스크(7)를 증착한다(도 1h).
그리고, 마스크된 패턴대로 식각 공정을 수행하여 키 부분의 트렌치내 산화막(6)을 일부 제거, 즉 단차를 만들어 키 홀(8)을 생성한다. 이와 같이 생성된 키 홀(8)은 후속 마스크 얼라인 작업에서 포토 얼라인을 용이하게 한다(도 1i).
전술한 바와 같이 종래 기술에 따르면 STI CMP 공정의 도입에 따라 키 오픈공정이 추가되어 생산 효율이 저하되는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 그 목적하는 바는 STI CMP 공정의 도입에 따른 키 오픈 공정 없이도 후속의 마스크 얼라인시에 키 패턴을 찾을 수 있도록 한 반도체 소자의 제조 방법을 제공함으로써 제조 공정을 단순화시켜 생산 효율이 향상되도록 하는데 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 제조 방법은, STI CMP 공정을 도입한 반도체 소자의 제조 방법에 있어서, 실리콘 기판위에 산화막과 질화막을 증착하는 제 1 단계와, 소자의 분리 패턴과 키 패턴을 위한 마스크 공정을 진행하는 제 2 단계와, 상기 마스크된 패턴대로 상기 질화막과 산화막을 식각하는 제 3 단계와, 상기 식각된 상기 질화막과 산화막 측벽에 폴리머를 생성시켜 폴리머 스페이서 형성에 의해 키 패턴 영역을 매립하는 제 4 단계와, 상기 실리콘 기판의 노출 영역을 식각하여 실리콘 트렌치를 형성하는 제 5 단계와, 상기 폴리머 스페이서를 제거한 후 노출된 실리콘 기판을 일정량 산화시켜 산화막을 형성하여 상기 키 패턴 영역에 단차에 의한 키 패턴을 형성하는 제 6 단계와, 상기 실리콘 트렌치를 갭 필하는 갭 필 산화막을 증착한 후 CMP 공정을 진행하는 제 7 단계와, 상기 질화막을 제거하고 습식 식각으로 액티브 위에 올라와 있는 상기 갭 필 산화막을 제거하는 제 8 단계를 포함한다.
도 1은 종래 기술에 따라 STI CMP 공정이 도입된 반도체 소자의 제조 공정도,
도 2는 발명에 따라 STI CMP 공정이 도입된 반도체 소자의 제조 공정도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 실리콘 기판 12 : 완충산화막
13 : 질화막 14 : 마스크
15 : 산화막 16 : 갭 필 산화막
19 : 폴리머 스페이서 20 : 키 패턴
본 발명의 실시예로는 다수개가 존재할 수 있으며, 이하에서는 첨부한 도면을 참조하여 바람직한 실시예에 대하여 상세히 설명하기로 한다. 이 실시예를 통해본 발명의 목적, 특징 및 이점들을 보다 잘 이해할 수 있게 된다.
본 발명의 기술 요지를 살펴보면, 키 패턴 형성 패턴은 일정한 규칙에 의해 만든다. 즉 소자의 디바이스 특성을 개선하기 위하여, 즉 STI 공정의 또 하나의 단점인 험프(Hump) 현상을 방지하기 위하여 험프의 원인을 제공하는 디버트(Divot)를 감소시키는데 실리콘 트렌치 식각전에 질화막 식각시 그 측벽에 폴리머를 생성하여 스페이서를 형성하며, 이러한 폴리머 스페이서가 키 패턴을 매립할 수 있도록 키 패턴을 만든다.
다시 말해서, 폴리머 스페이서는 키 패턴이 되는 곳의 실리콘이 식각되는 것을 방지하게 하고, 이후 폴리머 스페이서가 제거된 다음 진행하는 완충산화막 내지는 희생산화막의 형성으로 인하여 실리콘이 산화되어 단차(Topology)가 형성되고 이러한 단차는 후속의 질화막 제거 공정과 평탄화를 위한 습식 식각 공정에 대해서는 선택비를 갖게 되어 계속 단차를 갖게 되어 후속의 마스크 공정시 키 역할을 할 수 있게 한다.
도 2는 본 발명에 따른 반도체 소자 제조 방법의 공정도이다.
먼저, 실리콘 기판(11)위에 완충산화막(12)과 질화막(13)을 증착한다(도 2a).
이후, 소자의 분리 패턴과 키 패턴을 위한 마스크 공정을 진행하며, RIE 등의 건식 식각 공정을 수행하여 마스크(14)된 패턴대로 질화막(13)과 완충산화막(12)을 식각한다(도 2b).
그리고, TEOS 증착 공정을 통하여 폴리머를 생성시켜 질화막(13)과 완충산화막(12) 측벽에 폴리머 스페이서(19)를 형성한다. 이러한 공정이 완료되면 키 패턴은 폴리머 스페이서(19)에 의해 매립이 된다. 이때 폴리머 스페이서(19)의 폭은 50㎚ 내지 200㎚로 형성하는 것이 바람직하다(도 2c).
다음으로, 식각 공정을 수행하여 디바이스 영역의 패턴에 의해 실리콘이 노출된 영역을 식각하여 실리콘 트렌치를 형성하는데, 키 패턴은 폴리머 스페이서(19)에 의해 보호된다(도 2d).
이후, 폴리머 스페이서(19) 및 마스크(14)를 제거한다(도 2e).
다음에, 어닐링 공정을 수행하여 노출된 실리콘 기판(11)을 일정량 산화시켜 산화막(15)을 형성한다. 이로서 트렌치 내부는 식각시 받은 손상을 보상하게 되고, 키 영역에는 산화막(15)이 올라와 단차에 의한 키 패턴(20)이 형성된다(도 2f).
여기서, 키 패턴(20)을 위한 단차 형성은 실리콘을 산화시켜 산소가 확산해 가면 실리콘을 위로 밀어내어 산화량의 40%이상이 실리콘 위로 올라오는 원리를 이용한 것이다.
이후, 실리콘 트렌치를 갭 필하는 TEOS 계열의 산화막(16)을 증착하고, CMP 공정을 진행한다(도 2g).
다음에, 질화막(13)을 제거하고 습식 식각으로 액티브 위에 올라와 있는 갭 필 산화막(16)을 제거한다. 이때, 습식 식각은 갭 필 산화막(16)과 키 패턴(20)에 형성된 산화막 사이에 선택비를 갖고 진행하는데 그 비율은 2 대 1 이상으로 갭 필 산화막을 빠르게 식각한다. 따라서 이러한 습식 식각 공정시 키 패턴(20)의 산화막은 거의 손실이 없게 된다. 바람직하기로 상기 선택비는 5 대 1 이상을 갖는다.
이로서 디바이스 영역은 완전한 평탄화를 이루게 되며, 키 패턴은 단차를 갖고서 후속 공정의 마스크 얼라인 역할을 할 수 있게 된다.
상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.
전술한 바와 같이 본 발명은 종래 기술과 비교할 때에 훨씬 간단한 공정으로 STI 패턴과 키 오픈을 형성할 수가 있다.
아울러, 종래 기술에서 키 오픈 공정을 위해 수행하던 포토 마스크 공정을 제거함으로써 추후에 이어지는 두 단계의 PR 스트립을 위한 공정 또한 제거할 수 있으므로 공정이 대폭 단순화되어 생산 효율이 증대된다.
또한, 디버트를 억제하여 디바이스적으로 험프 현상을 방지하는 효과가 있다.
Claims (5)
- STI CMP 공정을 도입한 반도체 소자의 제조 방법에 있어서,실리콘 기판위에 산화막과 질화막을 증착하는 제 1 단계와,소자의 분리 패턴과 키 패턴을 위한 마스크 공정을 진행하는 제 2 단계와,상기 마스크된 패턴대로 상기 질화막과 산화막을 식각하는 제 3 단계와,상기 식각된 상기 질화막과 산화막 측벽에 폴리머를 생성시켜 폴리머 스페이서 형성에 의해 키 패턴 영역을 매립하는 제 4 단계와,상기 실리콘 기판의 노출 영역을 식각하여 실리콘 트렌치를 형성하는 제 5 단계와,상기 폴리머 스페이서를 제거한 후 노출된 실리콘 기판을 일정량 산화시켜 산화막을 형성하여 상기 키 패턴 영역에 단차에 의한 키 패턴을 형성하는 제 6 단계와,상기 실리콘 트렌치를 갭 필하는 갭 필 산화막을 증착한 후 CMP 공정을 진행하는 제 7 단계와,상기 질화막을 제거하고 습식 식각으로 액티브 위에 올라와 있는 상기 갭 필 산화막을 제거하는 제 8 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 폴리머 스페이서의 폭은 50㎚ 내지 200㎚로 형성하는 것을 특징으로 한 반도체 소자의 제조 방법.
- 삭제
- 제 1 항에 있어서,상기 실리콘 트렌치 내부를 갭 필하는 물질과 상기 키 패턴의 단차를 형성하는 산화막 사이에 습식 식각의 선택비는 2 대 1 이상을 갖는 것을 특징으로 한 반도체 소자의 제조 방법.
- 제 4 항에 있어서,상기 실리콘 트렌치 내부를 갭 필하는 물질은 TEOS 계열의 산화막을 사용하는 것을 특징으로 한 반도체 소자의 제조 방법.
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