MXPA04011473A

MXPA04011473A - Metodo y sistema para manejo de memoria de convertidor de formato vertical.

Info

Publication number: MXPA04011473A
Application number: MXPA04011473A
Authority: MX
Inventors: Dwayne Knox Michael
Original assignee: Thomson Licensing Sa
Priority date: 2002-05-17
Filing date: 2003-05-12
Publication date: 2005-02-14
Also published as: WO2003100551A3; KR20050004153A; WO2003100551A2; CN1653812A; JP2005526469A; AU2003233539A1; KR101007245B1; US7375764B2; JP2010213362A; EP1506672A2; US20050225673A1; CN1312923C; EP1506672A4; AU2003233539A8

Abstract

Un metodo para manejar memorias de linea (62) de convertidor de formato vertical ("VFC") incluye escribir un numero de primeras lineas de video de entrada en las memorias de linea de VFC (62), escribir una linea de video adicional en las memorias de linea de VFC (62), y leer pixeles respectivos de las primeras lineas de video de entrada y la linea de video de entrada adicional de las memorias de linea de VFC (62) en paralelo. La lectura de los pixeles respectivos se comienza antes de terminar la escritura de la linea de video adicional. Un sistema de recepcion de video digital (10) incluye un procesador de video (32) un poco similarmente configurado.

Description

WO 2003/100551 A3 III JII!U lililí ?? ?????????? llllillll || M||||||| ^ For two-ietter codes and other abbreviations, refer lo the "Guid-ance Notes on Codes and Abbreviations" appearing al the begin-ning ofeach regular iss e of the PC Gazene.

METODO Y SISTEMA PARA MANEJO DE MEMORIA DE CONVERTIDOR DE FORMATO VERTICAL REIVINDICACION DE PRIORIDAD Esta solicitud reivindica el beneficio de la Solicitud de Patente Provisional de los Estados Unidos No. 60/381,414, presentada el 17 de mayo de 2002 (05/17/02), titulada "MANEJO DE MEMORIA VFC", la cual se incorpora a la presente por referencia.

CAMPO DE LA INVENCION La presente invención se refiere al procesamiento de información por línea de vídeo en un sistema de procesamiento de vídeo.

ANTECEDENTES DE LA INVENCION Una estación típica de radiodifusión de televisión trasmite señales de vídeo en resolución estándar. Cuando las señales de vídeo se reciben por un receptor de señales de vídeo, al resolución estándar se expande si la resolución del exhibidor asociado con el receptor de señales de vídeo es mayor que la resolución estándar, se comprime si la resolución del exhibidor es menor que la resolución estándar, o se deja sin cambiar si la resolución es la misma que la resolución estándar. U n receptor de señales de vídeo convencional incluye u n convertidor de formato de canal principal ("M FC") pa ra expandir o comprimir la resolución de la señal de video recibida. El MFC incluye u n convertidor de formato horizontal ("H FC") para realizar la conversión de resolución en la dirección horizontal y u n convertidor de formato vertical ("VFC") para real izar la conversión de resolución en la dirección vertical. Los diseños de VFC típicos req uieren memorias de l í nea para almacenar líneas de video para expansión o compresión de resolución vertical. En un modo pasante, los formatos de entrada y salida son los mismos; así , el VFC requ iere solamente 1 n ueva línea de entrada para cada l ínea de salida que prod uce . Pero para realizar una compresión de resolución , el VFC necesita con írecuencia tomar más de una línea de entrada para producir una l ínea de salida. Por ejemplo, en u na compresión de resolución de 2/3 el VFC usa 1 2 líneas de entrada para producir 8 líneas de salida. La compresión de resolución puede requerir que el VFC use n úmero variables de l ínea de entrada para producir una serie de líneas de salida. En la compresión de resolución de 2/3, por ejemplo, el VFC convencional flip-flop entre 1 y 2 n uevas l ineas de entrada por cada línea de salida q ue produce. El ancho de banda óptimo para una compresión de resolución vertical dada es aproximadamente ig ual al inverso de la relación de compresión de resolución por el ancho de banda de las líneas de entrada. Para contin uar el ejemplo, el ancho de banda óptimo para la compresión de resolución de 2/3 es aproximadamente de 1 .5 veces en ancho de banda de la señal de entrada . Sin embargo, en implementaciones típicas el VFC necesitará sig nificativamente más que el ancho de banda óptimo. Para la compresión de resolución de 2/3, las implementaciones típicas requieren 2 (o más) veces el ancho de banda de la entrada con el fin de cu mpli r con el pico de ancho de banda más alto para todas las líneas de salida , lo cual ocu rre si dos líneas de entrada se escriben para las memorias de línea durante el tiempo de una línea de salida. Los requerim ientos de ancho de banda alto someten a esfuerzo los recursos dispon ibles dentro de los circuitos integrados ("ICs") que implementan los VFCs, acelerando las velocidades del reloj del sistema y/o los tamaños de barra colectora de memoria. Un contribuyente sig nificativo para los req uerimientos de ancho de banda alto de la implementación típica de VFC es q ue la generación de cada línea de salida no es in iciada hasta después de que todas las líneas de entrada respectivas están almacenadas completamente en memoria. Otra desventaja de las implementaciones típicas de VFC es que las nuevas líneas de entrada (es decir, líneas de entrada necesarias para generar líneas de salida futuras) no se escriben en las memorias de línea hasta después de que la información para la línea de salida presente es leída completamente a partir de las memorias. Otra desventaja de las implementaciones típicas de VFC es q ue el procesamiento se suspende d u rante el intervalo de obtu ración vertical. Tales desventajas evitan la utilización completa de las memorias de línea para la reducción del ancho de banda de procesamiento de VFC global. La presente invención está dirigida a superar las desventajas antes discutidas.

BREVE DESCRIPCION DE LA INVENCION Un método para manejar memorias (62) de línea de convertidor de formato vertical ("VFC") incluye escribir un número de primeras líneas de video de entrada en las memorias (62) de línea de VFC, escribir una línea de video adicional en las memorias (62) de línea de VFC, y leer los píxeles respectivos de las primeras líneas de video de entrada y la línea de video de entrada adicional de las memorias (62) de línea de video en paralelo. La lectura de los píxeles respectivos se comienza antes de la terminación de la escritura de la línea de video adicional. Un sistema (10) de recepción de video digital incluye una antena (20), un procesador (22) de entrada acoplado a la antena (20), un desmodulador (24) acoplado al procesador (22) de entrada, y un procesador (32) de video acoplado al desmodulador (24). El procesador (32) de video incluye memorias (62) de línea de convertidor de formato vertical ("VFC") y está configurado para escribir un número de primeras líneas de video de entrada en las memorias (62) de línea de VFC, escribir una línea de video adicional en las memorias (62) de línea de VFC, y comenzar la lectura de los píxeles respectivos de las primeras líneas de video de entrada y la línea de video de entrada adicional de las memorias (62) de línea de VFC en paralelo antes de una terminación de la escritura de la línea de video adicional.

BREVE DESCRIPCION DE LOS DIBUJOS En los dibujos: La Figura 1 es un diagrama de bloques de un sistema de recepción de video digital de ejemplo de acuerdo con la presente invención; y La Figura 2 es un diagrama de bloques de un VFC de ejemplo de acuerdo con la presente invención.

DESCRIPCION DETALLADA DE LA MODALIDAD PREFERIDA Las características y ventajas de la presente invención se harán más aparentes a partir de la siguiente descripción, dada a manera de ejemplo. La Figura 1 es un diagrama de bloques de un sistema 10 de recepción de video digital de ejemplo de acuerdo con la presente invención. El sistema 10 incluye una antena 20 y un procesador 22 de entrada para recibir y digitalizar conjuntamente un portador de radiodifusión modulada con señales que llevan audio, video e información asociada. El sistema 1 0 i ncluye también u n desmodulador 24 para recibir y desmod ular la salida digital del procesador 22 de entrada . Además, el sistema 1 0 incluye una u nidad 26 de control remoto para recibir comandos de entrada del usuario . El sistema 10 incluye también uno o más impulsor(es) 28 de exhibición de entrada-dig ital-a-salida-digital o entrada-digital-a-salida-analógica y un exhibidor 30 respectivo de entrada-d igital o entrada-analógica para convertir conju ntamente información de imagen de video d igital a representaciones visuales. En la modalidad preferida, el exh ibidor 30 es u na un idad de exhibición de plasma de televisión de alta definición ("H DTV") y, en consecuencia, el impulsor(es) 28 de exhibición es u n d ispositivo de entrada-digital-a-salida-d igital adecuado. El sistema 10 incluye además u n procesador 32 de video. E n general, el procesador 32 de video recibe comandos de entrada del usuario desde la unidad 26 de control remoto, recibe la información desmod ulada desde el desmod ulador 24, y transforma la información desmodulada en información de imagen de video para el impulsor(es) 28 de exhibición de acuerdo con los comandos de entrada del usuario. En consecuencia, el procesador 32 de video i ncluye u na interfase 34 remota y u n controlador 36. La interfase 34 remota recibe comandos de entrada del usuario desde la u n idad 26 de control remoto. El controlador 36 interpreta los comandos de entrada y controla apropiadamente los ajustes para varios componentes del procesador 32 para llevar a cabo los comandos (por ejemplo, selecciones de canal y/o exhibición en pantalla ("OSD")) . El procesador 32 de video incluye además un decod ificador 38 para recibir la información desmodulada del desmodulador 24 y producir una señal dig ital que es decodificada en en rejado , ubicado en mapa en segmentos de información de long itud en bytes , desi nterca lar, y corregido de error Reed-Solomon . La información de sal ida corregida del decodificador 38 está en la forma de u na corriente de i nformación de transporte compatible estánda r de Grupo de Expertos de Imagen en Movimiento ("M PEG") que contiene audio, video y componentes de información en múltiplex representativos de programa. El procesador 32 i ncluye además un selector 40 de identificador de paquete de decodificación ("PI D") y un decod ificador 42 de transporte . El selector 40 de PI D identifica y en ruta los paquetes seleccionados en la corriente de transporte del decodificador 38 a u n decodificador 42 de transporte. El decodificador 42 de transporte multiplexa d igitalmente los paq uetes seleccionados en información de audio, información de video y otra información para procesamiento posterior por el procesador 32 como se discute en más detalle a continuación. La corriente de transporte provista al procesador 32 comprende paquetes de información que contienen información de canal de programa, información de sincron ización de sistema auxiliar, e información específica de programa tal como clasificación del contenido del programa e información de g uía del prog rama. Usando la información específica del programa, el decodificador 42 de transporte identifica y ensambla paquetes de información individuales que incluyen el canal del programa seleccionado por el usuario. El decodificador 42 de transporte dirige los paq uetes de información auxiliar al controlador 36 el cual anal iza sintácticamente, compagina y ensambla la información auxiliar en tablas dispuestas por jerarquía.

La información de sincron ización del sistema contiene u n indicador de referencia de tiempo e información de conexión asociada (por ejemplo, ind icador de hora de ahorro de luz de d ía e información de desvío que ajusta el paso del tiempo, años de salto, etc.). Esta información de sincronización es suficiente para que u n decodificador interno (por ejemplo , decodificador 44 de M PEG , d iscutido más adelante) convierta el indicador de referencia de tiempo a un reloj de tiempo (por ejemplo, tiempo y fecha del este estándar de los Estados Unidos) para establecer una hora del día y fecha de la transmisión futura de un programa por el radiodifusor del programa. Este reloj de tiempo se puede utilizar pa ra iniciar las funciones de procesamiento del programa prog ramado tal como ejecutar el programa, grabar programa y reproducir prog rama . En el entretanto, la información específica del prog rama contiene acceso cond icional , información de red e información de identificación y vincu lación que permiten al sistema 10 sintonizar con un canal deseado y ensamblar paquetes de información para formar programas completos. La información específica del prog rama contiene también información de la clasificación del contenido del programa auxiliar (por ejemplo, una clasificación de manera adecuada con base en la edad), información de la gu ía de programas (por ejemplo, una Gu ía de Programas Electrón ica ("EPG")) y texto descriptivo relacionado con los prog ramas d ifundidos así como también información que soporta la identificación y ensamble de esta información auxiliar.. El sistema 10 también incluye un decodificador 44 de M PEG . El decodificador 42 de transporte proporciona video, aud io compatibles con M PEG , y corrientes de sub-imagen al decodificador 44 de M PEG. Las corrientes de video y audio contienen informació n de video y audio comprimida que representa el contenido del programa del canal seleccionado. La información de sub-imagen contiene información asociada con el contenido de programas del canal tal como información de la clasificación , información sobre la descripción del programa y similares. El decodificador 44 de M PEG decod ifica y descomprime la información de aud io y video en paquete compatible con MPEG desde el decodificador 42 de transporte y deriva información representativa del prog rama de descomprimido a partir del mismo. El decodificador 44 de MPEG ensambla, compagina e interpreta también la información de sub-imagen del decod ificador 42 de transporte para producir información de guía de prog rama formateada para salida a un mód ulo de OSD interno (no mostrado). El módulo de OSD procesa la información de sub-imagen y otra información para generar información en mapa de píxeles que representan despliegues de men ú de sub-titulación, control e información que incluyen opciones seleccíonables del menú y otros artículos para presentación en el exhibidor 30. Los despliegues de control e información , incluyendo texto y gráficos producidos por el módulo de OSD, se generan en la forma de información en mapa de pixeles bajo la dirección del controlador 36. La información del mapa de pixeles superpuesta a partir del módulo de OS D se combina y sincron iza con información representativa de pixeles del decodificador 38 bajo la dirección del controlador 36. La información de mapa de pixeles combinada que representa un programa de video en el canal seleccionado junto con información de sub-imagen asociada es codificada por el decodificador 44 de M PEG . El sistema 1 0 incluye además uno o más procesadores 46 de exh ibición. En general , el(los) procesador(es) de exhibición transforma la información del programa cod ificado y la información de sub-imagen del decodificador 44 de M P EG en u na forma compatible con impu lsor(es) 28 de exhibición. En la modalidad de ejemplo, el(los) procesador(es) 46 de exhibición incl uye un VFC 60 (ver Figura 2) de acuerdo con la presente invención como se d iscute más adelante. La Figu ra 2 es un diagrama de bloques de u n VFC 60 de ejemplo de acuerdo con la presente invención . El VFC 60 incluye una pluralidad de memorias 62 de l ínea de video paralelas, u n controlador 64 de VFC, un filtro 66 de VFC y un amortig uador 68 de información primera-entrada primera-salida ("FI FO") . En general , el controlador 64 de VFC controla memorias 62 de línea de video y filtro 66 de VFC para almacenar o formar en cola información q ue representa grupos de líneas de video entrantes y además para combinar píxeles de las líneas para producir una corriente de video de salida deseada respectiva que representa u na compresión (o expansión) de la corriente de video de entrada de acuerdo con la relación de acercamiento (zoom) . En consecuencia , se debe apreciar que las memorias 62 de línea de video están config uradas en una manera conocida para almacenar las l íneas de video entrantes en paralelo (es deci r, cada memoria de línea dentro de las memorias 62 de l íneas de video pueden mantener u na l ínea de información de video) . Para este fin , el número de memorias de línea incluidas las memorias 62 de línea de video se predeterm ina y fija de acuerdo con la calidad deseada del procesamiento. Por ejemplo, en una modalidad de ejemplo adecuada para procesar información típica de luma (es decir, intensidad luminosa) píxeles/línea , las memorias 62 de l ínea de VFC incluyen cuatro memorias de l ínea paralelas; mientras q ue en otra modalidad de ejemplo para procesar información de croma (es decir, color) píxeles/l ínea, las memorias 62 de línea de VFC incluyen dos memorias de línea paralelas. Además, como se sabe, las memorias 62 de línea de VFC incluyen un control de escritura (no mostrado) que está configurado para operar bajo la dirección del controlador 64 de VFC para manejar la escritu ra de la corriente de video de entrada a las memorias de línea . Se debe apreciar también que el filtro 66 de VFC está configurado de u na manera conocida para combinar píxeles (paralelos) respectivos de la información de l ínea de video almacenada bajo la d irección del controlador 64 de VFC para producir la corriente de video de salida deseada. En consecuencia, el filtro 66 de VFC incluye un control de lectura (no mostrado) configu rado para operar bajo la dirección del controlador 64 de VFC para manejar la lectura de la información de las memorias de línea . Se hace notar que la velocidad de operación o régimen de reloj ("rég imen de reloj de escritura") del control de escritura puede diferir de la velocidad de operación o régimen de reloj ("régimen de reloj de lectura") del control de lectura. En cualqu ier caso, el controlador 64 de VFC está config u rado además para operar el VFC 60 de acuerdo con la técn ica de manejo de memoria discutido más adelante. Se debe apreciar que la(s) corriente(s) de información de video prod ucida(s) por el(los) procesador(es) 46 de exh ibición (ver Figura 1 ) consiste(n) de u na serie de cuadros. Cada cuadro contiene una serie de líneas, y cada una de las líneas contiene una pluralidad de pixeles . Circu itos de detección conocidos (no mostrados) en el procesador(es) 46 de exhibición detectan la resol ución vertical de la corriente entrante de video, compara la resolución vertical detectada con la resolución vertical predeterminada del exhibidor 30 y transmite u na señal de "factor de acercamiento" apropiada al controlador 64 de VFC . El factor de acercamiento es una relación de compresión (o expansión) q ue se puede expresar como sig ue: Factor de acercamiento = (tamaño de línea de salida/frecuencia de reloj de VFC)/(tamaño de línea de entrada/frecuencia de reloj de exhibición) , donde el tamaño de l ínea de entrada = n úmero de líneas entrantes por cuad ro, y tamaño de línea de salida = n úmero deseado de líneas de exhibición por cuad ro.

Así, si el factor de acercamiento es menor q ue 1 , es necesaria la compresión de la información de línea de video (es decir, por lo menos algunas veces más que una línea de entrada se usa pa ra prod ucir una línea de salida); mientras que , si el factor de acercamiento es mayor q ue 1 , es necesaria la expa nsión de la información de línea de video; y si el factor de acercamiento es igua l a 1 , no es necesaria n i la compresión o la expansión de la información de línea. En la modalidad de ejemplo, el controlador 64 de VFC está config urado para causar q ue las memorias 62 de línea de video y el filtro 66 de VFC generen una corriente de video de salida constituida por u n píxel respectivo adecuado med iante la combinación de píxeles de líneas de video almacenadas de acuerdo con la siguiente técnica de manejo de memoria de ejemplo de la presente invención: 1 . Como el controlador 64 de VFC causa q ue el filtro 66 de VFC lea las memorias 62 de línea de VFC en pa ralelo para la generación de la l ínea de video de salida presente, Ln, el controlador 64 de VFC detecta el número de nuevas líneas de video de entrada necesarias para la generación de la siguiente línea de video de salida , L(n+ i ) ; 2. El controlador 64 de VFC causa que el filtro 66 de VFC empiece la lectura de información de píxeles paralelos y la generación de l_n después que el controlador 64 de VFC causa q ue las memorias 62 de l ínea de VFC escriban el primer píxel de la última línea de entrada (y todos los píxeles de las líneas previas) necesario para la generación de Ln (sin esperar hasta que la última l ínea de entrada esté escrita completamente en la memoria); 3. El controlador 64 de VFC causa que las memorias 62 de línea de VFC se adelanten y escriban (almacenen) nuevas (siguientes) líneas de entrada necesarias para la generación de L(n+i ) en cualesq uiera memorias de l ínea dispon ibles después de que todas las líneas de entrada necesarias para la generación de Ln han sido escritas en las memorias de línea (sin esperar hasta que el filtro 66 de VFC ha leído toda la información para la generación de Ln de las memorias de l ínea) ; y 4. El controlador 64 de VFC proporciona protección contra sobreescritura de píxel (lo que suspende temporalmente la escritura o lectura segú n sea necesario para evitar pérd idas de información) cuando los relojes de lectura y escritura no son el mismo. Adicionalmente, se debe apreciar que para compresiones de líneas de video, el régimen de reloj de escritu ra debe ser igual a o mayor que el rég imen de reloj de lectura . El amortig uador 68 de F I FO recibe la corriente de información de salida del filtro 66 de VFC y envía la información a procesadores corriente abajo dentro del procesador(es) 46 de exh ibición o la envía directamente al impu lsor(es) 28 de exhibición . En cualq uier caso, el amortiguador 68 de FI FO permite que el VFC 60 contin úe procesando información de video como se discutió antes cuando los dispositivos corriente abajo están muy ocupados o suspend idos temporalmente para la recepción de la corriente de video de salida (tal como, por ejemplo, durante el intervalo de obtu ración vertical). Así, la presente invención incrementa el uso de la memoria de l íneas de video leyendo y escribiendo memorias de l íneas más continuamente , lo cual un iformiza y reduce los requerimientos del ancho de banda durante la compresión o expansión de resolución . Aunque la presente invención se ha descrito con referencia a las modalidades preferidas, es aparente que se pueden hacer varios cambios en las modalidades sin apartarse del espíritu y el alcance de la invención, como se define por las reivi ndicaciones adjuntas.

Claims

16 REIVINDI CACI ONES

1 . U n método para manejar memorias (62) de l íneas de convertidor de formato vertical ("VFC") , el método que comprende los pasos de: escribir un número de primeras líneas de video de entrada en las memorias (62) de líneas de VFC; escribir una línea de video adicional en las memorias (62) de l íneas de VFC ; y leer los píxeles respectivos de las primeras l íneas de video de entrada y la línea de video de entrada adicional de las memorias (62) de l íneas de VFC en paralelo ; en donde el paso de leer los píxeles respectivos se comienza antes de la terminación del paso de escribir la línea de video adicional .

2. El método de la reivindicación 1 , que comprende además los pasos de: concurrentemente con el paso de leer los píxeles respectivos, recibir una indicación de un número de n uevas l íneas de video de entrada para escribir en las memorias (62) de l íneas de VFC ; y escribir por lo menos u na de las nuevas l íneas de video de entrada en las memorias (62) de líneas de VFC ; en dónde el paso de escribir por lo menos una de las nuevas líneas de video de entrada es in iciado antes de la terminación del paso de leer los píxeles respectivos. 17

3. El método de la reivindicación 2, en donde todos los pasos se completan d u rante u n intervalo de obtu ración vertical.

4. El método de la reivindicación 2 , en donde la línea de video adicional incluye un primer píxel y un tercer píxel, el paso de leer los pixeles respectivos se inicia después de escribir el primer píxel de la línea de video adicional en las memorias (62) de l íneas de VFC , y el paso de leer los pixeles respectivos se inicia antes de escribir el tercer píxel de la l ínea de video adicional en las memorias (62) de l íneas de VFC.

5. El método de la reivindicación 4, en donde el paso de escribir un n úmero de primeras líneas de video de entrada está l imitado a escribir menos que cuatro l íneas de video de entrada .

6. Un aparato (10, 60) para manejar memorias (62) de líneas de convertidor de formato vertical ("VFC"), el aparato que comprende: un medio (64, 62) para escribir u n número de primeras l íneas de video de entrada en las memorias (62) de líneas de VFC y para escribir una l ínea de video adicional en las memorias (62) de l íneas de VFC ; y un medio (64, 66) para leer los pixeles respectivos de las primeras líneas de video de entrada y la línea de video de entrada adicional de las memorias (62) de l íneas de VFC en paralelo; en donde el medio (64, 66) para leer los pixeles respectivos está acoplado al medio (64, 62) para escribir la línea de video adicional, y por lo menos uno de los med ios (64, 66) para leer los 18 píxeles respectivos y los medios (64, 62) para escribir la línea de video adicional está configurado para iniciar la lectura de los píxeles respectivos antes de una terminación de la escritura de la línea de video adicional.

7. El aparato (10, 60) de la reivindicación 6, que comprende además: un medio (64) para recibir, concurrentemente con la lectura de los píxeles respectivos, una indicación de un número de nuevas líneas de video de entrada para escribir en las memorias (62) de líneas de VFC; en donde el medio (64) para recibir la indicación está acoplado a por lo menos uno de los medios (64, 66) para leer los píxeles respectivos y los medios (64, 62) para escribir una línea de video adicional, y el medio (64, 62) de escritura incluye un medio para escribir por lo menos una de las nuevas líneas de video de entrada en las memorias (62) de líneas de VFC antes de una terminación de la lectura de los píxeles respectivos.

8. El aparato (10, 60) de la reivindicación 7, que comprende además: un medio (68) para facilitar las operaciones durante un intervalo de obturación vertical.

9. Un sistema (10) de recepción de video digital, que comprende: una antena (20); un procesador (22) de entrada acoplado a la antena (20); 19 u n desmodulador (24) acoplado al procesador (22) de entrada ; y un procesador (32) de video acoplado al desmod ulador (24), el procesador (32) de video que incluye memorias (62) de líneas de convertidor de formato vertical ("VFC") y que está configurado para: escribir un número de primeras líneas de video de entrada en las memorias (62) de líneas de VFC , escribir una línea de video adicional en las memorias (62) de líneas de VFC , y empezar la lectura de los píxeles respectivos de las primeras l íneas de video de entrada y la l ínea de video de entrada ad icional de las memorias (62) de l íneas de VFC en paralelo antes de una terminación de la escritura de la l ínea de video ad icional .

10. El sistema ( 1 0) de recepción de video digital de la reivindicación 9, en donde el procesador (32) de video está configurado además para : concurrentemente con la lectura de los píxeles respectivos , generar una indicación de un número de n uevas líneas de vídeo de entrada para escribir en las memorias (62) de l íneas de VFC, y comenzar la escritu ra en por lo menos u na de las nuevas líneas de vídeo de entrada en las memorias (62) de l íneas de VFC antes de una termi nación de la lectura de los píxeles respectivos. 1 1 . El sistema (1 0) de recepción de video digital de la reivindicación 10, en donde el procesador (32) de video incluye además un filtro (66) de VFC acoplado a las memorias (62) de líneas 20 de VFC, e incluye además un amortiguador (68) de FIFO acoplado al filtro (66) de VFC. 12. El sistema (10) de recepción de video digital de la reivindicación 10, en donde el procesador (32) de video está configurado además para: comenzar la lectura de los píxeles respectivos después de escribir un primer pixel de la línea de video adicional en las memorias (62) de líneas de VFC, y comenzar la lectura de los píxeles respectivos antes de escribir un tercer píxel de la línea de video adicional en las memorias (62) de líneas de VFC. 13. El sistema (10) de recepción de video digital de la reivindicación 12, en donde el procesador (32) de video incluye un decodificador (38) de MPEG. 14. El sistema (10) de recepción de video digital de la reivindicación 13, que comprende además: por lo menos un impulsor (28) de exhibición acoplado al procesador (32) de video; y un exhibidor (30) acoplado al impulsor (28) de exhibición. 15. El sistema (10) de recepción de video digital de la reivindicación 14, en donde el exhibidor (30) incluye una unidad de exhibición de plasma de televisión de alta definición ("HDTV").