JP2005526469A - 垂直フォーマットコンバータのメモリ管理のための方法及びシステム - Google Patents

Abstract

垂直フォーマットコンバータ（ＶＦＣ）ラインメモリを管理するための方法は、多数の第一の入力ビデオラインをＶＦＣラインメモリ６２に書き込むステップ、更なる入力ビデオラインをＶＦＣラインメモリ６２に書き込むステップ、及びＶＦＣラインメモリ６２からの第一の入力ビデオライン及び更なる入力ビデオラインのそれぞれの画素を並列に読み出すことを含んでいる。それぞれの画素の読出しは、更なるビデオラインの書込みの完了の前に始まる。デジタルビデオ受信システム１０は、多少類似に構成されるビデオプロセッサ３２を含んでいる。

Description

本発明は、ビデオ処理システムにおけるビデオラインデータの処理に関する。

本出願は、“垂直フォーマットコンバータ（ＶＦＣ）メモリ管理”と題された２００２年５月１７日に提出された米国仮出願６０／３８１，４１４号の利益を主張するものである。

典型的なテレビジョン放送局は、標準の解像度でビデオ信号を送信する。ビデオ信号がビデオ信号受像機により受信されたとき、ビデオ信号受像機に関連されるディスプレイの解像度が標準の解像度よりも高い場合には標準的な解像度が伸張され、ディスプレイの解像度が標準の解像度よりも低い場合には圧縮され、又はディスプレイの解像度が標準の解像度と同じである場合には変更されない。従来のビデオ信号受像機は、メインチャネルフォーマットコンバータ（“ＭＦＣ”）を含んでいる。ＭＦＣは、水平方向における解像度変換を行うための水平フォーマットコンバータ（ＨＦＣ）、及び垂直方向における解像度変換を行うための垂直フォーマットコンバータ（ＶＦＣ）を含んでいる。

典型的なＶＦＣ設計は、垂直解像度の伸張又は圧縮のため、ビデオラインを記憶するためのラインメモリを必要とする。スルーモードでは、入力及び出力フォーマットは同じであり、したがってＶＦＣは、ＶＦＣが生成する各出力ラインについて１つの新たな入力ラインを必要とするのみである。しかし、解像度の圧縮を行うため、ＶＦＣは、出力ラインを生成するために１を超える入力ラインを取り入れる必要がある。たとえば、２／３解像度圧縮では、ＶＦＣは、８つの出力ラインを生成するため、１２の入力ラインを使用する。解像度の圧縮は、一連の出力ラインを生成するため、変化する数の入力ラインを使用するためのＶＦＣを必要とする場合がある。２／３解像度の圧縮では、たとえば、従来のＶＦＣは、ＶＦＣが生成する各出力について、１つの新たな入力ラインと２つの新たな入力ラインとの間で切り替える。

所与の垂直解像度の圧縮のための最適な帯域幅は、入力ラインの帯域幅の解像度の圧縮比倍の逆数に近似的に等しい。例を続けるため、２／３解像度の圧縮について最適な帯域幅は、入力信号の帯域幅の約１．５倍である。しかし、典型的な実現では、ＶＦＣは、最適な帯域幅を大幅に超える必要がある。２／３解像度の圧縮について、典型的な実現は、全ての出力ラインについて最も高い帯域幅のピークに合致するため、２（又は２を超える）倍の入力の帯域幅を必要とし、このことは、１つの出力ライン期間に間に２つの入力ラインがラインメモリに書き込まれる場合に起こる。高い帯域幅の要件は、システムのクロック速度及び／又はメモリバスのサイズを駆動する、ＶＦＣを実現する集積回路（ＩＣ）内の利用可能なリソースを引き締める。典型的なＶＦＣの実現に関する高帯域幅の要件に対する大きな一因は、それぞれの出力ラインの生成は、全ての各入力ラインがメモリに完全に記憶されて始めて開始されることである。典型的なＶＦＣ実現に関する別の問題点は、新たな入力ライン（すなわち、将来の出力ラインを生成するために必要とされる入力ライン）は、現在の出力ラインのデータがメモリから完全に読み出されるまでラインメモリに書き込まれないことである。典型的なＶＦＣ実現の別の問題点は、処理が垂直ブランキング期間の間に停止されることである。かかる問題点は、全体のＶＦＣ処理の帯域幅の低減のためにラインメモリを完全に利用することができない。

本発明は、先に説明された問題点を克服することに向けられる。

垂直フォーマットコンバータ（ＶＦＣ： Ｖｅｒｔｉｃａｌ Ｆｏｒｍａｔ Ｃｏｎｖｅｒｔｅｒ）ラインメモリ６２を管理する方法は、多数の第一の入力ビデオラインをＶＦＣラインメモリ６２に書き込むステップ、更なる入力ビデオラインをＶＦＣラインメモリ６２に書き込むステップ、及び該第一の入力ビデオラインと該更なる入力ビデオラインのそれぞれの画素をＶＦＣラインメモリ６２から並列に読み出すステップを含んでいる。それぞれの画素の読出しは、更なるビデオラインの書込みの完了の前に始められる。

デジタルビデオ受信システム１０は、アンテナ２０、該アンテナに接続される入力プロセッサ２２、入力プロセッサ２２に接続される復調器２４、及び復調器２４に接続されるビデオプロセッサ３２を含んでいる。ビデオプロセッサ３２は、垂直フォーマットコンバータ（ＶＦＣ）ラインメモリ６２を含んでおり、多数の第一の入力ビデオラインをＶＦＣラインメモリ６２に書き込み、及び更なる入力ビデオラインをＶＦＣラインメモリ６２に書き込み、及び該第一の入力ビデオラインと該更なる入力ビデオラインのそれぞれの画素を更なる入力ビデオラインの書き込みが完了する前に並列にＶＦＣラインメモリ６２から読み出すことを始める。

本発明の特徴及び利点は、例を経由して与えられる以下の説明から明らかとなるであろう。

図１は、本発明に係る例示的なデジタルビデオ受信システム１０のブロック図である。システム１０は、オーディオデータ、ビデオデータ及び関連するデータを搬送する信号変調されたブロードキャストキャリアを受信してデジタル化するためのアンテナ２０及び入力プロセッサ２２を含んでいる。また、システム１０は、入力プロセッサ２２からのデジタル出力を受信及び復調するための復調器２４を含んでいる。さらに、システム１０は、ユーザ入力コマンドを受信するためのリモートコントロールユニット２６を含んでいる。また、システム１０は、１以上のデジタル入力−デジタル出力ディスプレイドライバ、又はデジタル入力−アナログ出力ディスプレイドライバ２８、及びデジタルビデオ画像データをビジュアル表現に共に変換するためのそれぞれのデジタル入力又はアナログ入力ディスプレイ３０を含んでいる。好適な実施の形態では、ディスプレイ３０は、高精細テレビジョン（ＨＤＴＶ）プラズマディスプレイユニットであり、これに応じて、ディスプレイドライバ２８は、適切なデジタル入力−デジタル出力装置である。

システム１０は、ビデオプロセッサ３２をさらに含んでいる。一般に、ビデオプロセッサ３２は、リモートコントロールユニット２６からユーザ入力コマンドを受信し、復調器２４から復調されたデータを受信し、復調されたデータをユーザ入力コマンドに従ってディスプレイドライバ２８のためのビデオ画像データに変換する。したがって、ビデオプロセッサ３２は、リモートインタフェース３４及びコントローラ３６を含んでいる。リモートインタフェース３４は、ユーザ入力コマンドをリモートコントロールユニット２６から受信する。コントローラ３６は、入力コマンドを解釈し、コマンド（たとえば、チャネル及び／又はオンスクリーンディスプレイ（ＯＳＤ）選択）を実行するためにプロセッサ３２の各種コンポーネントの設定を適切に制御する。ビデオプロセッサ３２は、復調器２４から復調されたデータを受信し、トレリス復号、バイト長のデータセグメントへのマッピング、デインタリーブ、及びリードソロモン誤り訂正されたデジタル信号を出力するためのデコーダ３８をさらに含んでいる。デコーダ３８からの訂正された出力データは、多重されたオーディオ、ビデオ及びデータコンポーネントを表すプログラムを含んでいるＭｏｖｉｎｇ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ（ＭＰＥＧ）規格と互換性のあるトランスポートデータストリームの形式である。

プロセッサ３２は、デコードパケット識別子（ＰＩＤ）セレクタ４０及びトランスポートデコーダ４２をさらに含んでいる。ＰＩＤセレクタ４０は、デコーダ３８からのトランスポートストリームにおける選択されたパケットを識別してトランスポートデコーダ４２に経路制御する。トランスポートデコーダ４２は、以下に更に詳細に説明されるようにプロセッサ３２により更に処理するため、選択されたパケットをオーディオデータ、ビデオデータ、及び他のデータをデジタル的に分離する。

プロセッサ３２に供給されるトランスポートストリームは、番組チャネルデータ、補助的なシステムタイミング情報、及び番組コンテンツレート及び番組ガイド情報のような番組に特化した情報を含むデータパケットを備えている。番組に特化した情報を使用して、トランスポートデコーダ４２は、ユーザ選択された番組チャネルを含む個々のデータパケットを識別及び組み立てる。トランスポートデコーダ４２は、補助の情報パケットをコントローラ３６に送出し、このコントローラは、補助情報を分析、照合して、階層的に配置されたテーブルに組み立てる。

システムタイミング情報は、時間基準インジケータ及び関連される訂正データ（たとえば、サマータイムインジケータ、及びタイムドリフト、閏年等を調節するためのオフセット情報）を含んでいる。このタイミング情報は、内部のデコーダ（たとえば、以下に説明されるＭＰＥＧデコーダ４４）にとって、番組の放送局による番組の将来の送信に関する時間及び日付を確立するため、時間基準インジケータをタイムクロック（合衆国の東部の標準日付及び時間）に変換するために十分なものである。タイムクロックは、番組再生、番組記録及び番組プレイバックのようなスケジュールされた番組処理機能を始動するために使用可能である。

しばらくの間、番組に特化した情報は、条件付きアクセス、ネットワーク情報、並びにシステム１０が所望のチャネルにチューニングし、完全な番組を形成するためにデータパケットを組み立てることを可能にする識別及びリンクデータを含んでいる。また、番組に特化した情報は、（たとえば、エッジベースの適切なレート）補助の番組コンテンツレート情報、番組ガイド情報（たとえば、電子番組ガイド（ＥＰＧ））、及びこの補助情報の識別及び組み立てをサポートするデータと同様にブロードキャスト番組に関連する説明つきテキストを含んでいる。

また、システム１０は、ＭＰＥＧデコーダ４４を含んでいる。トランスポートデコーダ４２は、ＭＰＥＧ規格と互換性のあるビデオ、オーディオ及びサブピクチャストリームをＭＰＥＧデコーダ４４に供給する。ビデオ及びオーディオストリームは、選択されたチャネル番組を表す圧縮されたビデオ及びオーディオデータを含む。サブピクチャデータは、レート情報、番組記述情報等のようなチャネル番組コンテンツに関連する情報を含んでいる。ＭＰＥＧデコーダ４４は、トランスポートデコーダ４２からのＭＰＥＧ互換性のあるパケット化されたオーディオ及びビデオデータをデコード及び伸張し、これよりデータを表す伸張された番組を導出する。

また、ＭＰＥＧデコーダ４４は、内部のＯＳＤモジュール（図示せず）への出力のためにフォーマット化された番組ガイドデータを生成するためにトランスポートデコーダ４２からのサブピクチャデータを組み立て、照合及び解釈する。ＯＳＤモジュールは、サブタイトル付け、制御、選択可能なメニューオプションを含む情報メニュー表示、ディスプレイ３０上の表示のために他のアイテムを表すピクセルマップデータ（ｐｉｘｅｌ ｍａｐｐｅｄ ｄａｔａ）を生成するため、サブピクチャ及び他の情報を処理する。コントロール及び情報表示は、ＯＳＤモジュールにより生成されるテキスト及びグラフィックを含んでおり、コントローラ３６の指示の下でオーバレイピクセルマップデータの形式で生成される。ＯＳＤモジュールからのオーバレイピクセルマップデータは、コントローラ３６の指示の下でデコーダ３８からのデータを表す画素と結合され、同期される。関連されるサブピクチャデータと共に、選択されたチャネルのビデオ番組を表す結合されたピクセルマップデータは、ＭＰＥＧデコーダ４４によりエンコードされる。

システム１０は、１以上のディスプレイプロセッサ４６をさらに含んでいる。一般に、ディスプレイプロセッサは、ＭＰＥＧデコーダ４４からのエンコードされた番組及びサブピクチャデータをディスプレイドライバ２８と互換性のある形式に変換する。例示的な実施の形態では、ディスプレイプロセッサ４６は、以下に更に説明されるように本発明に係るＶＦＣ６０（図２参照）を含んでいる。

図２は、本発明に係る例示的なＶＦＣ６０のブロック図である。ＶＦＣ６０は、複数のパラレルビデオラインメモリ６２、ＶＦＣコントローラ６４、ＶＦＣフィルタ６６、及びファーストイン−ファーストアウト（ＦＩＦＯ）データバッファ６８を含んでいる。一般に、ＶＦＣコントローラ６４は、到来するビデオラインのグループを表すデータを記憶又は列を作るため、さらに、ズーム比に従って入力ビデオストリームの圧縮（又は伸張）を表すそれぞれの所望の出力ビデオストリームを生成するためにラインの画素を結合するため、ビデオラインメモリ６２及びＶＦＣフィルタ６６を制御する。したがって、ビデオラインメモリ６２は、到来するビデオラインを並列に記憶するために公知のやり方で構成される（すなわち、ビデオラインメモリ６２内のそれぞれのラインメモリは、ビデオデータの１ラインを保持する）ことが理解される。このため、ビデオラインメモリ６２に含まれるラインメモリの数は、所望の処理品質に従って予め決定されて固定される。たとえば、典型的なルマ（すなわち光度）画素／ラインデータを処理するために適切な１例示的な実施の形態では、ＶＦＣラインメモリ６２は、４つの並列のラインメモリを含んでおり、一方、クロマ（すなわちカラー）画素／ラインデータを処理するための別の例示的な実施の形態では、ＶＦＣラインメモリ６２は、２つのパラレルのラインメモリを含んでいる。さらに、知られているように、ＶＦＣラインメモリ６２は、入力ビデオストリームのラインメモリへの書込みを管理するため、ＶＦＣコントローラ６４の指示の下で動作するために構成されるライトコントロール（図示せず）を含んでいる。また、ＶＦＣフィルタ６６は、所望の出力ビデオストリームを生成するため、ＶＦＣコントローラ６４の指示の下で記憶されているビデオラインデータのそれぞれの（並列の）画素を結合するための公知のやり方で構成されることが理解される。これに応じて、ＶＦＣフィルタ６６は、ラインメモリからのデータの読出しを管理するため、ＶＦＣコントローラ６４の指示の下で動作するために構成されるリードコントロール（図示せず）を含んでいる。ライトコントロールの動作速度又はクロックレート（ライトクロックレート）は、リードコントロールの動作速度又はクロックレート（リードクロックレート）とは異なる場合があることを理解されたい。いずれかのイベントでは、ＶＦＣコントローラ６４は、以下に更に説明されたメモリ管理技術に従うＶＦＣ６０を動作するために更に構成される。

ディスプレイプロセッサ４６（図１参照）により生成されるビデオデータストリームは、一連のフレームから構成されることを理解されたい。それぞれのフレームは、一連のラインを含んでおり、それぞれのラインは、複数の画素を含んでいる。ディスプレイプロセッサ４６における公知の検出回路（図示せず）は、到来するビデオストリームの垂直解像度を検出し、検出された垂直解像度をディスプレイ３０の予め決定された垂直解像度に比較し、適切な「ズームファクタ」信号をＶＦＣコントローラ６４に送信する。ズームファクタは、以下に表現される場合がある圧縮（又は伸張）比である。

ズームファクタ＝（出力ラインサイズ／ＶＦＣクロック周波数）／（入力ラインサイズ／ディスプレイクロック周波数）
この場合、入力ラインサイズ＝フレーム当たりの到来ライン数であり、出力ラインサイズ＝フレーム当たりの所望の数の表示ライン数である。

このように、ズームファクタが１以下である場合、ビデオラインデータの圧縮（すなわち、出力ラインを生成するために少なくとも１を超える入力ラインが使用される）が必要であり、ズームファクタが１よりも大きい場合、ビデオラインデータの伸張が必要であり、ズームファクタが１に等しい場合、ラインデータの圧縮又は伸張の必要ではない。

例示的な実施の形態では、ＶＦＣコントローラ６４は、以下の本発明の例示的なメモリ管理技術に従って、記憶されているビデオラインの画素の組み合わせにより適切なそれぞれの画素から構成される出力ビデオストリームをビデオラインメモリ６２及びＶＦＣフィルタ６６に生成させるために構成される。

１．存在する出力ビデオラインＬ_ｎの生成のため、ＶＦＣコントローラ６４は、ＶＦＣフィルタ６６にＶＦＣラインメモリ６２を並列に読み取らせるので、ＶＦＣコントローラ６４は、次の出力ビデオラインＬ_{（ｎ＋１）}の生成のために必要とされる新たな入力ビデオラインの数を検出する。

２．（最後の入力ラインがメモリに完全に書き込まれるまで待つことなしに）Ｌ_ｎの生成のために必要とされる最後の入力ラインの最初の画素（前のラインの全ての画素）をＶＦＣコントローラ６４がＶＦＣラインメモリ６２に書込みさせた後、ＶＦＣコントローラ６４は、Ｌ_ｎの画素データの並列の読取り及びＬ_ｎの生成をＶＦＣフィルタ６６に開始させる。

３．（ＶＦＣフィルタ６６がラインメモリからＬ_ｎの生成について全てのデータを読み取るまで待つことなしに）Ｌ_ｎの生成について必要とされる全ての入力ラインがラインメモリに書き込まれた後、ＶＦＣコントローラ６４は、ＶＦＣラインメモリ６２に前に進ませ、Ｌ_{（ｎ＋１）}の生成のために必要とされる新たな（次の）入力ラインを書込み（記憶）させる。

４．ＶＦＣコントローラ６４は、リードクロックとライトクロックが同じでないとき、（データロスを防止するために必要なときに書込み及び読み出しを一時的に停止する）オーバライトプロテクションを提供する。

さらに、ビデオライン圧縮について、ライトクロックレートは、リードクロックレートに等しいか、又はリードクロックレートよりも大きい。

ＦＩＦＯバッファ６８は、ＶＦＣフィルタ６６からの出力データストリームを受信し、該データをディスプレイプロセッサ４６内のダウンストリームに送出するか、ディスプレイドライバ２８に直接送出する。いずれかのイベントで、ＦＩＦＯバッファ６８は、ダウンストリーム装置が余りにビジー状態にあるか、（たとえば、垂直ブランキング期間の間のような）出力ビデオストリームを受信することから一次的に停止されるとき、先に説明されたようにビデオデータの処理をＶＦＣ６０が継続することを可能にする。

このように、本発明は、ラインメモリを更に連続的に読み出し及び書込みすることで、ビデオラインメモリの利用を増加させ、これにより解像度の圧縮又は伸張の間の帯域幅の要件を安定させ、減少させる。

本発明は、好適な実施の形態を参照して説明されてきたが、添付された特許請求の範囲により定義されるように、様々な変形例が本発明の精神及び範囲から逸脱することなしに実施の形態で行われる場合があることが明らかである。

本発明に係る例示的なデジタルビデオ受信システムのブロック図である。 本発明に係る例示的なＶＦＣのブロック図である。

Claims (15)

1. 垂直フォーマットコンバータ（ＶＦＣ）のラインメモリを管理する方法であって、
   多数の第一の入力ビデオラインを該ＶＦＣラインメモリに書き込むステップと、
   更なる入力ビデオラインを該ＶＦＣラインメモリに書き込むステップと、
   該第一の入力ビデオラインと該更なる入力ビデオラインのそれぞれの画素を該ＶＦＣラインメモリから並列に読み出すステップとを備え、
   該それぞれの画素を読み出すステップは、該更なるビデオラインを書き込むステップの完了の前に始められる、
   ことを特徴とする方法。
2. 該それぞれの画素を読み出すステップと同時に、該ＶＦＣラインメモリに書き込むために多数の新たな入力ビデオラインの指示を受信するステップと、
   少なくとも１つの新たな入力ビデオラインを該ＶＦＣラインメモリに書き込むステップとをさらに備え、
   該少なくとも１つの新たな入力ビデオラインを書き込むステップは、該それぞれの画素を読み出すステップの完了の前に始められる、
   ことを特徴とする請求項１記載の方法。
3. 全てのステップは、垂直ブランキング期間の間に完了される、
   ことを特徴とする請求項２記載の方法。
4. 該更なるビデオラインは、第一の画素と第三の画素を含み、該それぞれの画素を読み出すステップは、該更なるビデオラインの該第一の画素を該ＶＦＣラインメモリに書き込んだ後に始められ、該それぞれの画素を読み出すステップは、該更なるビデオラインの該第三の画素を該ＶＦＣラインメモリに書き込む前に始められる、
   ことを特徴とする請求項２記載の方法。
5. 該多数の第一の入力ビデオラインを書き込むステップは、４つの入力ビデオラインよりも少ない書き込みに制限される、
   ことを特徴とする請求項４記載の方法。
6. 垂直フォーマットコンバータ（ＶＦＣ）を管理するための装置であって、
   多数の第一の入力ビデオラインを該ＶＦＣラインメモリに書込み、更なる入力ビデオラインを該ＶＦＣラインメモリに書き込む手段と、
   該第一の入力ビデオラインと該更なる入力ビデオラインのそれぞれの画素を該ＶＦＣラインメモリから並列に読み出す手段とを備え、
   該それぞれの画素を読み出す手段は、該更なる入力ビデオラインを書き込む手段、及びそれぞれの画素を読み出す手段の少なくとも１つに接続されており、該更なる入力ビデオラインを書き込む手段は、該更なる入力ビデオラインの書込みの完了の前にそれぞれの画素の読み出しを始めるために構成される、
   ことを特徴とする装置。
7. 該それぞれの画素を読み出すことと同時に、該ＶＦＣラインメモリへの書き込みのために多数の新たな入力ビデオラインの指示を受信する手段をさらに備え、
   該指示を受信する手段は、該それぞれの画素を読み出す手段及び該更なる入力ビデオラインを書き込む手段のうちの少なくとも１つに接続されており、該書き込む手段は、該それぞれの画素の読出しの完了の前に該ＶＦＣラインメモリに少なくとも１つの新たな入力ビデオラインを書き込む手段を含む、
   ことを特徴とする請求項６記載の装置。
8. 垂直ブランキング期間の間に動作を容易にする手段をさらに備える、
   ことを特徴とする請求項７記載の装置。
9. アンテナと、
   該アンテナに接続される入力プロセッサと、
   該入力プロセッサに接続される復調器と、
   該復調器に接続される該ビデオプロセッサとを備え、
   該ビデオプロセッサは、垂直フォーマットコンバータ（ＶＦＣ）のラインメモリを含み、多数の第一の入力ビデオラインを該ＶＦＣラインメモリに書込み、更なる入力ビデオラインを該ＶＦＣラインメモリに書込み、及び該第一の入力ビデオラインと該更なる入力ビデオラインのそれぞれの画素を、該更なる入力ビデオラインの書込みの完了の前に並列に該ＶＦＣラインメモリから読み出すことを開始するために構成される、
   ことを特徴とするデジタルビデオ受信システム。
10. 該ビデオプロセッサは、該それぞれの画素の読み出すと同時に、該ＶＦＣラインメモリへの書込みのために多数の新たな入力ビデオラインの指示を生成し、該それぞれの画素の読出しの完了の前に該ＶＦＣラインメモリへの少なくとも１つの新たな入力ビデオラインの書込みを始めるためにさらに構成される、
    ことを特徴とする請求項９記載のデジタルビデオ受信システム。
11. 該ビデオプロセッサは、該ＶＦＣラインメモリに接続されるＶＦＣフィルタをさらに含み、該ＶＦＣフィルタに接続されるＦＩＦＯバッファをさらに含む、
    ことを特徴とする請求項１０記載のデジタルビデオ受信システム。
12. 該ビデオプロセッサは、該更なる入力ビデオラインの第一の画素を該ＶＦＣラインメモリに書き込んだ後に該それぞれの画素の読出しを始め、該更なる入力ビデオラインの第三の画素を該ＶＦＣラインメモリに書き込む前に該それぞれの画素の読出しを始めるためにさらに構成される、
    ことを特徴とする請求項１０記載のデジタルビデオ受信システム。
13. 該ビデオプロセッサは、ＭＰＥＧデコーダを含む、
    ことを特徴とする請求項１２記載のデジタルビデオ受信システム。
14. 該ビデオプロセッサに接続される少なくとも１つのディスプレイドライバと、
    該ディスプレイドライバに接続されるディスプレイと、
    をさらに備えることを特徴とするデジタルビデオ受信システム。
15. 該ディスプレイは、高精細テレビジョンのプラズマディスプレイユニットを含む、
    ことを特徴とする請求項１４記載のデジタルビデオ受信システム。

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