KR20050004153A - Ｖｆｃ 메모리 관리를 위한 방법 및 시스템 - Google Patents

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톰슨 라이센싱 에스.에이.
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Abstract

수직 포맷 컨버터(VFC) 라인 메모리(62)를 관리하는 방법은, 다수의 제1 입력 비디오 라인을 VFC 라인 메모리(62)에 기록하는 단계와, 추가 비디오 라인을 VFC 라인 메모리(62)에 기록하는 단계와, VFC 라인 메모리(62)로부터 제1 입력 비디오 라인과 추가 입력 비디오 라인의 각 픽셀을 병렬 판독하는 단계를 포함한다. 각 픽셀의 판독은 추가 비디오 라인의 기록 완료 전에 행해진다. 디지털 비디오 수신 시스템(10)은 다소 유사하게 구성된 비디오 프로세서(32)를 포함한다.

Description

ＶＦＣ 메모리 관리를 위한 방법 및 시스템{METHOD AND SYSTEM FOR VFC MEMORY MANAGEMENT}
<우선권 주장>
본 출원은, "VFC MEMORY MANAGEMENT"라는 명칭으로 2002년 5월 17일자로 제출한 미국 특허 가출원번호 제60/381,414호의 우선권을 주장하며, 그 내용은 모두 본 명세서에서 참고로 포함된다.
전형적인 텔레비전 방송국은 비디오 신호를 표준 해상도로 전송한다. 비디오 신호가 비디오 신호 수신기에 의해 수신되면, 비디오 신호 수신기와 관련된 디스플레이의 해상도가 표준 해상도보다 높으면 표준 해상도가 확장되고, 디스플레이의 해상도가 표준 해상도보다 낮으면 압축되거나, 디스플레이의 해상도가 표준 해상도와 동일하면 변경되지 않는다. 종래의 비디오 신호 수신기는, 수신된 비디오 신호의 해상도를 확장 또는 압축하기 위한 메인 채널 포맷 컨버터(MFC)를 포함한다. MFC는, 수평 방향으로 해상도 변환을 수행하기 위한 수평 포맷 컨버터(HFC), 및 수직 방향으로 해상도 변환을 수행하기 위한 수직 포맷 컨버터(VFC)를 포함한다.
전형적인 VFC 설계에서는, 라인 메모리가 수직 해상도 확장 또는 압축을 위해 비디오 라인을 저장해야 한다. 모드 전체에 있어서, 입력 포맷과 출력 포맷은 동일하고, 따라서 VFC는 자신이 생성하는 모든 출력 라인에 대하여 단지 하나의 새로운 입력 라인을 필요로 한다. 그러나, 해상도 압축을 수행하려면, VFC는 하나의 출력 라인을 생성하기 위해 하나보다 많은 입력 라인을 수용할 필요가 흔히 있다. 예를 들어, 2/3 해상도 압축에서, VFC는 12개의 입력 라인을 이용하여 8개의 출력 라인을 생성한다. 해상도 압축은 일련의 출력 라인을 생성하도록 VFC가 다양한 개수의 입력 라인을 이용하도록 요구할 수 있다. 2/3 해상도 압축에 있어서, 예를 들어, 종래의 VFC는 자신이 생성하는 모든 출력 라인에 대하여 새로운 입력 라인 1과 2 사이에서 토글한다.
소정의 수직 해상도 압축에 대한 최적 대역폭은, 해상도 압축 비 곱하기 입력 라인의 대역의 역과 대략 동일하다. 이 예에서, 2/3 해상도 압축용 최적 대역폭은 입력 신호의 대역폭의 약 1.5배이다. 그러나, 전형적인 구현에 있어서, VFC는 최적의 대역폭을 상당히 초과하는 폭을 필요로 할 것이다. 2/3 해상도 압축을 위한 전형적인 구현에서는 모든 출력 라인에 대하여 최고 대역폭 피크를 충족하기 위해 입력 대역폭의 2배(또는 그 이상)가 필요하며, 이것은 하나의 출력 라인의 시간동안 2개의 입력 라인이 라인 메모리에 기록되어 있다면 발생한다. 높은 대역폭 요구사항은 VFC를 구현하는 집적회로(IC)내에 이용가능한 리소스를 무리하게 이용하여, 시스템 클록 속도 및/또는 메모리 버스 크기를 증가시킨다.
전형적인 VFC 구현에 있어서 높은 대역폭 요구사항은, 각 입력 라인 모두가메모리에 완전히 저장된 이후로 될 때까지 각 출력 라인의 생성이 시작되지 않는다는 점에 의해 상당부분 야기된다. 전형적인 VFC 구현의 다른 단점은, 현재 출력 라인용 데이터가 메모리로부터 완전히 판독된 이후로 될 때까지 새로운 입력 라인(즉, 미래의 출력 라인을 생성하는데 필요한 입력 라인)이 라인 메모리에 기록되지 않는다는 것이다. 전형적인 VFC 구현의 또다른 단점은 수직 블랭킹 간격동안 처리가 일시정지된다는 것이다. 이러한 결점에 의해 전체 VFC 처리 대역폭의 감소를 위해 라인 메모리를 완전히 활용할 수 없게 된다.
본 발명은 상기한 단점들을 극복하고자 하는 것이다.
발명의 개요
수직 포맷 컨버터(VFC) 라인 메모리(62)를 관리하는 방법은, 다수의 제1 입력 비디오 라인을 VFC 라인 메모리(62)에 기록하는 단계와, 추가 비디오 라인을 VFC 라인 메모리(62)에 기록하는 단계와, VFC 라인 메모리(62)로부터 제1 입력 비디오 라인과 추가 입력 비디오 라인의 각 픽셀을 병렬 판독하는 단계를 포함한다. 각 픽셀의 판독은 추가 비디오 라인의 기록 완료 전에 행해진다.
디지털 비디오 수신 시스템(10)은, 안테나(20), 안테나(20)에 접속된 입력 프로세서(22), 입력 프로세서(22)에 접속된 복조기(24), 및 복조기(24)에 접속된 비디오 프로세서(32)를 포함한다. 비디오 프로세서(32)는 수직 포맷 컨버터(VFC) 라인 메모리(62)를 포함하며, 다수의 제1 입력 비디오 라인을 VFC 라인 메모리(62)에 기록하고, 추가 비디오 라인을 VFC 라인 메모리(62)에 기록하며, 추가 비디오 라인의 기록 완료 전에 VFC 라인 메모리(62)로부터 제1 입력 비디오 라인과 추가입력 비디오 라인의 병렬 판독을 시작하도록 구성된다.
본 발명은 비디오 처리 시스템에서 비디오 라인 데이터 처리에 관한 것이다.
도 1은 본 발명에 따른 예시적인 디지털 비디오 수신 시스템의 블록도이다.
도 2는 본 발명에 따른 예시적인 VFC의 블록도이다.
본 발명의 특징 및 이점은 예로서 주어진 다음에 따르는 상세한 설명에 의해 보다 명확해질 것이다.
도 1은 본 발명에 따른 예시적인 디지털 비디오 수신 시스템의 블록도이다. 시스템(10)은, 오디오, 비디오, 및 관련 데이터를 반송하는 신호로 변조된 방송 캐리어를 수신하기 위한, 안테나(20) 및 입력 프로세서(22)를 포함한다. 또한, 시스템(10)은 입력 프로세서(22)로부터의 디지털 출력을 수신 및 복조하기 위한 복조기(24)를 포함한다. 또한, 시스템(10)은 사용자 입력 코맨드를 수신하기 위한 원격 제어 유닛(26)을 포함한다. 또한, 시스템(10)은, 디지털 비디오 픽쳐 데이터를 비주얼 표현(representation)으로 변환하기 위한, 하나 이상의 디지털 입력 대 디지털 출력 또는 디지털 입력 대 아날로그 출력 디스플레이 드라이버(28), 및 대응하는 디지털 입력 또는 아날로그 입력 디스플레이(30)를 포함한다. 바람직한 실시예에서, 디스플레이(30)는 고선명 텔레비전(HDTV) 플라즈마 디스플레이 유닛이고, 이에 따라 디스플레이 드라이버(28)는 적절한 디지털 입력 대 디지털 출력 디바이스이다.
또한, 시스템(10)은 비디오 프로세서(32)를 포함한다. 일반적으로, 비디오프로세서(32)는 원격 제어 유닛(26)으로부터 사용자 입력 코맨드를 수신하고, 복조기(24)로부터 복조된 데이터를 수신하며, 사용자 입력 코맨드에 따라 복조된 데이터를 디스플레이 드라이버(28)용 비디오 픽쳐 데이터로 변환한다. 따라서, 비디오 프로세서(32)는 원격 인터페이스(34) 및 제어기(36)를 포함한다. 원격 인터페이스(34)는 원격 제어 유닛(26)으로부터 사용자 입력 코맨드를 수신한다. 제어기(36)는 입력 코맨드를 해석하고 프로세서(32)의 다양한 컴포넌트를 위한 설정을 적절히 제어하여 코맨드(예를 들어, 채널 및/또는 온 스크린 디스플레이(OSD) 선택)를 실행한다. 또한, 비디오 프로세서(32)는, 복조기(24)로부터 복조된 데이터를 수신하고, 트렐리스(trellis) 변조되고 바이트 길이 데이터 세그먼트로 매핑되며, 디인터리브되고, 리드 솔로몬(Reed-Solomon) 에러 정정된 디지털 신호를 출력하기 위한 디코더(38)를 포함한다. 디코더(38)로부터의 정정된 출력 데이터는, 멀티플렉싱된 오디오, 비디오, 및 데이터 컴포넌트를 나타내는 프로그램을 갖는 엠페그(MPEG) 표준 호환 전송 데이터 스트림의 형태이다.
프로세서(32)는 디코드 패킷 식별자(PID) 선택기(40) 및 전송 디코더(42)를 더 포함한다. PID 선택기(40)는 선택된 패킷을 식별하고 전송 스트림의 형태로 디코더(38)로부터 전송 디코더(42)로 라우팅한다. 전송 디코더(42)는 후술하는 바와 같이 선택된 패킷을 프로세서(32)에 의한 추가 처리를 위해 오디오 데이터, 비디오 데이터, 및 다른 데이터로 디지털 방식으로 디멀티플렉싱한다.
프로세서(32)에 제공되는 전송 스트림은, 프로그램 채널 데이터, 보조 시스템 타이밍 정보, 및 프로그램 콘텐츠 레이팅 및 프로그램 가이드 정보와 같은 프로그램 특정 정보를 포함하는 데이터 패킷을 포함한다. 프로그램 특정 정보를 이용하여, 전송 디코더(42)는 사용자가 선택한 프로그램 채널을 포함하는 개별 데이터 패킷을 식별 및 어셈블한다. 전송 디코더(42)는 보조 정보 패킷을, 보조 정보를 계층적으로 배열된 테이블로 파싱, 대조, 및 어셈블하는 제어기(36)로 향하게 한다.
시스템 타이밍 정보는, 시간 참조 지시기(indicator) 및 관련된 정정 데이터(예를 들어, 일광 절약 시간 지시기 및 시간 편차, 윤년 등을 조절하기 위한 오프셋 정보)를 포함한다. 이 시간 정보는, 프로그램의 방송자에 의해 프로그램의 미래 전송 날짜 및 시각을 확정하기 위해 내부 디코더(예를 들어, 후술하는 MPEG 디코더(44))가 시간 참조 지시기를 시간 클록(예를 들어, 미국 동부 표준 시간 및 날짜)으로 변환하는데 충분하다. 시간 클록은 프로그램 플레이, 프로그램 녹화, 및 프로그램 재생과 같은 스케쥴링된 프로그램 처리 기능을 개시하는데 이용가능하다.
한편, 프로그램 특정 정보는 조건부 액세스, 네트워크 정보, 및 식별 및 링크 데이터 인에이블 시스템(10)을 포함하여 필요로 하는 채널로 동조하고 데이터 패킷을 어셈블하여 완전한 프로그램을 형성하게 된다. 또한, 프로그램 특정 정보는, 보조 정보의 어셈블 및 식별을 지원하는 데이터 뿐만 아니라, 보조 프로그램 콘텐츠 레이팅 정보(예를 들어, 연령 기반 적합성 레이팅), 프로그램 가이드 정보(예를 들어, 전자 프로그램 가이드(EPG)), 및 방송 프로그램에 관련된 설명식 텍스트를 포함한다.
또한, 시스템(10)은 MPEG 디코더(44)를 포함한다. 전송 디코더(42)는 MPEG호환 비디오, 오디오, 및 서브픽쳐 스트림을 MPEG 디코더(44)에 제공한다. 비디오 및 오디오 스트림은, 선택된 채널 프로그램 콘텐츠를 나타내는 압축된 비디오 및 오디오 데이터를 포함한다. 서브픽쳐 데이터는 레이팅 정보, 프로그램 설명 정보 등과 같은 채널 프로그램 콘텐츠와 관련된 정보를 포함한다. MPEG 디코더(44)는 전송 디코더(42)로부터 MPEG 호환 패킷화된 오디오 및 비디오 데이터를 디코딩 및 압축해제하고 그로부터 압축해제된 프로그램을 나타내는 데이터를 유도한다.
또한, MPEG 디코더(44)는, 전송 디코더(42)로부터 서브 픽쳐 데이터를 어셈블, 대조, 및 해석하여 내부 OSD 모듈(도시하지 않음)로의 출력을 위한 포맷된 프로그램 가이드 데이터를 생성한다. OSD 모듈은 서브 픽쳐 데이터 및 다른 정보를 처리하여, 서브타이틀, 제어, 및 디스플레이(30) 상에 표현하기 위한 다른 아이템과 선택가능 메뉴 옵션을 포함하는 정보 메뉴 디스플레이를 나타내는 픽셀 매핑된 데이터를 생성한다. OSD 모듈에 의해 생성된 텍스트 및 그래픽을 포함하는 제어 및 정보 디스플레이는, 제어기(36)의 제어 하에 오버레이 픽셀 맵 데이터의 형태로 생성된다. OSD 모듈로부터의 오버레이 픽셀 맵 데이터는, 제어기(36)의 지시 하에 디코더(38)로부터의 픽셀을 나타내는 데이터와 결합 및 동기된다. 서브픽쳐 데이터와 관련된 선택된 채널 상의 비디오 프로그램을 나타내는 결합된 픽셀 맵 데이터는 MPEG 디코더(44)에 의해 인코딩된다.
또한, 시스템(10)은 하나 이상의 디스플레이 프로세서(46)를 포함한다. 일반적으로, 디스플레이 프로세서는 MPEG 디코더(44)로부터의 서브픽쳐 데이터 및 인코딩된 프로그램을 디스플레이 드라이버(28)와 효환가능한 형태로 변환한다. 예시적인 실시예에서, 디스플레이 프로세서(46)는 후술하는 바와 같이 본 발명에 따른 VFC(60)(도 2 참조)를 포함한다.
도 2는 본 발명에 따른 예시적인 VFC(60)의 블록도이다. VFC(60)는 복수의 병렬 비디오 라인 메모리(62), VFC 제어기(64), VFC 필터(66), 및 선입선출 (FIFO) 데이터 버퍼(68)를 포함한다. 일반적으로, VFC 제어기(64)는, 비디오 라인 메모리(62) 및 VFC 필터(66)를 제어하여 입력 비디오 라인들의 그룹을 나타내는 데이터를 저장하거나 큐잉하고 또는 그 라인들의 픽셀들을 결합하여 줌 비율에 따라 입력 비디오 스트림의 압축(또는 확장)을 나타내는 필요로 하는 출력 비디오 스트림을 각각 생성한다. 따라서, 비디오 라인 메모리(62)가 입력 비디오 라인을 병렬로 저장(즉, 비디오 라인 메모리(62) 내의 각 라인 메모리가 비디오 데이터의 하나의 라인을 홀딩(hold)할 수 있음)하도록 알려져 있는 방식으로 구성된다는 것을 이해할 수 있다. 이를 위해, 비디오 라인 메모리(62)에 포함되는 라인 메모리의 수는 필요로 하는 처리 품질에 따라 미리 결정되며 고정된다. 예를 들어, 전형적인 루마(즉, 휘도 강도) 픽셀/라인 데이터를 처리하는데 적절한 예시적인 일실시예에서, VFC 라인 메모리(62)는 4개의 병렬 라인 메모리를 포함하는 한편, 크로마(즉, 컬러) 픽셀/라인 데이터를 처리하기 위한 예시적인 다른 일실시예에서는 VCF 라인 메모리(62)가 2개의 병렬 라인 메모리를 포함한다. 또한, 알려져 있듯이, VFC 라인 메모리(62)는 VFC 제어기(64)의 지시에 따라 동작하도록 구성된 기록 제어부(도시하지 않음)를 포함하여 라인 메모리 내로의 입력 비디오 스트림 기록을 관리한다. VFC 필터(66)는, VFC 제어기(64)의 지시에 따라 저장된 비디오 라인 데이터의 각 (병렬)픽셀을 결합하는 알려져 있는 방식으로 구성되어 필요로 하는 출력 비디오 스트림을 생성하는 것을 이해할 수 있다. 따라서, VFC 필터(66)는, VFC 제어기(64)의 지시에 따라 라인 메모리로부터의 데이터 판독을 관리하도록 구성된 판독 제어부(도시하지 않음)를 포함한다. 기록 제어부의 동작 속도 또는 클록 레이트(즉, 기록 클록 레이트)는 판독 제어부의 동작 속도 또는 클록 레이트(즉, 판독 클록 레이트)와 상이할 수 있음을 주의하길 바란다. 어느 경우에서든, VFC 제어기(64)는 후술하는 메모리 관리 기술에 따라 VFC(60)를 동작하도록 또한 구성된다.
디스플레이 프로세서(46)에 의해 생성되는 비디오 데이터 스트림(도 1 참조)은 일련의 프레임으로 구성됨을 이해할 수 있다. 각 프레임은 일련의 라인을 포함하고, 각 라인은 복수의 픽셀을 포함한다. 디스플레이 프로세서(46)에서 알려져 있는 검출 회로(도시하지 않음)는 입력 비디오 스트림의 수직 해상도를 검출하고, 검출된 수직 해상도를 디스플레이(30)의 소정의 수직 해상도와 비교하고, 적절한 "줌 팩터" 신호를 VFC 제어기(64)에 전송한다. 줌 팩터는 아래와 같이 표현될 수 있는 압축(또는 확장)비이다.
zoom factor = (출력 라인 크기/VFC 클록 주파수) / (입력 라인 크기/디스플레이 클록 주파수)
여기서, 입력 라인 크기 = 프레임당 입력되는 라인의 수
출력 라인 크기 = 프레임당 디스플레이 라인의 필요한 수
따라서, 줌 팩터가 1보다 작으면, 비디오 라인 데이터의 압축이 필요하고(즉, 적어도 때때로 하나보다 많은 입력 라인을 이용하여 출력 라인을 생성함), 반면에 줌 팩터가 1보다 크면, 비디오 라인 데이터의 확장이 필요하며, 줌 팩터가 1이면, 라인 데이터의 압축 또는 확장이 불필요하다.
예시적인 실시예에서, VFC 제어기(64)는, 비디오 라인 메모리(62) 및 VFC 필터(66)가, 다음에 따르는 본 발명의 예시적인 메모리 관리 기술에 따라 저장되어 있는 비디오 라인들의 적절한 픽셀 단위(pixel by pixel) 조합으로 구성된 출력 비디오 스트림을 생성하도록 구성된다.
1. VFC 제어기(64)에 의해 VFC 필터(66)는 현재의 출력 비디오 라인(Ln)의 생성을 위해 VFC 라인 메모리(62)를 병렬 판독하고, VFC 제어기(64)는 그 다음 출력 비디오 라인(L(n+1))의 생성을 위해 새로운 입력 비디오 라인들의 수를 검출한다.
2. VFC 제어기(64)에 의해 VFC 필터(66)는, (최종 입력 라인이 메모리에 완전히 기록될 때까지 기다리지 않고) VFC 제어기(64)에 의해 VFC 라인 메모리(62)가 Ln의 생성에 필요한 최종 입력 라인의 제1 픽셀 (및 이전 라인들의 모든 픽셀)을 기록한 후, Ln의 생성을 위해 병렬 픽셀 데이터 판독을 시작한다.
3. VFC 제어기(64)에 의해 VFC 라인 메모리(62)는, (VFC 필터(66)가 Ln의 생성을 위해 라인 메모리로부터 모든 데이터를 판독할 때까지 기다리지 않고) Ln의 생성에 필요한 모든 입력 라인들이 라인 메모리에 기록된 후 순방향 진행하여 L(n+1)의 생성에 필요한 새로운(다음) 입력 라인을 임의의 이용가능한 라인 메모리에 기록(저장)한다.
4. VFC 제어기(64)는 판독 및 기록 클록이 동일하지 않을 때 (필요할 때 기록 또는 판독을 잠시동안 일시정지하여 데이터 손실을 방지하는) 픽셀 중첩 보호를 제공한다.
또한, 비디오 라인 압축을 위해, 기록 클록율은 판독 클록율보다 높거나 같아야 함을 이해할 수 있다.
FIFO 버퍼(68)는 VFC 필터(66)로부터 출력 데이터 스트림을 수신하고 디스플레이 프로세서(46) 내의 데이터를 다운스트림 프로세서로 포워딩하거나 디스플레이 드라이버(28)에 직접 포워딩한다. 어느 경우에서든, FIFO 버퍼(68)에 의해 VFC(60)는, 다운스트림 디바이스가 비지(busy) 상태이거나 (예를 들어, 수직 블랭킹 간격동안처럼) 출력 비디오 스트림을 수신하는 것이 잠시동안 일시정지된 상태인 경우 상기한 바와 같이 비디오 데이터 처리를 계속할 수 있다.
따라서, 본 발명은 라인 메모리를 더 연속적으로 판독 및 기록함으로써 비디오 라인 메모리 사용을 증가하며, 이것은 해상도 압축 또는 확장동안 대역폭 요구사항을 유지하거나 줄인다.
바람직한 실시예를 참조하여 본 발명을 설명하였지만, 청구범위에 의해서만 규정되는 본 발명의 사상 및 범위로부터 벗어나지 않고 실시예에 다양한 변경을 행할 수 있다는 것은 자명하다.

Claims (15)

  1. 수직 포맷 컨버터(VFC) 라인 메모리(62)를 관리하는 방법에 있어서,
    다수의 제1 입력 비디오 라인을 상기 VFC 라인 메모리(62)에 기록하는 단계와,
    추가 비디오 라인을 상기 VFC 라인 메모리(62)에 기록하는 단계와,
    상기 VFC 라인 메모리(62)로부터 상기 제1 입력 비디오 라인 및 상기 추가 비디오 라인의 각 픽셀을 병렬 판독하는 단계
    를 포함하고,
    상기 각 픽셀을 판독하는 단계는, 상기 추가 비디오 라인의 기록 단계 완료 전에 개시되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 각 픽셀을 판독하는 단계와 동시에, 상기 VFC 라인 메모리(62)에 기록하기 위한 다수의 새로운 입력 비디오 라인의 지시를 수신하는 단계와,
    상기 새로운 입력 비디오 라인중 적어도 하나를 상기 VFC 라인 메모리(62)에 기록하는 단계
    를 더 포함하고,
    상기 새로운 입력 비디오 라인중 적어도 하나를 기록하는 단계는, 상기 각 픽셀의 판독 단계의 완료 전에 개시되는 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기한 모든 단계는 수직 블랭킹 간격 동안 완료되는 것을 특징으로 하는 방법.
  4. 제2항에 있어서,
    상기 추가 비디오 라인은, 제1 픽셀 및 제3 픽셀을 포함하고,
    상기 각 픽셀의 판독 단계는, 상기 추가 비디오 라인의 제1 픽셀을 상기 VFC 라인 메모리(62)에 기록한 후에 개시되며, 상기 추가 비디오 라인의 제3 픽셀을 상기 VFC 라인 메모리(62)에 기록하기 전에 개시되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 다수의 제1 입력 비디오 라인을 기록하는 단계는, 4개 미만의 입력 비디오 라인을 기록하도록 제한되는 것을 특징으로 하는 방법.
  6. 수직 포맷 컨버터(VFC) 라인 메모리(62)를 관리하는 장치(10, 60)에 있어서,
    다수의 제1 입력 비디오 라인을 상기 VFC 라인 메모리(62)에 기록하고 추가 비디오 라인을 상기 VFC 라인 메모리(62)에 기록하는 수단(64, 62)과,
    상기 VFC 라인 메모리(62)로부터 상기 제1 입력 비디오 라인과 상기 추가 입력 비디오 라인의 각 픽셀을 병렬 판독하는 수단(64, 66)을 포함하고,
    각 픽셀을 판독하는 상기 수단(64, 66)은 상기 추가 비디오 라인을 기록하는 상기 수단(64, 62)에 접속되고,
    상기 추가 비디오 라인을 기록하는 상기 수단(64, 62) 및 각 픽셀을 판독하는 상기 수단(64, 66)중 적어도 하나는, 상기 추가 비디오 라인의 기록 완료 전에 각 픽셀의 판독을 개시하도록 구성되는 것을 특징으로 하는 장치.
  7. 제6항에 있어서,
    상기 각 픽셀의 판독과 동시에, 상기 VFC 라인 메모리(62)에 기록하기 위한 다수의 새로운 입력 비디오 라인의 지시를 수신하는 수단(64)을 더 포함하고,
    상기 다수의 새로운 입력 비디오 라인의 지시를 수신하는 수단(64)은, 상기 각 픽셀을 판독하는 수단(64, 66)과 추가 비디오 라인을 기록하는 수단(64, 62)중 적어도 하나에 접속되고,
    상기 기록 수단(64, 62)은, 상기 각 픽셀의 판독 완료 전에 상기 새로운 입력 비디오 라인중 적어도 하나를 상기 VFC 라인 메모리(62)에 기록하는 수단을 포함하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서,
    수직 블랭킹 간격동안 동작을 용이하게 하는 수단(68)을 더 포함하는 것을 특징으로 하는 장치.
  9. 디지털 비디오 수신 시스템(10)에 있어서,
    안테나(20)와,
    상기 안테나(20)에 접속된 입력 프로세서(22)와,
    상기 입력 프로세서(22)에 접속된 복조기(24)와,
    상기 복조기(24)에 접속된 비디오 프로세서(32)
    를 포함하며,
    상기 비디오 프로세서(32)는, 수직 포맷 컨버터(VFC) 라인 메모리(62)를 포함하고, 다수의 제1 입력 비디오 라인을 상기 VFC 라인 메모리(62)에 기록하고 추가 비디오 라인을 상기 VFC 라인 메모리(62)에 기록하며 상기 추가 비디오 라인의 기록 완료 전에 상기 VFC 라인 메모리(62)로부터 상기 제1 입력 비디오 라인과 상기 추가 비디오 라인의 각 픽셀의 병렬 판독을 개시하도록 구성되는 것을 특징으로 하는 디지털 비디오 수신 시스템.
  10. 제9항에 있어서,
    상기 비디오 프로세서(32)는,
    상기 각 픽셀의 판독과 동시에 상기 VFC 라인 메모리(62)에 기록하기 위한 다수의 새로운 입력 비디오 라인의 지시를 생성하고, 상기 각 픽셀의 판독 완료 전에 상기 새로운 입력 비디오 라인중 적어도 하나를 상기 VFC 라인 메모리(62)에 기록을 개시하도록 더 구성되는 것을 특징으로 하는 디지털 비디오 수신 시스템.
  11. 제10항에 있어서,
    상기 비디오 프로세서(32)는,
    상기 VFC 라인 메모리(62)에 접속된 VFC 필터(66)와,
    상기 VFC 필터(66)에 접속된 FIFO 버퍼(68)
    를 더 포함하는 것을 특징으로 하는 디지털 비디오 수신 시스템.
  12. 제10항에 있어서,
    상기 비디오 프로세서(32)는,
    상기 추가 비디오 라인의 제1 픽셀을 상기 VFC 라인 메모리(62)에 기록한 후 상기 각 픽셀의 판독을 개시하고, 상기 추가 비디오 라인의 제3 픽셀을 상기 VFC 라인 메모리(62)에 기록하기 전에 상기 각 픽셀의 판독을 개시하도록 더 구성되는 것을 특징으로 하는 디지털 비디오 수신 시스템.
  13. 제12항에 있어서,
    상기 비디오 프로세서(32)는 MPEG 디코더(38)를 포함하는 것을 특징으로 하는 디지털 비디오 수신 시스템.
  14. 제13항에 있어서,
    상기 비디오 프로세서(32)에 접속된 적어도 하나의 디스플레이 드라이버(28)와,
    상기 디스플레이 드라이버(28)에 접속된 디스플레이(30)
    를 더 포함하는 것을 특징으로 하는 디지털 비디오 수신 시스템.
  15. 제14항에 있어서,
    상기 디스플레이(30)는 고선명 텔레비전(HDTV) 플라즈마 디스플레이 유닛을 포함하는 것을 특징으로 하는 디지털 비디오 수신 시스템.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7006147B2 (en) * 2000-12-22 2006-02-28 Thomson Lincensing Method and system for MPEG chroma de-interlacing
TWI244342B (en) * 2004-10-12 2005-11-21 Beyond Innovation Tech Co Ltd Method and apparatus for image timing convert

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3947826A (en) * 1973-12-03 1976-03-30 Hughes Aircraft Company Scan convertor
JPH04227168A (ja) * 1990-12-29 1992-08-17 Sony Corp 撮像装置
DE69633586T2 (de) * 1995-06-30 2005-12-01 Mitsubishi Denki K.K. Einrichtung zur Abtastumsetzung mit verbesserter vertikaler Auflösung und Vorrichtung zur Flimmerreduzierung
JPH09130755A (ja) * 1995-10-26 1997-05-16 Toshiba Corp レターボックス変換装置
WO1997004593A1 (en) * 1995-07-19 1997-02-06 Kabushiki Kaisha Toshiba Letter box converter
DE69616746T2 (de) * 1996-03-20 2004-10-14 Stmicroelectronics S.R.L., Agrate Brianza Speicherbedarfverringerung in einem SQTV-Prozessor durch ADPCM-Kompression
JP3227407B2 (ja) * 1996-07-02 2001-11-12 松下電器産業株式会社 走査線変換回路および補間係数生成回路
US6380979B1 (en) * 1996-07-02 2002-04-30 Matsushita Electric Industrial Co., Ltd. Scanning line converting circuit and interpolation coefficient generating circuit
US6900845B1 (en) * 1996-12-18 2005-05-31 Thomson Licensing S.A. Memory architecture for a multiple format video signal processor
KR100252994B1 (ko) * 1998-02-03 2000-04-15 구자홍 영상포맷 변환장치
JP3365333B2 (ja) * 1999-03-03 2003-01-08 日本電気株式会社 解像度変換装置
KR100311478B1 (ko) * 1999-10-01 2001-10-18 구자홍 디지털 티브이의 포맷 변환장치
KR100311480B1 (ko) * 1999-10-12 2001-10-18 구자홍 영상 포맷 변환 장치
AU7847200A (en) * 1999-10-12 2001-04-23 Deutsche Thomson-Brandt Gmbh Method and system for eliminating edge effects at the end of frame in video signals
KR100359816B1 (ko) * 2000-01-12 2002-11-07 엘지전자 주식회사 포맷 변환 장치
KR100386579B1 (ko) * 2000-07-18 2003-06-02 엘지전자 주식회사 멀티 소스용 포맷 변환 장치
WO2002030115A1 (en) 2000-10-03 2002-04-11 Thomson Licensing S.A. Method and system for buffering pixel data
JP4103321B2 (ja) * 2000-10-24 2008-06-18 三菱電機株式会社 画像表示装置および画像表示方法
US7006147B2 (en) * 2000-12-22 2006-02-28 Thomson Lincensing Method and system for MPEG chroma de-interlacing
US6836294B2 (en) * 2001-03-29 2004-12-28 Matsushita Electric Industrial Co., Ltd. Method of decreasing delay through frame based format converters
US7271817B2 (en) * 2001-05-11 2007-09-18 Thomson Licensing Aspect ratio conversion for imagers having random row access

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