KR980011304A

KR980011304A - 샘플링된 진폭 판독 채널 및 이진 데이터 판독 방법

Info

Publication number: KR980011304A
Application number: KR1019970035421A
Authority: KR
Inventors: 윌리엄 지. 블리스; 데이비트 이. 리드; 리처드 티. 베렌스
Original assignee: 로버트 에프. 도너휴; 사이러스 로직, 인크.
Priority date: 1996-07-29
Filing date: 1997-07-28
Publication date: 1998-04-30
Also published as: US5802118A

Abstract

본 발명은 컴퓨터 디스크 저장 시스템으로부터 이진 데이터를 판독하기 위한 샘플링된 진폭 판독 채널에 관한 것이다. 판독 채널은 아날로그 판독 신호를 보오 전송속도 보다 느린 전송속도로 서브샘플링하고 서브샘플링된 값으로부터 이진 데이터를 시퀀스 검출기를 사용하여 검출한다. 일 실시예에 있어서, 서브샘플링된 값들은 통상의 시퀀스 검출기에 의해 처리되는 동기 샘플값이 발생되게 보간된다. 다른 실시예에 있어서, 시퀀스 검출기는 서브샘플링된 값으로부터의 직접적인 이진 데이터의 검출을 위해 변형된다. 또다른 실시예에 있어서, 시퀀스 검출기는 재변조기 및 검출된 이진 데이터의 비트 에러를 검출하여 정정하기 위한 에러 패턴 검출기를 포함한다. 또한, 각종 실시예에서 채널 코드는 시퀀스 검출기의 거리 특성을 증가시켜 서브샘플링에 의해 야기된 성능저하를 보상한다.

대표도：제3도

Description

샘플링된 진폭 판독 채널 및 이진 데이터 판독 방법

제1도는 타이밍 복구 회로에 의해 아날로그 판독 신호의 샘플링을 보오 전송속도에 동기시키는 종래 샘플링된 진폭 판독 채널의 블록도.

제2a도는 다수의 사용자 데이터 섹터와 매설된 서보 데이터 섹터로 이루어진 다수의 동심 데이터 트랙을 구비한 자기 디스크에 대한 대표적인 데이터 포맷을 도시한 도면.

제2b도는 사용자 데이터 섹터에 대한 대표적인 데이터 포맷을 도시한 도면.

제3도은 보간 타이밍 복구 회로를 구비하여 보간된 샘플값 및 이산 시간 시퀀스 검출기의 동작을 클럭킹하기 위한 동기 데이터 클럭을 발생하는 개선된 샘플링된 진폭 판독 채널에 대한 블록도.

제4a도는 동기화된 샘플링 VFO를 구비한 종래 기술에 따른 샘플링 타이밍 복구 회로에 대한 상세 블록도.

제4b도는 비동기 서브샘플링 및 보간기를 갗추어 보오 전송속도에 실질적으로 동기된 보간된 샘플값을 발생하는 본 발명에 따른 보간 타이밍 복구 회로에 대한 상세 블록도.

제5도는 획득 전문의 판독시 보간된 보오 전송속도 샘플에 관련하여 채널 샘플을 도시한 도면.

제6도은 타이밍 복구 보간기의 FIR 필터 실시예를 도시한 도면.

제7도은 타이밍 복구 보간기의 저가형 실시예를 도시한 도면.

제8a도는 본 발명의 d=0 판독 채널에 사용하기 위한 변형된 PR4 시퀀스 검출기(재변조/복조 검출기)의 개관을 도시한 도면.

제8b도는 도8a에 도시된 재변조/복조 시퀀스 검출기의 재변조기를 상세하게 도시한 도면.

제8c-8e도는 NRZ, PR4 및 EPR4 도메인에서 샘플링된 진폭 판독 채널에서의 3개의 지배적인 에러 이벤트를 도시한 도면.

제8c-8e도에 도시된 지배적인 에러 이벤트에 정합된 필터 뱅크를 구비한 에러 패턴 검출기를 상세하게 도시한 도면.

제8g도는 제8f도의 에러 패턴 검출기가 에러를 검출할 때 PR4 비터비 검출기가 출력하는 검출된 이진 시퀀스의 에러를 정정하기 위한 회로를 도시한 도면.

제8h도는 검출된 에러 패턴의 유효성을 검사하기 위한 회로를 도시한 도면.

제9a도는 d=0 판독 채널에서 이용되는 서브샘플링도와 채널 밀도의 함수로서 최소 거리 손실을 등고선으로 도시한 도면.

제9b도는 d=1 판독 채널에서 이용되는 서브샘플링도와 채널 밀도의 함수로서 최소 거리 손실을 등고선으로 도시한 도면.

제10도는 d=1 서브샘플링된 판독 채널의 본 발명에 따른 바람직한 실시예를 도시한 도면.

제11도는 본 발명에 따른 d=1 서브샘플링된 판독 채널의 보간 타이밍 복구 회로에 대한 블록도.

제12도는 서브샘플링된 판독 채널의 타이밍 복구 회로를 사용하기 위한 본 발명에 따른 DFE 전이 검출기의 일실시예를 도시한 도면.

제13a도는 통상적인 EPR4 비터비형 시퀀스 검출기의 전이 상태도.

제13b도는 1/2 보오 전송속도에 의해 서브샘플링된 판독 신호에 정합된 변형된 EPR4 비터비형 시퀀스 검출기의 전이 상태도.

제13c도는 제13b도에 도시된 전이 상태도의 간단한 변형예를 도시한 도면.

제14도는 본 발명의 d=1, EPR4, 서브샘플링된 판독 채널에 사용하기 위한 위상 에러 검출기의 블록도.

* 도면의 주요 부분에 대한 부호의 설명

24 : 샘플링 장치 34 : 이산 시간 검출기

B100 : 타이밍 복구 수단 B120 : 어큐뮬레이터

B126 : 보간기 B141, B294 : 슬라이서

B155, B272, B290 : 위상 에러 검출기 B160, B161 : 루프 필터

B167 : 주파수 오프셋 B282, B300, B432, B456 : 가산기

B314, B316 : 멀티플라이어 B322 : 제어로직

B400 : PR4 시퀀스 검출기 B402 : 재변조기

B404 : NRZI 콘버터 B406 : 부분 삭제 보상기

B426 : 에러 패턴 검출기 B430 : 에러 정정기

[발명이 속하는 기술분야 및 그 분야의 종래기술]

본 발명은 디지털 컴퓨터(예를 들어, 자기 및 광학 디스크 드라이브)용 저장 시스템의 제어에 관한 것으로서, 특히 아날로그 판독 신호의 비동기식 서브샘플링을 이용하는 샘플링된 진폭 판독 채널에 관한 것이다.

본 출원은 본 출원과 공동으로 계류 중에 있는 다른 미국 특허 출원들, 즉, "자기 매체로부터 사용자 데이터 및 매설된 서보 데이터를 판독하기 위한 샘플링된 진폭 판독 채널(Sampled Amplitude Read Channel For Reading User Data and Embedded Servo Data From a Magnetic Medium)"이란 명칭의 미국 특허 출원 제08/440,515호와, "샘플 추정 등화, 결함 스캐닝, 채널 품질, 디지털 서보 복조, 타이밍 복구를 위한 PID 필터 및 DC 오프셋 제어 기능을 갗춘 샘플링된 진폭 판독 채널(Sampled Amplitude Read Channel Comprising Sample Estimation Equalization, Defect Scanning, Channel Quality, Digital Servo Demodulation, PID Filter for Timing Recovery, and DC Offset Control)"이란 명칭의 미국 특허 출원 제08/341,251호와, 동기식 부분 응답 기록을 위한 개선된 타이밍 복구(Improved Timing Recovery for Synchronous Partial Response Recording)"란 명칭의 미국 특허 출원 제08/313,491호와, "샘플링된 진폭 자기 기록을 위한 개선된 고장 허용한계 동기 마크 검출기(Improved Fault Tolerant Sync Mark Detector For Sampled Amplitude Magnetic Recording)"란 명칭의 미국 특허 출원 제533,797호에 관련된다. 본 출원은 또한 수개의 미국 특허, 즉, "동기식 파형 샘플링을 위한 타이밍 복구 회로(Timing Recovery Circuit for Synchronous Waveform Sampling)"란 명칭의 미국 특허 제5,359,631호와, "비터비-타입 시퀀스 검출기의 복잡도 감소를 위한 방법 및 장치(Method and Apparatus for Reduced-Complexity Viterbi-Type Sequence Detectors)"이란 명칭의 미국 특허 제5,291,499호와, "동기식 파형 샘플링을 위한 이득 제어 회로(Gain Control Circuit for Synchronous Waveform Sampling)"란 명칭의 미국 특허 제5,297,184호와, "1 디지털 펄스 검출기(Digital Pulse Detector)"란 명칭의 미국 특허 제5,329,554호와, "동기식 판독 채널(Synchronous Read Channel)"이란 명칭의 미국 특허 제5,424,881호에 관련된다. 이들 특허 출원 및 특허 모두는 본 출원인에게 양도된 것으로서 본 출원에 인용된다.

컴퓨터 저장 시스템(예를 들어, 광학 및 자기 저장 시스템 등등)은 전형적으로 회전 자기 또는 광학 디스크 형태를 가진 저장 매체의 표면에 디스크 표면 특성을 변경하는 것에 의해서 디지털 데이터를 기록한다. 디지털 데이터는 반경 방향 동심 또는 나선 트랙의 디스크상에 이진 시퀀스를 기록하는 기록 트랜스듀서의 동작을 변조시킨다. 자기 기록 시스템에서는, 예를 들어, 디지털 데이터가 기록 코일의 전류를 변조하여 자기 디스크의 표면상에 일련의 자속 전이가 기록되게 하며, 광학 기록 시스템에서는, 예를 들어, 디지털 데이터가 레이저 비임의 세기를 변조하여 광학 디스크의 표면상에 일련의 "피트(pit)"가 기록되게 한다. 이 기록된 데이터의 판독시, 매체상에 근접하게 위치하는 판독 트랜스듀서(판독 헤드)는 매체상의 변형을 검출해서 그에 대응하는 펄스들의 시퀀스를 아날로그 판독 신호내에 발생한다. 이들 펄스는 그다음 판독 채널 회로에 의해 검출되고 디코딩되어서 디지털 시퀀스가 재생되게 한다.

펄스를 검출하여 디지털 시퀀스를 디코딩하는 것은 통상적인 아날로그 판독 채널의 간단한 피크 검출기에 의해서 또는 최근의 구성에서와 같이 샘플링된 판독 채널의 이산 시간 시퀀스 검출기에 의해서 수행된다. 이산 시간 시퀀스 검출기는 단순한 아날로그 펄스 검출기에 비해 바람직한데 이는 심볼간 방해(ISI)를 보상하고 채널 노이즈에 덜 민감하기 때문이다. 따라서, 이산 시간 시퀀스 검출기는 저장 시스템의 용량 및 신뢰성을 향상시킨다. 이산 시간 시퀀스 검출 방법은 여러 가지가 잘 알려져 있는데, 그 예로서는 이산 시간 펄스 검출(DPD), 비터비 검출에 의한 부분 응답(PR), 최고 유망한 시퀀스 검출(MLSD), 판정-피드백 등화(DFE), 개량형 판정-피드백 등화(EDFE) 및 판정-피드백에 의한 일정-지연 트리-서치(FDTS/DF)가 있다.

통상적인 피크 검출 판독 채널에서, 아날로그 회로는 판독 헤드가 발생한 연속적인 시간 아날로그 판독 신호의 피크를 검출한다. 아날로그 판독 신호는 비트 셀 기간들로 세그먼트화되며 이들 시간 세그먼트 동안 보간된다. 비트 셀 기간 동안 피크의 존재는 "1" 비트로서 검출되고, 반면에 피크의 부재는 "0"으로서 검출된다. 검출에서의 가장 흔한 에러는 비트 셀이 아날로그 펄스 데이터와 정확하게 정렬되지 않을 때에 발생한다. 이때, 타이밍 복구 회로는 비트 셀 기간을 조정하여 피크가 평균적으로 비트 셀들의 중앙에서 발생하도록 한다. 타이밍 정보는 피크가 검출되는 때에만 도출되므로, 입력 데이터 스트림은 통상 그의 런-랭스가 제한되어(RLL) 연속적인 "0" 비트의 수가 제한된다.

펄스들은 데이터 밀도의 증대를 위해 데이터 트랙들 상에 보다 가깝게 모아지기 때문에, 검출 에러는 근접 이격된 중복 펄스들에 의해 야기되는 판독 신호내의 왜곡인 심볼간 방해(ISI)로 인해서 또한 발생된다. 이 심볼간 방해는 피크가 그의 비트 셀 밖으로 시프트되게 하거나 그의 크기가 감소되어 검출 에러를 발생할 수 있다. 이 ISI의 영향은 데이터 밀도를 감소시키는 것에 의해서 또는 "1" 비트들 사이에서 최소 수의 "0" 비트가 발생되게 하는 인코딩 방식을 이용하는 것에 의해서 감소된다. 예를 들어, (d, k) 런-랭스 제한된(RLL) 코드는 "1" 비트들 사이의 "0" 비트의 최소 수를 d로 제한하고 연속적인 "0" 비트들의 최대수를 k로 제한한다. 대표적인(1, 7) RLL 2/3 레이트 코드는 8-비트 데이터 워드를 12-비트 코드워드로 인코딩하여(1, 7) 제한조건이 충족되게 한다.

비터비 검출에 의한 부분 응답(PR)과 같은 샘플링된 진폭 검출은 심볼간 방해 및 채널 노이즈 영향의 보상에 의해 데이터 밀도가 증가될 수 있게 한다. 통상의 피크 검출 시스템과는 달리, 샘플링된 진폭 기록은이산 시간의 예에서 펄스 데이터의 실제값을 보간하는 것에 의해 디지털 데이터를 검출한다. 이를 위해, 판독 채널은 아날로그 판독 신호를 샘플링하는 샘플링 장치와 샘플들을 보오 전송 속도(코드 비트 전송 속도)에 동기시키는 타이밍 복구 회로를 구비한다. 펄스의 샘플링 전, 가변 이득 증폭기는 판독 신호의 진폭을 공칭값으로 조정하고, 저역 통과 아날로그 필터는 판독 신호를 필터링하여 채널 및 엘리어싱 노이즈가 감소되게 한다. 샘플링 후, 디지털 등화기는 원하는 부분 응답에 따라 샘플값들을 등화하고, 비터비 검출기와 같은 이산 시간 시퀀스 검출기는 디지털 데이터에 대해 가장 유망한 시퀀스의 결정(즉, 최고 유망한 시퀀스 검출(MLSD))과 관련하여 등화된 샘플값들을 나타낸다. MLSD는 검출 알고리즘에서 ISI의 영향 및 채널 노이즈를 고려함으로써 검출 에러의 가능성이 감소되게 한다. 이것에 의해, 신호 대 잡음 비가 효율적으로 증가되며, 주어진 (d, k) 제한조건에 있어서 데이터 밀도가 통상적인 아날로그 피크 검출 판독 채널에 비해 상당히 높아지게 될 수 있다.

샘플링된 진폭 기법을 디지털 통신 채널에 응용하는 것은 문헌에 개시되어 있는데, 그 예로서는 "IEEE Trans. Commun. Tech.(Vol. COM-23, Sept.1975)"의 921-934 쪽에 "Patial Response Signaling"이란 제목으로 게재된 Y. Kabal 및 S. Pasupathy의 논문과, "Kluwer Academic Publishers(Boston, 1990)"에 의해 발간된 "Digital Communication"란 제목의 Edward S, Lee 및 David G. Messerschmitt의 저서와, "Proc. IEEE(Vol. 61, March 1973)"의 268-278 쪽에 "The Viterbi Algorithm"이란 제목으로 게재된 G. D. Forney, Jr의 논문이 있다.

샘플링된 진폭 기법을 자기 저장 시스템에 응용하는 것도 문헌에 개시되어 있는데, 그 예로서는 "IEEE Journal on Selected Areas in Communications(Vol. 10 No. 1, January 1992)"의 38-56 쪽에 "A PRML System for Digital Magnetic Recording"이란 제목으로 게재된 Roy D. Cideciyan, Francois Dolivo, Walter Hirt 및 Wolfgang Schott의 논문과, "IEEE Trans. Commun.(Vol. Com-34, No. 5, May 1986)"의 454-461 쪽에 "Viterbi Detection of Class Ⅳ Patial Response on Magnetic Recording Channel"이란 제목으로 게재된 Wood 등의 논문과, "IEEE Trans. on Magnetics(Vol. 27 No. 6, Nov. 1991)"에 "Implementation of PRML in a Rigid Disk Drive"란 제목으로 게재된 Coker 등의 논문과, "Digest of The Magnetic Recording Conference(August 15-17, 1994)의 C3 쪽에 "Adaptive Continous-Time Equalization Followed By FDTS/DF Sequence Detection"이란 제목으로 게재된 Carley 등의 논문과, "IEEE Trans. on Magnetics(Vol. 30 No. 5, Sept. 1994)"에 "Constrained-Complexity Equalizer Design for Fixed Delay Tree Search with Decision Feedback"이란 제목으로 게재된 Moon 등의 논문과, "Globecom'90 IEEE Global Telecommunications Conference 1990(San Diego, CA, Nov. 1990)"의 1794-1799 쪽에 "Timing Recovery For Adaptive Decision Feedback Equalization of The Magnetic Storage Channel"이란 제목으로 게재된 Abbott 등의 논문과, "IEEE Transactions on Magnetics(Vol. 27, No. 1, Jan. 1991)"에 "Perfomance of Digital Magnetic Recording with Equalization and Offtrack Interference"란 제목으로 게재된 Abbott 등의 논문과, "IEEE Communications Magazine(Feb. 1990)"에 "Adaptive Equalization in Magnetic-Disk Storage Channels"란 제목으로 게재된 Cioffi 등의 논문과, "Intermag'90에 "Enhanced Decision Feedback Equalization"이란 제목으로 게재된 Roger Wood의 논문이 있다.

여기에 개시된 원리들은 이용되는 특정 이산 시간 시퀀스 검출 방법에 무관하게 적용될 수 있다. 본 발명은 상기한 시퀀스 검출 방법 및 언급되지 않은 다른 방법, 심지어는 장래의 기법에 적용가능하다.

종래 피크 검출 시스템과 유사하게, 샘플링된 진폭 검출에는 디지털 시퀀스의 정확한 추출을 위해 타이밍 복구 회로가 필요하다. 피크 검출 시스템에서와 같이 연속적인 신호를 처리하여 비트 셀 기간들의 중앙에 피크들을 정렬시키는 것이 아니라, 샘플링된 진폭 시스템에서는 펄스 샘플을 보오 전송속도에 동기시킨다. 종래 샘플링된 진폭 판독 채널에서는 타이밍 복구 회로가 신호 샘플값과 추정된 샘플값 간의 에러를 최소화시키는 것에 의해 샘플링 클럭을 동기시킨다. 펄스 검출기 또는 슬라이서는 판독 신호 샘플로부터 추정된 샘플값을 결정한다. ISI의 존재시에도, 샘플값이 추정되어서, 신호 샘플값과 함께 사용되어 판정-지형 피드백 시스템에서 아날로그 펄스의 샘플링을 동기시킬 수 있다.

위상 고정 루프(PLL)는 통상 타이밍 복구 판정-지향 피드백 시스템을 구현한다. 이 PLL은 추정된 샘플과 판독 신호 샘플 간의 차에 근거해서 위상 에러 추정치를 발생하는 위상 검출기를 구비한다. PLL 루프 필터는 위상 에러를 필터링하고 필터링된 위상 에러는 채널 샘플을 보오 전송속도에 동기시킨다.

통상적으로, 위상 에러는 전형적으로 가변 주파수 발진기(VFO)의 출력인 샘플링 클럭의 주파수를 조정한다. VFO의 출력은 샘플링 장치 예를 들어 아날로그-디지털(A/D) 콘버터를 제어하여 샘플링을 보오 속도에 동기시킨다.

상술한 비터비 검출에 의한 부분 응답은 샘플링된 판독 채널에서 동기 샘플값으로부터 기록된 디지털 데이터를 검출하기 위해 사용되는 흔한 방법이다. 가장 흔한 비터비형 시퀀스 검출 방법으로서는, d=0 레이트 8/9 PR4, 즉 2개의 슬라이딩 임계 검출기만을 필요로 하는 비용면에서 효율적인 구현예와, d=1 레이트 2/3 EPR4/EEPR4, 즉 보다 높은 밀도에서의 비트 에러 레이트(BER)를 개선시키나 보다 정교한 가산/비교/선택(ASC)형의 시퀀스 검출기를 필요로 하는 구현예가 있다.

EPR/EEPR4 판독 채널에서의 d=1 제한조건은 대응하는 트랠리스 코드의 최소 거리를 증가시키며(결과적으로는 BER를 감소시키며), 또한 그것은 트랠리스 모델에서의 대칭성을 이용하여 시퀀스 검출기의 복잡성 및 가격을 감소시킨다. 그러나, d=1 시스템과 관련하여 단점이 있다.

즉, d=1 판독채널에서, 코딩 효율의 감소로 인해 사용자 데이터 전송속도가 감소한다(PR4의 경우에 레이트가 8/9인 것에 비해 EPR4/EEPR4의 경우에는 레이트가 2/3임). 따라서, 보다 높은 사용자 데이터 전송속도를 얻기 위해서는 보다 빠르고 복잡한 타이밍 복구 및 A/D 회로(즉, 대역폭이 보다 높은 타이밍 복구 VCO 및 A/D 콘버터)를 사용하여 채널 데이터 전송속도(코드 비트 전송속도)를 증가시켜야만 한다. 이것은 바람직하지 못한데, 그 이유는 비용이 많이 들기 때문이고, 또한 특히 전송속도의 감소로 인한 d=1 판독 채널에서의 문제점이 데이터 전송속도를 더욱 높이고자 할 시에 d=0 판독 채널의 문제점으로 되기 때문이다.

[발명이 이루고자 하는 기술적 과제]

따라서, 보다 높은 데이터 전송속도 및 밀도로 동작할 수 있으면서도 아날로그-디지털 콘버터, 타이밍 복구 VFO 또는 시퀀스 검출기의 가격 및 복잡성을 증가시키지 않는 컴퓨터 저장 시스템에서 사용하기 위한 샘플링된 판독 채널이 필요하다. 본 발명의 다른 양상은 아날로그 판독 신호의 서브샘플링시에 보다 높은 사용자 데이터 밀도에서 d=0 판독 채널의 성능을 향상시키는 코딩 체계를 이용하고자 하는 것이다.

[발명의 구성 및 작용]

본 발명은 채널 보오 전송속도(코드 비트 전송속도) 보다 상당히 낮은 전송속도로 비동기적으로 아날로그 판독 신호를 샘플링하고 비동기 샘플값들을보간하여 보오 전송속도에 실질적으로 동기된 보간된 샘플값을 발생하며 보간된 샘플값을 발생하며 보간된 샘플값으로부터 디지털 데이터를 검출하는 식으로 동작하는 높은 데이터 전송속도의 컴퓨터 저장 시스템용 서브샘플링된 이산 판독 채널에 관한 것이다. 제한조건이 없는 판독 채널(d=0 판독채널)의 성능을 개선하기 위해(개선하지 않을 경우 본 발명의 서브샘플링 기법을 사용하는 보다 높은 데이터 전송속도에서 상당히 성능이 저하됨). 코딩 체계는 성능 저하를 야기하는 데이터 시퀀스를 코딩한다.

판독 신호는 동기적으로 샘플링되는 것이 아니라 서브샘플링되기 때문에 보다 높은 사용자 데이터 전송속도를 얻기 위해 A/D의 대역폭을 증가시킬 필요가 없다. 또한, 보간된 타이밍 복구 회로 덕분에 높은 대역폭의 동기된 VCO가 필요 없다. 실제, 본 발명의 VCO는 디스크상의 데이터 구역간에서 판독/기록 헤드가 전이할 때에만 주파수가 변한다. (구역화된 기록은 디스크가 사전설정된 수의 구역으로 분할되고 디스크상의 사전설정된 수의 인접 트랙들이 각 구역내로 그룹화되며 데이터 전송속도가 내측 구역으로부터 외측 구역으로 증가되게 한 기법이다.) 또한, 코딩 체계는 성능 저하를 야기하는 데이터 시퀀스를 코딩하는 것에 의해 서브샘플링으로 인한 보다 높은 데이터 전송속도에서의 성능 손실을 보상한다.

본 발명의 상기 및 기타 다른 양상 및 장점은 도면을 참조한 다음의 상세 설명에 의해 더욱 잘 이해될 수 있을 것이다.

[종래 기술에 따른 샘플링된 진폭 판독 채널]

제1도에는 종래 기술에 따른 샘플링된 진폭 판독 채널의 상세한 블럭도가 도시된다. 기록하는 동안, 사용자 데이터(2) 또는 데이터 발생기(4)로부터의 전문(preamble) 데이터(예를 들어, 2T 전문 데이터)가 매체 상에 기록된다. RLL 인코더(6)은 RLL 제한조건에 따라 사용자 데이터(2)를 이진 시퀀스 b(n)(8)로 인코딩한다. 프린코더(10)는 이진 시퀀스 b(n)(8)를 사전코딩하여 기록 채널(18) 및 등화기 필터의 전달함수를 보상해서 사전코딩된 시퀀스 -b(n)(12)를 형성한다. 사전코딩된 시퀀스 -b(n)(12)은 -b(N) = 0을 a(N) = -1로 변형하고 -b(N) =1을 a(N) = +1로 변형하는(14) 것에 의해 심볼 a(n)(16)로 변환된다. 기록 회로(9)는 심볼 a(n)(16)에 응답하여 기록 헤드 코일의 전류를 1/T 보오 전송속도로 변조시켜 이진 시퀀스가 매체 상에 기록되게 한다. 주파수 합성기(52)는 보오 전송속도 기록 클럭(54)을 기록 회로(9)에 제공하며, 그 주파수 합성기는 기록 헤드가 위쪽에 높이게 되는 구역에 따라 채널 데이터 전송속도 신호(CDR)에 의해 조정된다.

기록된 이진 시퀀스를 판독하는 동안, 타이밍 복구 회로(28)는 우선 판독 채널에 대한 입력으로서 기록 클럭(54)을 멀티플렉서(60)를 통해 선택함으로써 기록 주파수에 고정된다. 일단 기록 주파수에 고정되면, 멀티플렉서(60)는 판독 채널에 대한 입력으로서 판독 헤드로부터의 신호(19)를 선택하여, 기록된 사용자 데이터에 앞서서 디스크에 기록된 획득 전문(acquisition preamble)이 획독되게 한다. 가변 이득 증폭기(22)는 아날로그 판독 신호(58)의 진폭을 조정하고, 아날로그 필터(20)는 원하는 응답을 위한 초기 등화 및 엘리어싱 노이즈 감쇄를 제공한다. 샘플링 장치(24)는 아날로그 필터(20)로부터의 아날로그 판독 신호(62)를 샘플링하고, 이산 시간 등화기 필터(26)는 원하는 응답을 위해 샘플값(25)의 또다른 등화를 제공한다. 부분 응답 기록에서, 예를 들어 원하는 응답은 종종 표1로부터 선택된다.

등화 후, 등화된 샘플값(32)은 판정 지향형(decision directed) 이득 제어 수단(50) 및 타이밍 복구 회로(28)에 인가되어 판독 신호(58)의 진폭 및 샘플링 장치(24)의 주파수 및 위상이 조정되게 한다. 타이밍 복구 회로는 샘플링 장치(24)의 주파수를 라인(23)을 통해 조정하여 등화된 샘플(32)이 보오 전송속도에 동기되게 한다. 주파수 합성기(52)는 라인(64)을 통해 타이밍 복구 회로(28)에 대한 코스(course) 중심 주파수 셋팅을 제공함으로써 온도, 전압 및 프로세스 변동에도 타이밍 복구 주파수의 중심이 맞춰지게 한다. 채널 전송속도(CDR) 신호(30)는 현재 구역에 대한 데이터 전송속도에 따라 합성기(52)의 주파수 범위를 조정한다. 이득 제어 수단(50)은 라인(21)을 통해 가변 이득 증폭기(22)의 이득을 조정하여 원하는 부분 응답에 채널 주파수 응답의 크기가 정합되게 한다.

등화된 샘플(32)은 최고 유망한(ML) 비터비 시퀀스 검출기와 같은 시퀀스 검출기(34)에 또한 보내지고 이 검출기는 추정된 이진 시퀀스 ^b(n)33)를 추정된 사용자 데이터(37)로 디코딩한다. 데이터 동기 검출기(66)는 데이터 섹터(15)내의 동기 마크(70)(제2b도에 도시됨)를 검출하여 RLL 디코더(36)의 동작이 프레임화되게 한다. 에러가 없는 경우, 추정된 이진 시퀀스 ^b(n)(33)는 기록된 이진 시퀀스 b(n)(8)와 일치하며, 디코딩된 사용자 데이터(37)는 기록된 사용자 데이터(2)와 일치한다.

[데이터 포맷]

제2a도는 일련의 동심 데니터 트랙(13)을 포함하는 자기 매체의 대표적인 데이터 포맷을 도시한 것으로서, 여기서 각각의 데이터 트랙(13)은 서보 웨지(servo wedge)(17)가 매설된 다수의 섹터(15)를 포함한다. 서보 콘트롤러(도시 안됨)는 서보 웨지(17)내의 서보 데이터를 처리하여 이에 응답해서 원하는 트랙 상에 판독/기록 헤드를 위치시킨다. 또한, 서보 콘트롤러는 서보 웨지(17)내의 서보 버스트를 처리하여 데이터의 기록 및 판독 동안 원하는 트랙의 중심선 상에 헤드가 정렬된 상태로 유지되게 한다. 서보 웨지(17)는 간단한 이산 시간 펄스 검출기에 의해서 또는 이산 시간 시퀀스 검출기(34)에 의해서 검출될 수도 있다. 시퀀스 검출기(34)는 서보 데이터를 검출하고, 그다음 서보 웨지(17)의 포맷은 사용자 데이터 섹터(15)와 유사하게 전문 및 동기 마크를 포함한다.

제2b도에는 획득 전문(68), 동기 마크(70) 및 사용자 데이터(72)를 포함하는 사용자 데이터 섹터(15)의 포맷이 도시된다. 타이밍 복구 회로는 획득 전문(68)을 처리하여 사용자 데이터(72)의 판독 전에 정확한 샘플링 주파수 및 위상이 획득되게 하고, 동기 마크(70)는 사용자 데이터(72)의 개시부에 대한 디마킹을 행한다.

전체 저장 밀도의 증대를 위해 디스크는 트랙 당 14개의 데이터 섹터를 포함하는 외측 구역(11)과 트랙당 7개의 데이터 섹터를 포함하는 내측 구역(27)으로 분할된다. 실제 사용에 있어서는, 디스크를 수개의 구역으로 정확하게 분할하되, 각 구역내의 섹터 수를 달리 하고 각 구역 내에서 데이터가 서로 달리 하고 각 구역 내에서 데이터 전송속도로 기록되고 검출되게 한다.

[개선된 샘플링된 진폭 판독 채널]

제3도에는 본 발명에 따라 개선된 샘플링된 진폭 판독 채널이 도시된다. 여기서는, 제1도의 종래 샘플링된 타이밍 복구 수단(28)을 보간된 타이밍 복구 회로(B100)에 의해 대체한다. 또한, 기록 주파수 합성기(52)는 기록 회로(9)에 인가되는 보오 전송속도 기록 클럭(54)을 발생함과 아울러, 샘플링 장치(24), 이산 시간 등화기 필터(26) 및 보간된 타이밍 복구 회로(B100)를 현재 구역(CDR 30)에 관한 주파수로 클럭킹하기 위한 비동기 판독 클럭(54)을 발생한다. 다른 실시예에서, 제1주파수 합성기는 기록 클럭을 발생하고 제2주파수 합성기는 판독 클럭을 발생한다.

[종래 기술에 따른 타이밍 복구]

제4a도는 제1도에 도시된 종래 샘플링 타이밍 복구 회로(28)의 개관을 보인 것이다. 가변 주파수 발진기(VFO)(B164)의 출력(23)은 디지털 판독 채널에서 전형적으로 아날로그/디지털 콘버터(A/D)인 샘플링 장치(24)의 샘플링 클럭을 제어한다. 멀티플렉서(B159)는 등화되지 않은 샘플값(25)을 획득 동안 선택하고 등화된 샘플값(32)을 트래킹 동안 선택함으로써, 이산 등화기 필터(26)가 획득 동안 타이밍 루프로부터 제거되어 그에 관련된 대기신간이 회피되게 한다. 위상 에러 추정기(B155)는 라인(B149)을 통해 수신된 샘플값과 라인(B143)을 통한 d=0 PR4 판독 채널의 슬라이서와 같은 샘플값 추정기(B141)로부터의 추정된 샘플값 -Y_k에 응답하여 위상 에러를 발생한다. 루프 필터(B160)는 위상 에러를 필터링하여, 샘플링 클럭(23)과 보오 전송속도 간의 주파수차에 비례하는 값에 설정되는 주파수 오프셋 △f(B167)를 발생한다. 주파수 오프셋 △f(B167)는 주파수 합성기(52)로부터의 중심 주파수 제어 신호(64)와 함께 VFO(B164)의 출력에 나타나는 샘플링 클럭(23)을 조정하여 샘플링이 보오 전송속도에 동기되게 한다.

제로 위상 스타트(zero phase start) 회로(B162)는 획득 시작시에 VFO(B164)의 동작을 중지시켜 샘플링 클럭(23)과 판독 신호(62)간의 초기 위상 에러가 최소화되게 한다. 이것은 VFO(B164)를 디스에이블링하고 아날로그 판독 신호(62)내의 제로 크로싱을 검출하며 검출된 제로 크로싱과 제1보오 전송속도 샘플 간의 사전설정된 지연 후에 VFO(164)를 재차 인에이블링하는 것에 의해 이루어진다.

[개선된 타이밍 복구]

제4b도에는 본 발명의 보간된 타이밍 복구 회로(B100)가 도시된다. 여기서는 제4a도의 종래 타이밍 복구 회로의 VFO(B164)가 모듈로-Ts 어큐뮬레이터(B120)에 의해 대체된다. 또한, 예상 샘플링값 발생기(B151)는 획득 동안 보간된 샘플값(B102)에 응답하여 위상 에러 검출기(B155)가 사용하는 예상 샘플(Y_k+r)을 발생해서 위상 에러를 계산한다. 멀티플렉서(B153)는 트래킹 동안 위상 에러 검출기(B155)에 의한 사용을 위해 슬라이서(B141)로부터 추정된 샘플값(-Y_k+r)을 선택한다. 데이터 클럭(B104)은 더욱 상세히 후술하는 바와 같이 샘플링 클럭(54) 및 모듈로-Ts 어큐뮬레이터(B120)로부터의 마스크 신호(B124)에 응답하여 AND 게이트(B126)의 출력에서 발생된다. 위상 에러 검출기(B155) 및 슬라이서(B141)는 도4a에서와 같이 이산 등화기 필터(26)의 출력에 나타나는 채널 샘플값(32)이 아니라 보간기(B122)의 출력에 나타나는 보간된 샘플값(B102)들을 처리한다. PID 루프 필터(B161)는 제4a도의 루프 필터(160)와 유사하게 폐쇄형 루프 주파수 응답을 제어한다.

본 발명의 보간된 타이밍 복구 회로에서는, 전문의 획득 전에 기준 주파수에 VFO를 고정시키는 것이 필요치 않고(도1에서와 같이)기록 클럭(54)을 아날로그 수신 필터(20)내로 멀티플렉싱하는 것이 필요치 않다. 또한, 샘플링 장치(24) 및 이산 등화기 필터(26) 주변의 멀티플렉서(B159)가 필요치 않다. 그러나, 사용자 데이터(72)의 트래킹 전에 전문(64)을 획득하는 것이 여전히 필요하다. 이를 위해, 제로 위상 스타트 회로(B163)는 제4a도의 제로 위상 스타트 회로(B162)와 유사하게 획득의 시작시에 보간된 샘플값과 보오 전송속도 간의 초기 위상 에러를 최소화한다. 그러나, 샘플링 VFO(B164)의 동작을 중지시키는 것이 아니라, 보간된 타이밍 복구 회로의 제로 위상 스타트 회로(B163)는 A/D(24) 샘플값(25)으로부터 초기 위상 에러(r)를 계산하여 이 초기 위상 에러를 모듈로-Ts 어큐뮬레이터(B120)내로 로딩한다.

모듈로-Ts 어큐뮬레이터(B120), 데이터 클럭(B104) 및 보간기(B122)에 대해서는 상세히 후술하겠다.

보간기

제4b도의 보간기(B122)는 샘플링된 2T 획득 전문 신호(B200)를 도시하는 제5도를 참고하면 이해될 것이다. 타켓 동기 샘플값(B102)은 흑색원으로서 도시되고 비동기 채널 샘플값(32)은 수직 화살표로서 도시된다. 샘플링된 전문 신호 아래 쪽에는 샘플링 클럭(54), 데이터 클럭(B104) 및 마스크 신호(B124)에 대한 대응 타이밍 신호들을 나타내는 타이밍도가 도시된다. 도5에서 볼 수 있는 바와 같이 전문 신호(B200)는 보오 전송속도 보다 조금 빠르게(타켓값의 전송속도로) 샘플링된다.

보간기의 기능은 채널 샘플값들을 보간하는 것에 의해 타켓 샘플값을 추정하려는 것이다. 설명 목적상, 간단한 추정 알로길즘인 선형 보간 즉,

수학식 1

Y(N-1)=x(N-1)+rㆍ(x(N)-x(N-1)

을 고려한다. 여기서, x(N-1) 및 x(N)은 타켓 샘플 주변의 채널 샘플들이고, r은 채널 샘플값(x(N-1))과 타켓 샘플값 간의 시간차에 비례하는 보간 간격이다. 보간 간격(r)은 PID 루프 필터(B161) 출력의 주파수 오프셋 신호 △f(B167)를 누산하는 모듈로-Ts 어큐뮬레이터(B120)의 출력에서 수학식 2와 같이 발생된다.

수학식 2

r = (∑△f)MOD Ts

여기서, Ts는 샘플링 클럭(54)의 샘플링 주기이다. 샘플링 클럭(54)은 보오 전송속도 보다 조금 빠르게 아날로그 판독 신호(62)를 샘플링하기 때문에, Ts로 나누어지는 점수인 누산된 주파수 오프셋 △f 가 1씩 증가할 때마다 데이터 클럭을 마스킹하는 것이 필요하다. 데이터 클럭(B104) 및 모듈로-Ts 어큐뮬레이터(B120)가 발생하는 마스크 신호(B124)의 동작은 도5이 타이밍도를 참조하면 이해될 것이다.

보간기가 상기 간단한 수학식 1을 구현한다고 가정하면, 채널 샘플값(B202,B204)은 타켓 샘플값(B206)에 대응하는 보간된 샘플값을 발생하는데 사용된다. 보간 간격 r(B208)는 상기 수학식 2에 따라 발생된다. 다음의 타켓값(B210)에 대응하는 다음의 보간된 샘플값은 채널 샘플값(B204,B212)으로부터 계산된다. 이 프로세스는 보간 간격 r(B214)가 종료되어 정확하게 r(B216)인 것을 제외하고는 Ts보다 크게 될 때까지 계속된다.(즉, Ts로 나누어지는 점수인 누산된 주파수 오프셋 △f가 1 씩 증가하면 마스크 신호(B124)가 활성화된다). 이 시점에서, 데이터 클럭(B104)은 마스크 신호(B124)에 의해 마스킹되어 타켓 샘플값(B220)에 대응하는 보간된 샘플값이 채널 샘플값(B218,B222)이 아닌 채널 샘플값(B220,B224)으로부터 계산되게 한다.

수학식 1의 간단한 선형 보간은 아날로그 판독 신호가 보오 전송속도 보다 훨씬 높은 주파수에서 샘플링되는 경우에만 만족스러울 것이다. 이것은 바람직하지 않은데 그 이유는 보다 높은 주파수에서 채널을 동작시키면 복잡성 및 비용이 증가되기 때문이다. 따라서, 바람직한 실시예에서는 보간기(B122)가 두 채널 샘플 보다 많은 채널에 응답하여 보간된 샘플값을 계산하는 필터로서 구현된다.

이상적인 이산 시간 위상 보간 필터는 r의 평탄한 크기 응답 및 일정한 군 지연 즉,

수학식 5

Cr(e^jw) = e^{jw r}

을 가지며, 이 식은 이상적인 임펄스 응답 즉

수학식 4

sinc(πㆍ(n-τ/Ts))

을 가진다. 불행하게도, 상기 인과관계가 없는 무한 임펄스 응답(수학식 4)은 실현될 수 없다. 따라서, 보간 필터의 임펄스 응답은 이상적인 임펄스 응답(수학식 4)에 가장 적합한 근사식이 되도록 설계되어야 한다. 이것은 실제 보간 필터의 주파수 응답과 이상적인 보간 필터의 주파수 응압(수학식 3) 간의 평균 제곱 에러를 최소화하는 것에 의해 이루어질 수 있다. 이 근사식은 입력 신호의 스텍트럼을 고려함으로써 즉, 실제 보간 스펙트럼이 곱해진 입력 스펙ㅌ럼과 이상적인 보간 스펙트럼이 곱해진 입력 스펙트럼 간의 평균 제곱 에러를 최소화함으로써 다음과 같이 개선될 수 있다.

수학식 5

여기서,는 실제 보간 필터의 스텍트럼이고,는 입력 신호의 스텍트럼이다. 수학식5으로부터, 평균 제곱 에러는 다음과 같이 표현된다.

수학식 6

여기서,는 판독 채널의 스펙트럼(예로서, 표1의 PR4, EPR4, EEPR4나 어떤 다른 부분 응답 스펙트럼)이다.

실제 사용에 있어서, 상기 평균 제곱 에러 수학식 6은 입력 신호의 스펙트럼의 대역이 어떤 사전설정된 상수 0≤w≤aπ(여기서, 0〈a〈1임)로 제한됨을 특정하는 것에 의해 변형된다. 즉, w≥aπ에 대하여,이다. 수학식 6은 다음과 같이 표현될 수 있다.

수학식 7의 최소화 문제에 대한 해법에는 실제 보간 필터를 그의 계수들의 항으로 표현하고 그다음 고전적인 평균-제곱 의미에서 에러를 최소화하는 그 계수들을 푸는 것이 관련된다.

실제 보간 필터는 다음과 같은 FIR 다항식으로 표현된다.

수학식 8

여기서, 2R은 각 보간 필터에서 탭의 수이고 샘플 주기 Ts는 1로 졍규화된다. 우수의 계수들을 가진 보간 필터에 대한 수학적 도출은 아래에 제공된다. 당업자라면 수학식들을 변형하여 기수의 계수들을 가진 보간 필터를 도출할 수 있을 것이다.

수학식 8을 수학식 7에 대입하면 다음과 같은 계수 Cτ(n) 항의 원하는 표현이 도출된다.

수학식 9

그 다음 단계는 다음과 같이 계수 Cτ(n)에 대해 수학식 9의 미분을 취하여 0으로 설정한다.

수학식 10

여기서, nO = -R,ㆍㆍㆍ,R-1이다.

수학식 12

와 같이 정의하고 수학식 12를 수학식 11에 대입하면 다음과 같이 된다.

수학식 13

여기서, nO = -R,ㆍㆍㆍ,R-1이다. 수학식 13은 2R 선형 식들의 세틀르 계수 Cτ(n)의 항으로 정의한다. 수학식 13은 다음과 같이 더욱 간결하게 매트릭스 형태로 표현될 수 있다.

과 같은 형태의 열(column) 벡터이고,

과 같은 형태의 토프리츠(Toeplitz) 매트릭스이며, ф_τ는

수학식 14

과 같은 형태의 열 벡터이다. 수학식 14에 대한 해는 다음과 같다.

수학식 15

여기서,은 잘 알려진 방법을 사용하여 풀 수 있는 역(inverse) 매트릭스이다.

표 2는 2R=6, a=0.8 및 X(e^jw)=PR4인 상태에서 계수 C_τ(n)를 수학식 15로부터 계산한 예를 나타낸 것이다. 도6에는 6-탭 FIR 필터의 구현예가 도시된다. 시프트 레지스터(B252)에 저장되며_τ(B128)의 현재값에 따라 대응하는 멀티플라이어에 제공된다. 그들 계수는 시프트 레지스터(B246)에 저장된다. 계수 레지스터 파일(B252) 및 지연 레지스터(B256)는 데이터 클럭(B104)에 의해 클럭킹되어 상술한 마스킹 기능을 구현한다.

도시되지 않은 다른 실시예에서, 다수의 스태턱 FIR 필터는_τ의 여러 다른 값들에 대응하는 계수들을 가지며, 이 필터는 시프트 레지스터(B250)의 샘플값들을 필터링한다. 각 필터는 보간값을 출력하며 보간 간격_τ(B128)의 현재값은 대응하는 필터의 출력을 보간기(B122)의 출력(B102)으로서 선택한다. 한 필터의 계수들이 도6에서와 같이 항상 갱신되지 않으므로 다수 필터 실시예의 경우 보간기(B122)의 속도가 증가되며 판독 채널의 전체 처리속도도 증가된다.

비용 절감 보간기

보다 효율적인 비용 절감형의 구현예에서는 메모리에 보간 필터의 계수들 모두를 저장하는 것이 아니라, 제6도의 계수 레지스터 파일(B252)에 의해서 필터 계수 C_τ(n)가_τ의 함수로서 실시간적으로 계산된다. 예를 들어, 필터 계수 C_τ(n)은_τ의 사전설정된 다항식에 따라 실시간적으로 계산될 수 있다.(예로서, "연속 가변 디지털 지연 회로"란 명칭을 가진 파로우의 미국 특허 제4,866,647호(이 특허는 본 출원에 인용됨)가 참조된다). 필터 계수를 계산하는 다은 바람직한 실시예에서는, 필터 계수를 그들 계수의 낮은 랭크(reduced rank)의 매트릭스 표현에 따라 추정한다.

계수 레지스터 파일(B252)에 저장된 필터 계수들의 뱅크(bank)는 M×N 매트릭스(A_M×N)로서 표현될 수 있다. 여기서 N은 보간 필터의 길이(즉, 수학식 15)에 따라 계산된 임펄스 응답에서 계수 C_τ(n)의 수)이고 M은 보간 간격의 수(즉,_τ간격의 수)이다. 보다 효율적인 비용 절감형의 구현예는, 메모리에 전체 A_M×N매트릭스를 저장하는 것이 아니라, A_M×N매트릭스의 인수분해 및 단일 값 분해(SVD)를 통해 이루어진다.

A_M×N매트릭스가 F_M×N매트릭스 및 G_N×N매트릭스로 다음과 같이 인수분해될 수 있다고 고려한다.

A_M×N= F_M×NㆍG_N×N

이때 A_M×N매트릭스의 낮은 랭크 근사식은 N을 L로 대체하여(여기서 L≪N임) F_M×N및 G_N×N의 크기를 줄이는 것에 의해 형성될 수 있다. 달리 말해서, 다음과 같이 A_M×N매트릭스를 최상으로 근하화하는 적을 나타내는 F_M×L및 G_L×N매트릭스를 찾는다.

A_M×N≒ F_M×LㆍG_L×N

이때 보간 필터의 콘벌루션 프로세서는 도7에 도시된 바와 같이 채널 샘플값(32)을 수신하도록 접속된 FIR 필터(B260)들의 뱅크로서 G_L×N을 구현하고 τ에 의해 인덱싱된 룩업 테이블(B262)로서 F_M×L을 구현함으로써 수행될 수 있다(이는 후술하는 바로부터 더욱 자명하게 될 것이다.). 당업자라면, 다른 실시예에서 A_M×N매트릭스가 3개 이상의 매트릭스로 인수분해(A≒FGHㆍㆍㆍ)될 수 있음을 알 것이다.

F_M×L및 G_L×N매트릭스를 찾기 위한 바람직한 방법은 다음과 같은 제곱화된 에러들의 합을 최소화하려는 것이다.

수학식 16

수학식 16의 해는 다음과 같은 스텝들을 포함하는 A_M×N매트릭스의 단일 값 분해를 통해 도출될 수 있다.

1. 다음과 같은 독특한 인수분해를 제공하는 A_M×N매트릭스의 단일 값 분해(SVD)를 수행하는 스텝(M≥N라고 가정함).

A_M×N=U_M×NㆍD_N×Nㆍ V_N×N

여기서, U_M×N은 M×N단위 매트릭스이고, D_N×N은 N×N 대각 매트릭스(σ₁,σ₂ㆍㆍㆍ,σ_N여기서 σ₁은 A_M×N의 단일 값들이고 σ₁≥σ₂≥ㆍㆍㆍ,σ_N≥0임)이며, V_N×N은 N×N단위 매트릭스이다.

2. 최대 단일 값 σ의 사전설정된 L수를 선택하여 다음과 같이 크기가 감소된 대각 매트릭스 D_L×L을 발생하는 스템.

3. U_M×N매트릭스로부터 제1의 L 컬럼을 추출하여 다음과 같이 감소된 U_M×L매트릭스를 형성하는 스텝.

4. V_N×N매트릭스로부터 제1의 L행(row)를 추출하여 다음과 같이 감소된 V_L×N매트릭스를 형성하는 스텝.

5. F_M×LㆍG_L×N매트릭스가 다음과 같이 되도록 규정한다.

F_M×Lㆍ G_L×N= U_M×Lㆍ D_L×Lㆍ V_L×N= A_M×N

(예를 들어, F_M×L=U_M×LㆍD_L×L로 하고 G_L×N= V_L×N= 으로 함)

상기 비용 절감형 다항식 및 낮은 랭크 매트릭스 실시예의 경우, 보간 필터 계수 C_r(n)은 r의 함수로서 실시간적으로 계산된다. 즉, 필터의 임펄스 응답h(n)은 다음과 같은 수학식 17에 따라 근사화된다.

수학식 17

여기서, f(i,τ)는 τ의 사전설정된 함수(예로서, F_M×L매트릭스를 인덱싱하는 τ의 다항식)이고, L은 근사의 정확도를 결정하는 정도(예로서, 다항식의 차수 또는 F_M×L매트릭스의 열 크기)이며, G_i(n)은 사전설정된 매트릭스(예로서, 다항식의 계수 또는 G_L×N매트릭스)이다. L이 증가함에 따라, 수학식 17의 근사화된 필터 계수 Cr(n)는 수학식 15로부터 도출된 이상적인 계수로 되려는 경향이 있다. 수학식 17로부터 보간 필터 Y(x)의 출력은 다음의 수학식 18로서 표현될 수 있다.

수학식 18

여기서, U(x)는 채널 샘플값(32)이고 N은 보간 필터 계수 C_r(n)의 수이다.

제6도를 다시 참조하면, 계수 레지스터 파일에 의해서 수학식 17에 따라 보간 필터 계수 C_r(n)가 계산되고 그 계수가 채널 샘플 U(x)(32)과 콘벌빙되어 보오 전송속도에 동기화된 보간된 샘플값(B102)이 발생된다. 그러나, 보간 필터의 보다 효율적인 구현은 수학식 18을 재배열하는 것에 의해 다음과 같이 실현될 수 있다.

수학식 19

제7도은 수학식 19에 따른 보간 필터의 바랄빅한 실시예이다. 다항식 실시예에서, τ의 함수는 τ의 다항식이고, 매트릭스 G_i(N)은 다항식의 계수이다. 낮은 랭크 매트릭스 실시예에서, τ의 함수는 상기 F_M×L매트릭스(B262)를 인덱싱하려는 것이고, 수학식 19의 제 2합은 제7도에 도시된 바와 같이 FIR 필터 뱅크(B260)로서 구현된다.

수학식 19에서, L은 근사 함수 f(i,τ)의 깊이(예로서, 다항식의 차수 또는 F_M×L매트릭스의 열 크기)이며, N은 보간 필터의 임펄스 응답의 깊이(예로서, 임펄스 응답의 계수들의 수)이다. N=8 및 L=3은 성능 및 비용이 최상의 균형을 이루게 하나 이들 값은 IC 기술이 발전하고 게이트당의 가격이 감소함에 따라 증가될 수도 있을 것으로 판단된다.

d=0 재변조/복조 검출기

d=0 RLL 제한조건을 활용하는 샘플링된 저장 시스템에서, 판독 채널은 PR4 응답에 통상 등화되고 이산 시간 검출기는 한 쌍의 인터리브된 슬라이딩 임계 비터비 검출기로서 구현되다. PR4 등화가 바람직한데 이는 트랠리스 모델에서는 상태들의 수가 증가됨으로 인해서 (EPR4 및 EEPR4와 같은) 고차 d=0 시퀀스 검출의 구현이 너무 복잡하고 비싸지기 때문이다. 그러나, EPR4 도메인에서 최소 거리 에러 이벤트를 조사하여 에러 이벤트의 검출시에 PR4의 출력을 정정하는 것에 의해 종래 PR4 시퀀스 검출기를 증가시킬 수도 있다. 이렇게 함으로써, 시퀀스 검출기의 성능은 EPR4 검출기의 성능에 근접하면서도 복잡성 및 비용이 크게 증가하지 않게 된다.

제8a도에는 d=0 판독 채널에서 사용하기 위한 변형된 PR4의 바람직한 실시예를 도시하는데, 이것은 다음의 스텝에 따라 동작한다.

1. 통상의 PR4 시퀀스 검출기의 출력을 이상적인 PR4 샘플링값들의 시퀀스로 재복조하는 스텝.

2. 판독 신호 샘플값들로부터 이상적인 PR4 샘플값들을 감산하여 PR4 샘플 에러 값들의 시퀀스를 발생하는 스텝.

3. PR4 샘플 에러 값들을 EPR4 샘플 에러 값들로 변환하는 스텝.

4. EPR4 샘플 에러 값들을 지배적인 EPR4 에러 이벤트들에 정합된 필터들의 뱅크로 필터링하는 스텝.

5. 크기가 가장 큰 정합된 필터 출력을 선택하여 사전설정된 임계치보다 큰 경우에 정정이 유효하다면 PR4 검출된 이진 시퀀스를 정정하는(이는 유효한 PR4 시퀀스를 발생함) 스텝.

제8a도의 변형된 PR4 검출기는 검출된 이진 시퀀스를 추정된 PR4 샘플 시퀀스로 재변조하고 그 검출기는 EPR4 도메인에서 검출된 에러를 결정하는 것에 의해 판독 신호를 복조하기 때문에, 검출기는 재변조/복조 검출기로서 언급된다.

제8a도를 참조하면, 통상의 PR4 시퀀스 검출기(B400)는 판독 신호 샘플값(32)으로부터 예비 이진 시퀀스(B412)를 검출한다. PR4 검출기(B400)는, 두 인터리브 모두에서 전이의 사인(B410)이 저장되어 재변조기(B402)에 의해 사용되는 것을 제외하고는, 한 쌍의 인터리브된 슬라이딩 임계 비터비 검출기로서 바람직하게 구현된다. 사인 비트(B410)는 각 인터리브에서 PR4 검출기(B400)에 의해 각각의 "1" 및 "0"과 연관된다. 예를 들어 포지티브 전이가 우수 인터리브에서 검출되면, PR4 검출기(B400)는 네가티브 전이가 검출될 때까지 "-1"의 값에 뒤이어 "+"의 값을 출력한다. 사인 비트(B410)는 검출된 이진 시퀀스(B412)와 함께 이상적인 PR4 샘플 시퀀스(B414)의 재변조에 사용된다.

재변조기는 사인이 부여된 PR4-SNRZI 콘버터(B404)(SNRZI는 NRZI의 약어임), 부분 삭제 보상기(B406) 및 1+D 필터(B408)를 포함하는데, 이들에 대해서는 상세히 후술하겠다. 재변조된 샘플 시퀀스(B414)는 실제 판독 신호 샘플(B416)로부터 감산됨으로써 PR4 샘플 에러 시퀀스(B420)가 발생된다. (지연수단(B418)은 판독 신호 샘플을 지연시켜 PR4 시퀀스 검출기(B400) 및 재변조기(B402)의 지연이 고려되게 한다.) PR4 샘플 에러 시퀀스(B420)는 그 다음 1+D 필터(B422)를 통과하여 EPR4 샘플 에러 시퀀스(B424)로서 발생된다.

지배적인 EPR4 에러 이벤트에 정합된 에러 패턴 검출기(B426)는 EPR4 샘플 에러 시퀀스(B424)를 처리하여, EPR4 에러 이벤트가 검출되는 경우에 대응하는 정정신호(B428)는 에러 정정기 회로(B430)에 제공된다. 이 에러 정정기 회로는 PR4 시퀀스 검출기(B400)에 의해 검출된 이진 시퀀스(B412)의 에러 비트를 정정한다.

제8b도에는 재변조기 회로(B402)가 상세하게 도시되는데 이 회로는 SNRZI 콘버터(B404), 부분 삭제 보상기(B406), 1+D 필터(B408), 이득 수단(B430) 및 가산기(B432)를 포함한다. SNRZI 콘버터(B404)는 검출된 이진 비트(B412)(즉, 0 또는 1) 및 이와 연관된 사인 비트(B410)(즉, ±1 또는 ±0)를 PR4 시퀀스 검출기(B400)로부터 수신한다. 1+D 필터(B434)는 검출된 이진 시퀀스(B412)를 필터링하여 대응하는 SNRZI 크기 샘플의 시퀀스(B436)를 발생하고, 검출된 이진 시퀀스(B412)의 사인 비트(B410)는 SNRZI 사인 비트로 직접 변환된다.

이와는 달리, SNRZI 콘버터(B404)는 검출된 이진 시퀀스(B432) 및 이와 연관된 사인 비트(B410)에 의해 인덱싱된 룩업 테이블로서 구현될 수 있다. 이 룩업 테이블 구현에 의해, 거의 파멸적인 에러 이벤트(즉, PR4 시퀀스 검출기(B400)에 경로가 통합될 수 없게 하는 에러)의 경우에 에러가 전파되지 않게 된다. 룩업 테이블에 대한 엔트리는 표 3에 도시된다.

검출된 이진 시퀀스가 SNRZI 시퀀스(Sn)로 변환된 후, 부분 삭제 보상기(B406)는 SNRZI 샘플의 크기를 조정하여 인접 플럭스 전이들에 의해 야기된 펄스 진폭의 비선형적인 감소가 고려되게 한다. 즉, S_n-1(B438)에서의 SNRZI 샘플의 크기는 S_n(B442)에서 또는 S_n-2(B444)에서 인접 전이가 있는 경우에 ±A_PE(B440)(여기서, ｜±A_PE｜〈1임)으로 감소되며, S_n-1(B438)의 크기는 S_n(B442) 및 S_n-2(B444) 모두에서 인접 전이가 있는 경우에 ±(APE*A_PE)으로 감소된다. 부분 삭제 보상기(B406)의 구현을 위해, SNRZI 샘플(S_n, S_n-1및 S_n-2)은 표 4에 나타낸 엔트리에 따라 S_n-1에 대한 변형된 값(SP_n-1)(B448)을 출력하는 룩업 테이블(B446)은 인덱싱한다.

부분 삭제의 효과가 보상된 후, 변형된 SNRZI 샘플(SPn-1)(B448)은 1+D 필터(B408)를 통과함으로써 SNRZI 샘플은 추정된 샘플 시퀀스(B405)로 변환된다. AGC(50)는 판독 신호 진폭을 평균적으로 이상적인 RP4 크기로 되게 조정하는 것에 의해 부분적인 삭제의 비선형적 효과를 보상하려고 하기 때문에, 이득 증폭기(B430)는 재변조된 RP4 시퀀스(B450)의 크기를 조정하여 AGC(50)에 의한 조정이 보상되게 한다. 이득 증폭기(B430)의 출력에 나타나는 추정된 PR4 샘플 시퀀스(B413)는 가산기(B432)에서 실제 판독 신호 샘플값(B416)의 출력에 나타나는 추정된 PR4 샘플 시퀀스(B413)는 가산기(B432)에서 실제 판독 신호 샘플값(B416)으로부터 감산됨으로써 PR4 샘플 에러 시퀀스(B402)가 발생된다.

제8a도를 다시 참조하며, PR4 샘플 에러 시퀀스(B402)는 1+D 필터(B422)를 통과함으로써 EPR4 샘플 에러 시퀀스(B424)가 발생된다. EPR4 샘플 에러 시퀀스(B424)는 최소 거리 EPR4 에러 이벤트에 정합된다.

에러 패턴 검출기(B426)에 의해 처리된다(이것의 예들은 도8c-8e에 도시됨). 제8c도는 NRZ 도메인에서 RP4 검출기에 대한 3개의 최소 거리 에러 이벤트를 도시하고, 도8d는 PR4 도메인에서의 동일한 에러 이벤트를 도시하며, 도8e는 EPR4 도메인에서의 동일한 에러 이벤트를 도시한 것이다. 제8e도의 EPR4 에러 시퀀스는 도8d의 PR4 에러 시퀀스가 1+D 필털르 통과함으로써 발생될 수 있음에 주목할 필요가 있다. 따라서, 에러 패턴 검출기(B426)는 1+D 필터 및 이에 후속하는 PR4 에러 시퀀스에 정합된 필터들의 뱅크로서 구현될 수 있다. 회로를 더욱 간단하게 하기 위해, EPR4 샘플 에러 시퀀스로의 변환을 위한 제8a도의 1+D 필터(B422)를 에러 패턴 검출기(B426)내의 1+D 필터와 조합함으로써 제8f도에 제시된 바와 같은 1+2D+D²필터가 형성될 수 있다.

제8f도에 도시된 1+2D+D²필터의 출력은 필터들의 뱅크(B452)에 연결되며, 이들 필터의 각각은 제8d도에 도시된 대응하는 PR4 에러 시퀀스에 정합된 임펄스 응답을 가진다. 가산기(B456)의 출력 X1(B454)은 도8d이 제3에러 시퀀스에 대응한다. 정합된 필터 출력들은 사전설정된 임계치와 비교되어, 그 임계치를 초과하는 경우에 에러 검출 신호가 발생된다. 예를 들어, 비교기(B462)는 X1 출력(B454)을 임계치(TH1_A및 TH1_B)를 비교하여 X1 출력(B454)이 임계치를 초과하는 경우에 F1 신호가 발생된다. 또한, 비교기(B462)는 검출된 에러의 극성(도8c-8e에 도시된 에러들의 극성은 반전될 수 있음)을 나타내는 사인 비트 F11(B465)을 출력한다.

2-비트, 4-비트 또는 6-비트 전이 시퀀스와 관련된 에러 이벤트가 발생할 수 있는 경우, 대응하는 매칭된 필터의 출력과 비교되는 임계 레벨은 감소되어 부분 삭제이 효과가 보상되게 한다. (또한, 부분 삭제는 인접 펄스(들)에 의해 야기된 펄스 진폭의 감소이다.) 예를 들어, 멀티플렉서(B470)는 2-비트 시퀀스가 D_n+5(B476)에서 검축되거나 검출되지 않거나 잘못 검출되는 경우에(즉, 시간 D_n+5및 D_n+4에서의 NRZI 비트가 모두 0이 아니거나 모두 0인 경우에) TH1_A임계치(B472)를 선택하여 X1(B454)과 비교하며, 그러하지 않은 경우에는 멀티플렉서(B470)는 TH1_B임계치를 선택하여 X1(B454)과 비교한다. 이와 유사하게, 멀티플렉서(B478)는 4-비트 시퀀스가 D_n+5(B476)에서 검출되거나 검출되지 않거나 잘못 검출되는 경우에(즉, 시간 D_n+5, D_n+4, D_n+3및 D_n+2에서의 NRZI 비트가 모두 0이 아니거나 모두 0인 경우에) TH2_A임계치를 선택하여 X2(B458)와 비교하며, 그러하지 않은 경우에는 멀티플렉서(B478)는 TH2_B임계치를 선택하여 X2(B458)와 비교하며, 그러하지 않은 경우에는 멀티플렉서(B478)는 TH2_B임계치를 선택하여 X2(B458)와 비교한다. 마지막으로, 멀티플렉서(B480)는 6-비트 전이 시퀀스가 D_n+5(B475)에서 검출되거나 검출되지 않거나 잘못 검출되는 경우에(즉, 시간 D_n+5, D_n+4, D_n+3, D_n+2, D_n+1및 D_n에서의 NRZI 비트가 모두 0이 아니거나 모두 0인 경우에) TH3_B임계치를 선택하여 X3(B460)과 비교한다. THX_A임계치는 제8b도의 부분 삭제 감소 인수인 A_PE(B440)에 의해서 승산된 THX_B임계치로서 계산된다. 또한, 회로는 TH1_A= TH2_A= TH3_A및 TH1_B= TH2_B= TH3_B의 셋팅에 의해 간단화될 수 있다.

MAX 회로(B482)는 정합된 필터 출력(X1, X2 및 X3)과 비교하여 가장 절대적인 진폭과 정합된 필터 출력에 대응하는 신호(FA, FB 및 FC)를 발생한다. 신호(FA, FB 및 FC)는 후술하는 바와 같이 검출되어진 시퀀스의 정정에 사용된다.

피크 에러 검출기 회로(B484)는 정합된 필터 출력(X1, X2 및 X3)과 가장 절대적인 진폭 신호(FA, FB 및 FC)에 응답하여, 시간 n(B490)에서의 최대 정합된 필터 출력을 시간 n-1(B492)에서의 최대 정합된 필터 출력과 비교한다. 시간 n(B490)에서의 최대 정합된 필터 출력이 시간 n-1(B492)에서의 최대 정합된 필터 출력보다 작으면, 피크 에러 신호가 검출된 것을 나타내는 신호 FAH(B494)가 발생된다. FAH(B494)신호는 도8a의 에러 정정기 회로(B430)가 동작될 수 있게 한다.

도시되지 않은 다른 실시예에서, 도8f의 신호(FA, FB 및 FC)는 필터의 출력이 아니라 필터 출력과 비교기 임계치간의 차를 이용하여 발생된다. 즉, MAX 회로(B482)는 필터 출력(X_K)과 대응하는 임계치(TH_K)간의 차로서 계산된 3개의 값들을 비교하며, 피크 에러 검출기(B484)는 그들 차값에서 피크를 찾는다. 이 실시예는 차 임계값들이 각각의 에러 이벤ㅌ에 대해 사용되는 경우에 바람직할 수도 있다.

제8a도의 에러 정정 회로(B430)는 도8g 및 도8h에 상세히 도시된다. 제8g도에서, 에러 패턴 검출기(B426)로부터의 F1-F3, FA-FC 및 FAH신호(B428)는 제각기의 에러 이벤트 AND 게이트(B496A-B496C)에 입력되며, 이들 게이트의 출력은 INHIBIT 신호(B500)에 의해서 AND 게이트(B496A-B496C)를 통해 인에이블된다. 에러 이벤트는 대응하는 정합된 필터 출력이 TH 임계치(F1, F2 또는 F3)를 초과하고 가장 큰 에러 이벤트이고 피크 에러 이벤트이며(FAH B494가 발생됨) INHIBIT 신호(B500)가 발생되지 않으면 검출된다(C1, C2 또는 C3). 검출된 에러 이벤트(C1, C2 및 C3), 에러 이벤트 사인(F11,F22 및 F33), 검출된 이진 시퀀스(B412) 및 사인 비트(B410)는 에러 유효화기 및 정정기(B502)에 입력되며, 이 에러 유효화기 및 정정기(B502)는 검출된 에러 이벤트가 유효한 경우에 검출된 이진 시퀀스(B412)를 정정한다.

INHIBIT 신호(B500)는 다음과 같이 동작한다. 유효 에러 이벤트가 검출되면 검출된 에러 이벤트의 길이와 동일한 클럭 사이클의 수에 대한 INHIBIT 신호(B500)가 발생된다; 즉, 현재 에러 이벤트의 정정이 종료될 때까지 후속 에러 이벤트들이 처리되지 않는다.

INHIBIT 신호(B500)는 카운터(B522), 레지스터(B524), 멀티플렉서(B526) 및 OR 게이트(B504)에 의해 구현된다. 유효 에러 이벤트가 검출되면(B508A, B508B 또는 B508C가 발생되면), OR 게이트(B504)의 출력은 레지스터(B524)의 출력(INHIBIT 신호(B500)을 하이로 세팅함으로써 AND 게이트(B498A-B498C)가 디스에이블링된다. 검출된 에러 이벤트는 멀티플렉서(B526)를 통해 카운트 값 3, 5 또는 7을 제각기 선택하고, OR 게이트(B054)의 출력은 그 카운트 값을 카운터(B522)에 로딩한다. DATA CLOCK은 그다음 카운터(B522)를 클럭킹하여 그것이 터미널 카운트에 이를시에 TC 신호(B528)는 레지스터(B524)를 리세트시킴으로써, AND 게이트(B498A-B498C)가 다시 인에이블링된다.

AND 게이트(B498A-B498C)의 출력(C1,C2 및 C3)은 에러 패턴 검출기(B426)의 정합된 필터들에 의해 검출될 수 있는 3가지 에러 이벤트에 대응된다. 이들 신호는 검출된 이진 시퀀스(B412)가 도8h에 도시 된 일련의 레지스터(B520)를 통해 시프트되는 때 그 시퀀스(B412)를 정정하는데 사용된다. 그러나, 검출된 에러 이벤트에 따라 이진 시퀀스를 정정하기 전에 정정의 유효성 자체가 검사된다.

예를 들어 검출되는 에러를 야기하는 노이즈가 판독 시호와 동일한 극성윽 가지면 에러 이벤트가 잘못검출될 수 있다. 이를 명료히 하기 위해 도8d에 도시된 제1의 에러 이벤트를 고려해 보기로 한다. PR4 신호가 2-비트 시퀀스로서 잘못 검출된 노이즈였다고 가정하면, 이때 그 노이즈의 상쇄를 위해 시퀀스(-1, -0, +1)를 검출된 PR4 시퀀스(+1, +0, -1)에 가산하는 정정이 행해질 것이다. 그러나, 2-비트 데이터 시퀀스는 가산된 노이즈와 동일한 위치에 실제 기록되었으므로, 이때 반대 극성의 에러 이벤트가 검출되고 시퀀스(+1, +0, -1)를 검출된 PR4 시퀀스(+1, +0, -1)에 가산하는 정정이 행해짐으로써, (+2, +0, -2)의 정정된 시퀀스가 발생될 것이다. 이 경우, PR4 시퀀스 검출기(B400)는 정확한 판정을 내릴 것이고 검출된 이진 시퀀스(B412)는 정정되지 않을 것이다.

제8a도를 다시 참조하면, 검출된 데이터 시퀀스에 정정 전에 검출된 에러 이벤트의 유효성을 검사하기 위한 회로가 제공된다. 룩업 테이블(B528)은 검출된 PR4 시퀀스에 관하여 검출된 에러 이벤트를 평가한다. 정정에 의해 유효한 PR4 시퀀스가 발생되는 경우에만 PR4 시퀀스 검출기(B400)가 출력하는 검출되어진 시퀀스(B412)(및 사인 비트(B410))에 대한 정정이 행해진다. 즉, 각각의 에러 이벤트에 대해, 검출된 PR4 시퀀스는 있을 수 있는 예상된 PR4 시퀀스와 정합해야만 하거나 또는 정정이 행해지지 않는다.

동작에 있어서, 룩업 테이블(B528)은 검출된 에러 이벤트(C1, C2 또는 C3), 그 검출된 에러 이벤트에 의해서 선택되는 바와 같은 멀티플렉서(B530)를 통한 에러 이벤트의 사인(F11,F22 또는 F33) 및 D_n+6(B506), D_n+4(B510), D_n+2(B514), 및 D_n(B518)에서 대응 검출된 PR4 데이터(검출된 이전 시퀀스(B412)및 사인 비트(B410))를 수신한다. C1 에러 이벤ㅌ가 검출되는 경우, 표 5를 사용하여 룩업 테이블(B528)은 D_n+5(B506) 및 D_n+4(B510)에서 정정된 PR4 데이터가 시프트 레지스터(B520)내로 삽입되고, 일치하지 않으면 검출된 PR4 시퀀스가 정정되지 않은 상태로 시프트 레지스터(B520)에 재저장된다. 마찬가지로, C2에러 이벤트가 검출되는 경우, 표 6을 사용하여 룩업 테이블(B528)은 Dn+6(B506), Dn+4(B510) 및 Dn+2(B514)에서 정정된 PR4 데이터가 시프트 레지스터(B520)내로 삽입되고, 일치하지 않으면 검출된 PR4 시퀀스가 정정되지 않은 상태로 시프트 레지스터(B520)에 재저장된다. 마지막으로, C3 에러 이벤트가 검출되는 경우, 표 7을 사용하여 룩업 테이블(B428)은 Dn+5(B506), Dn+4(B510), Dn+2(B514) 및 Dn(B418)에서 검출된 PR4 시퀀스를 예상된 PR4 시퀀스와 비교하여, 일치하면 Dn+6(B506), Dn+4(B510), Dn+2(B514) 및 Dn(B518)에서 정정된 PR4 데이터가 시프트 레지스터(B520)내로 삽입되고, 일치하지 않으면 검출된 PR4 시퀀스가 정정되지 않은 상태로 시프트 레지스터(B520)에 재저장된다. 정정된 이진 시퀀스(B412)(및 사인비트(B410))는 그다음 판독 채널에 의한 더 이상의 처리를 위해 시프트 레지스터(B520) 밖으로 시프트된다.

서브샘플링된 판독 채널

상기 설명에서, 도4b의 보간된 타이밍 복구를 오버-샘플링된(over-sampled) 시스템으로서 설명했지만, 즉, 아날로그 판독 신호(62)는 약간 오버-샘플링되고 그 다음 다운 샘플링되어(보간되어B122) 보오 전송 속도에 동기화된 샘플값(B102)으로서 발생된다. 그러나, 아날로그 판독 신호를 상당량 언더-샘플링하고(under-sample) 그다음 업-샘플링하여(up-sample) 동기 샘플을 발생하는 것이 가능하다. 이것은 보오 전송속도 보다 상당히 낮은 전송속도(예를 들어, 2/3 전송속도)로 샘플링하고 그다음 도4b의 보간 타이밍 복구 회로를 사용하여 보오 전송속도로 샘플값들을 보간함으로써(B12) 달성된다. 서브샘플링 및 보간에 의해 A/D 의 속도 제한조건이 완화되고 도4a의 타이밍 복구 VCO(B164)가 제거됨으로써 판독 채널의 전체적인 처리량이 증가된다.

컴퓨터 시뮬레이션은 서브샘플링이 판독 채널의 성능을 저하시키는 정도를 결정하도록, 즉, 성능 손실이 판독 신호의 서브샘플링으로부터 도출된 사용자 데이터 전송속도의 이득의 결점을 메우기에 충분한 임계점을 찾도옥 수행한다. 우선, 서브 샘플링된 판독 채널이 어떤 코드 제한조건(d=0)없이 시뮬레이션되는데, 그 결과를 도9a에 도시한다. 이 그래프는 각종 사용자 데이터 밀도(선형 트랙 인치 당 사용자 데이터 비트 수)에 대한(보오 전송속도의 부분으로서 대역폭 감소) 서브샘플링에 의해 야기되는 거리 손실(성능 손실)을 등고선으로서 도시한 것이다. 도9a에 도시한 바와 같이, 코드 제한조건 없이 서브샘플링된 전송속도에서 동작하는 판독 채널은 서브샘플링의 양이 증가함에 따라 보다 높은 데이터 밀도에서 성능을 빠르게 감소시킨다.

동일한 컴퓨터 시뮬레이션이 최고 유망한 시퀀스 검출기의 경우에 최소 거리 에러 이벤트를 증가시키는 코드 제한조건의 도입 후 그 다음 수행된다. 특히 RLL d=0 제한조건이 도입되는데, 그 결과를 도9b에 도시한다. 도9b에서 볼 수 있는 바와 같이, 코드 제한조건은 보다 높은 채널 밀도에서도 판독 채널의 성능을 크게 향상시킨다. 실제, 1/2전송속도에 이르는 서브 샘플링 및 3,5에 이르는 채널 밀도에 대한 성능 손실이 사실상 없다. 당업자라면, d=1이 아닌 다른 유사한 코드 제한조건이 서브샘플링의 존재 시에 성능을 향상시킬 수도 있음을 알 것이다.

인코딩(d=0) 및 d=1 코드 제한조건 모두의 경우, 시뮬레이션은 펄스 형상 p(t)에 정합된 필터, xk=x(kt)를 생성하는 샘플러, 노이즈 백색화 필터 및 비터비(또는 등가) 검출 알고리즘을 포함하는 최적의 MLSD 시퀀스 검출기에 대해 수행된다. 따라서, 도9a 및 9b의 시뮬레이션 결과는 서브샘플링도를 변경시키기 위한 최상의 가능한 성능에 대한 이론적 한계이다. 실용적인 시퀀스 검출 방법은 최적의 MLSD에 근사한 것으로, 이들 방법의 질은 서브샘플링도가 증가(대역폭이 감소)함에 따라 유사하게 저하된다.

통상의 d=1 서브샘플링된 판독 채널

제9b도를 다시 참조하면, 최적 MLSD 판독 채널에 대한 성능 손실은 d=1 코드 제한조건을 이용하고 대략 1/2 전송속도에 이르게 서브샘플링할 때 사실상 없다. 이것은 매우 장려되는데, 그이유는 그것이 보다 실용적인 판독 채널이 어떤 상당한 성능 손실없이도 유사한 서브샘플링된 전송속도에서 또한 동작할것임을 나타내기 때문이다. 이것이 그 경우에 해당하는 것은 2/3 전송속도에서의 서브샘플링을 이용하는 통상의 d=1, 레이트 2/3 서브샘플링된 판독 채널 및 전술한 보간 타이밍 복구에 의해 확인된다.

d=1 서브샘플링된 판독 채널에 대한 본 발명의 바람직한 실시예가 도10에 도시되는데, 이것은 도3의 판독채널과 형태 및 기능 면에서 유사하다. 그러나, 그것은 d=1 시스템이기 때문에 도3의 프리코더(10)가 반드시 필요하지는 않다. 또한, 아날로그 수신 필터(20)의 차단 주파수는 판독 신호의 서브샘플링이 야기하는 증가된 엘리어싱 노이즈의 감쇄를 위해 감소된다. 보간된 타이밍 복구 수단(B100)에서, 도4b의 슬라이서는 도1에 도시된 DEF 전이 검출기(B274)에 의해 대체된다. 또한, 제1 등화기(26)는 타이밍 복구 전이 검출기(B274)에 대해 최적화된 EPR4 등화를 제공하고 제2 등화기(B270)는 d=1 시퀀스 검출기(34)에 대해 최적화된 EEPR4 등화를 제공한다.

제11도를 참조하면, 위상 에러 검출기(B272)는 위상 에러 추정치를 보간된 샘플값(B102)과 획득 동안 예상된 전이 P_K(B288)나 트래킹 동안 검출된 전이 -P_K(B284)의 함수로서 계산한다. 도11의 예상 전이 발생기(B286)는 도4b의 것과 유사하게 동작하며, 즉 그것은 상태 기계를 사용하여 예상된 전이 P_K(B288)를 발생해서 획득 전문의 획득 중에 위상 에러 추정치를 계산한다.

제12도에는 제11도에 도시된 DFE 전이 검출기(B274)의 블럭도이다. 제12도의 판정 피드백 등화(DFE)는 전이 검출기(B276)의 출력에 나타나는 추정된 전이에서 샘플값의 사인으로서 계산된 데이터 추정치(B281)를 필터링하고(B278) 그 필터링된 출력(B280)을 가산기(B282)에서 보간된 샘플(B102)에 가산함으로써 구현된다. 따라서, 판정 지향 등화는 아날로그 판독 신호(62)가 서브샘플링되는 때에 전이 검출기(B276)의 정확도를 향상시킨다.

d=1 판독 채널의 경우, 도10에 도시된 시퀀스 검출기(34)는 통상의 기법에 의해 구현될 수 있으며, 바람직하게는 복잡성이 감소된 비터비형 시퀀스 검출기로서 구현된다. 도9b를 다시 참조하면, 1/2 전송속도에 이르는 서브샘플링에 대한 최적 MLSD 시스템의 무감성은 서브샘플리의 존재 시에 또한 정확하게 동일할 것임을 나타낸다. 컴퓨터 시뮬레이션은 통상의 d=1, 레이트 2/3 코드를 사용할 때 2/3 보오 전송속도의 바람직한 서브샘플링 전송속도를 확립했다. 실제, 2/3 보오 전송속도 보다 약간 높은(예를 들어, 1%-5% 높은)샘플링 전송속도는 도5를 참조하여 전술한 데이터클럭(B104)의 마스킹 동작이 구현되도록 선택된다. 따라서, 도11에서 주파수 합성기(52)는 A/D(24), 이산 시간 등화기 필터(26) 및 보간기(B122)를 2/3 보오 전송속도를 약간 초과하는 전송속도로 클럭킹하며, 주파수 합성기(52)는 데이터 클럭 AND 게이트(B126)를 보오 전송속도를 약간 초과하는 전송속도를 클럭킹한다(즉, 주파수 합성기(52)의 클럭(54)은 1/3만큼 증가되어 클럭 AND 게이트(B126)에 사용된다).

통상의 비터비형 시퀀스 검출기 및 보간 타이밍 복구의 대안은 서브샘플링된 트랠리스 모델에 정합된 변형 시퀀스 검출기를 이용하려는 것이다. 서브샘플링된 판독 신호에 정합된 시퀀스 검출기의 성능이 손실될 지라도(그 성능이 통상적인 피크 검출기의 것에 보다 근접할 지라도), 그 검출기의 복잡성이 크게 감소된다. 이같은 본 발명의 대안적인 실시예에 대해서는 다음 장에서 설명하겠다.

정합된 d=1 서브샘플링된 판독 채널

정합된 d=1, 서브샘플링된 시퀀스 검출기는 다음과 같이, 즉, 통상의 d=1 시퀀스 검출기의 상태 전이도를 변형시켜 서브샘플링된 시퀀스 검출기의 상태 전이들을 정합하는 것으로 정의된다. 도13a는 통상적인 EPR4, d=1 최대한의 샘플 전송속도 시스템의 상태 전이도이다. 이 상태 전이도에서, 각각의 원은 샘플링된 판독 신호의 상태(샘플예)를 나타내며, 화살표 선은 현재 상태로부터 (다음 입력 샘플값이 주어진 경우예) 다음 상태로의 전이를 나타낸다. 각각의 상태 전이예는 s/b 가 병기된다. 여기서, s는 샘플값을 나타내며, b는 검출된 이진 시퀀스의 대응 비트를 나타낸다.

정합된 d=1, 서브샘플링된 시퀀스 검출기에 대한 본 발명의 바람직한 실시예는 1/2 보오 전송속도 만큼 서브샘플링하여 EPR4 응답에 등화시키려는 것이다. 서브샘플링은 도4a에 도시된 통상의 동기 샘플링 PLL에 의해 (1/2 보오 전송속도로 판독 신호를 동기적으로 샘플링하는 것에 의해)구현될 수 있다. 이와 다르게, 그 서브샘플링은 판독 신호를 1/2 전송속도 보다 약간 높은 전송속도로 비동기적으로 샘ㅍㄹ링한 다음에 보간을 통해 1/2 전송속도에 동기시킴으로써 도4b의 보간 타이밍 복구 회로에 의해 구현될 수 있다.

제13b도에는 1/2 서브샘플 전송속도, EPR4, d=1 판독 신호에 대응하는 변형된 상태 전이도가 도시된다. 각각의 상태 전이에는 (s1,s2)/(b1,b2)가 병기된다. 여기서, (s1,s2)는 두 개의 신호 샘플값을 나타내고 (b1,b2)는 검출된 이진 시퀀스에 대응하는 두개의 비트값을 나타낸다. 알 수 있듯이, s1 및 s2는 샘플값은 어떤 특정 상태를 떠나는 상태 전이들 간의 차이다. 따라서, 1/2 보오 전송속도에서의 서브샘플링은 샘플값들 중 하나의 샘플값 s1 또는 s2 만을 평가하는 것과 동등하다.

s2 샘플값만이 평가되면, 도13b의 상태도는 상태 C와 D를 조합하고 상태 A와 F를 조합함으로써 간단화될 수 있는데 이는 상태 전이들이 동등하기 때문이다. 이를 명확히하기 위해, 현재 상태가 A인 경우를 상정한다. 샘플값 s2가 1이면, 검출된 출력 비트들은 10이고 다음 상태는 C이다. 상태 C로부터, 만일에 다음 샘플값 s2가 0이면, 검출된 출력 비트들은 00이고 다음 상태는 D이다. 마찬가지로, 다음 입력 샘플값 s2가 다시 1이면, 검출된 출력 비트들은 다시 00이고 다음 상태는 D로 남는다. 상태 C로부터, 만일에 다음 샘플값 s2가 -a이면, 검출된 출력 비트들은 01이고 다음 상태는 E이다. 마찬가지로, 상태 D로부터, 만일에 다음 샘플값 s2가 -a이면, 검출된 출력 비트들은 01이고 다음 상태는 E이다. 따라서, 상태 C와 D가 조합될 수 있는데 이는 상태 E에서 종료되는 입력 샘플 시퀀스들이 동일한 출력 비트 시퀀스를 출력하기 때문이다. 유사한 해석에 의해 상태 A와 F는 어떤 성능의 손실도 없이 조합될 수 있다. 상태 C와 D를 조합하고 상태 A와 F를 조합한 결과에 의해 간단화된 상태 전이도가 제13c도에 도시된다. 제13a도에 도시된 통상적인 EPR4 상태도의 6개 상태와 달리 4개의 상태만이 있기 때문에, ACS형 비터비 시퀀스 검출기의 구현이 상당히 감소된다.

그러나, 서브샘플링으로 인해, 타이밍 복구 회로의 위상 에러 검출기는 (제4a도의 동기식 샘플링이던 제4b도의 동기식 보간이던 간에) 변형되어야 한다. 주목할 것은 제13c도의 간단화된 상태 전이도가 통상의 PR4 상태 전이와 유사하다는 것이다. 실제, 모든 채널 전이(즉, b2)가 하나의 인터리브에서 발생하면, 그 상태 전이는 정확하게 PR4의 상태 전이일 것이다. 컴퓨터 시뮬레이션에 의하면, 통상적인 PR4 판독 채널의 위상 에러 검출기는 몇몇 경우를 제외하고는 본 발명의 EPR4 서브샘플링된 판독 채널에 대해 유효한 위상 에러 추정치를 생성하는 것이 확인되었다. 예를 들어, 인터리브들 간의 전이가 변하면, 추정된 위상 에러는 크기는 정확하나 사인은 부정확할 것이다. 이것은 랜덤 데이터의 존재 시에 타이밍 루프가 불안정해질 수도 있음을 나타낸다.

컴퓨터 조사는 그릇된 위상 에러 추정을 야기할 수 있는 데이터 시퀀스를 결정하기 위해 수행된다. 이것은 알려진 타이밍 오프셋을 가진 샘플링된 판독 신호를 통상적인 PR4 위상 에러 검출기에 도입하여 모든 가능한 데이터 시퀀스에 대해 계산된 위상 에러를 측정함으로써 이루어진다. 이에 따라 위상 에러 검출기에 대한 알고리즘은 유효하지 않은 위상 에러를 발생하는 데이터 시퀀스를 보상하도록 변형된다.

제14도는 본 발명의 정합된, d=1, 서브샘플링된 판독 채널에 사용하기 위한 변형된 PR4 위상 에러 검출기(B290)에 대한 블럭도이다. 다시 주목할 것은 도14의 변형된 PR4 검출기(B290)가 제4a도에 도시된 동기식 샘플링 타이밍 복구 회로나 제4b도에 도시된 보간 타이밍 복구 회로의 위상 에러 검출기(B155) 사용될 수 있다는 것이다. 동작에 있어서, 동기식 샘플값(B292)은 슬라이서(임계 검출기)(B294)에 입력되며, 이 슬라이서는 추정된 이상적인 샘플값(B296)을 출력한다(EPR4의 경우, 추정된 출력값들은 -2, -1, 0, +1 및 +2로부터 선택된 값들을 취할 수 있다.). 추정된 샘플값(B296)은 그다음 지연되어 지연된 추정된 샘플값_Sn,_Sn-1,_Sn-2및_Sn-3의 시퀀스로서 발생된다. 샘플 에러값 e_n-1(B298)은 가산기(B300)에서 판독 신호 샘플값(B292)((B302)에서 1클럭 주기 지연됨)을_Sn-1추정된 샘플값(B304)으로부터 감산함으로써 발생된다. 샘플 에러값 e_n-1(B298)은 지연되어(B306) 제2 샘플 에러값 e_n-2(B308)로서 발생된다. 이 샘플 에러값들에는 그다음 제각기의 멀티플라이어(B314, B316)에서 계수 C₀(B310) 및 C₁(B312)이 곱해진다. 여기서, 승산 계수 C₀(B310) 및 C₁(B312)은 그릇된 위상 에러 추정을 야기하는 데이터 시퀀스의 보상을 위해 추정된 샘플값_Sn,_Sn-1,_Sn-2및_Sn-3의 함수로서 계산된다. 로직(B322)은 계수들을 발생하기 위해 추정된 샘플값_Sn,_Sn-1,_Sn-2및_Sn-3에 의해 인덱싱된 두 개의 룩업 테이블을 포함하며, 여기서 룩업 테이블 엔트리들은 상기한 컴퓨터 조사에 따라 결정된다. 계수 C₀(B310)에 대한 값은 표 8에 도시되고 계수 C₁(B312)에 대한 값은 표 9에 도시한다.

멀티플라이어(B314, B316)의 출력에 나타나는 승산된 샘플 에러 신호는 가산기에서 가산되는데, 이 가산기의 출력이 위상 에러 추정치이다(B320). 이 위상 에러 추정치는 전술한 바와 같이 도4a 또는 도4b의 타이밍 루프 필터에 입력된다.

서브샘플링된 타이밍 획득

제2b도를 다시 참조하면, 데이터의 각 섹터(15)는 사용자 데이터(72)의 판독 전에 보오 전송속도에 타이밍 복구 회로(28)를 동기시키는데 사용되는 전문 필드(68를 포함한다. 획득 동안 결과의 판독 신호는 제5도에 도시된 주기적인 파형 예를 들어 정현 2T 획득 전문이다. 제4b도를 참조하여 전술한 바와 같이, 전문(68)의 주기성은 위상 에러를 계산하는데 사용하기 위한 예상된 샘플값의 발생을 용이하게 한다. NT는 전문이 디스크에 기록될 시 전문의 주기를 나타낸다(2T 전문의 경우, 디스크에 기록된 심볼 시퀀스 a(n)(16)는 1010101010101...).

제4a도의 통상적인 타이밍 복구 회로를 다시 참조하면, PLL은 보오 전송속도에 샘플링 VFO 클럭(23)을 동기시키기 위해서 획득 전문(68)을 처리한다. 그리고, 제4b도에 도시된 보간 타이밍 복구 회로의 경우, 획득 전문(68)은 사용자 데이터(72)의 트래킹 전에 보간 간격 τ(B128)에 대한 시작값을 계산한다. 어떤 경우에 있어서도, 획득 시간을 가능한 짧아 전문(68)의 길이가 최소화됨으로써 사용자 데이터에 대한 디스크 공간이 더 많이 마련되도록 해야만 한다.

컴퓨터 시뮬레이션에 의하면, 서브샘플링의 존재 시에 획득 전문(68)의 주기가 획득 프로세스를 최적화 했다. 제10도에 도시된 d=1 판독 채널의 경우, 2/3 보오 전송속도로 서브샘플링할 때에는 3T 획득 전문(100100100...)이 바람직하며, 1/2 전송속도로 서브샘플링할 때에는 4T 획득 전문(100010001000...)이 바람직하다.

본 발명의 목적들을 본 명세서에 개시된 실시예들을 통해서 충분히 설명했으나, 당업자라면 본 발명의 각종 양상이 기본적인 기능을 벗어나지 않는 범위 내에서 여러 다른 실시예를 통해 구현될 수 있음을 알 것이다. 예를 들어, 동기식 서브샘플링 타이밍 복구와 보간의 조합은 1/2 보오 전송속도로 동기적으로 서브샘플링하고 일정한 위상을 최대 전송속도로 업-샘플링함으로써 활용될 수도 있다. 이 변형예 및 기타 다른 유사변형에는 본 발명의 범주에 속한다. 따라서, 본 명세서에 개시된 특정 실시예들은 단지 설명을 위한 것일 뿐 청구범위에 의해 적절하게 정의되는 본 발명의 범주를 제한하려는 것이 아님을 알아야 할 것이다.

[발명의 효과]

본 발명의 서브샘플링된 이산 판독 채널에 의하면, 판독 신호가 동기적으로 샘플링되는 것이 아니라 서브샘플링되기 때문에 보다 높은 사용자 데이터 전송속도를 얻기 위해 A/D 의 대역폭을 증가시킬 필요가 없다. 또한, 보간된 타이밍 복구 회로 덕분에 높은 대역폭의 동기된 VCO가 필요 없다. 실제, 본 발명의 VCO는 디스크상의 데이터 구역간에서 판독/기록 헤드가 전이할 때에만 주파수가 변한다. 또한, 코딩체계는 성능 저하를 야기하는 데이터 시퀀스를 코딩하는 것에 의해 서브샘플링ㅇ로 인한 보다 높은 데어터 전송속도에서의 성능 손실을 보상한다.

Claims

디스크 저장 매체 상에 위치하는 판독 헤드로부터 아날로그 판독 신호 내의 펄스들을 샘플링함으로써 발생되는 보간된 이산 시간 샘플값들의 시퀀스로부터 이진 데이터 1/2이 이진 데이터는 사전설정된 보오 전송속도로 기록됨을 판독하기 위한 샘플링된 진폭 판독 채널로서 (a) 상기 아날로그 판독 신호를 9/10 보오 전송속도 이하의 샘플링 전송속도로 서브샘플링하여 서브샘플링된 값들을 발생하기 위한 샘플링 장치와; (b) 상기 서브샘플링된 값들에 응답하여 보간된 샘플값들을 발생하기 위한 보간기와; (c) 상기 보간된 샘플값들로부터 검출된 시퀀스를 발생하기 위한 이산 시간 검출기를 구비하는 샘플링된 진폭 판독 채널.
제1항에 있어서, 상기 이산 시간 검출기는 최소 거리 에러 이벤트를 증가시키는 코드 제한조건에 따라 동작하는 샘플링된 진폭 판독 채널.
제2항에 있어서, 상기 코드 제한조건은 (d,k)런-랭스 제한된 코드 제한조건이고, 상기 d는 d〉0인 샘플링된 진폭 판독 채널.
제1항에 있어서, 상기 보간기는: (a) 샘플링 클럭과 보오 전송속도간의 주파수차에 비례하는 주파수 오프셋(△f)을 발생하기 위한 주파수 오프셋 발생기와; (b)상기 주파수 오프셋(△f)을 Ts 단위로 누산하여 보간 간격(τ)을 발생하기 위한 모듈로-Ts 어큐뮬레이터 1/2 상기 Ts 상기 샘플링 클럭의 사전설정된 샘플 주기임을 구비하는 샘플링된 진폭 판독 채널.
제4항에 있어서, 상기 주파수 오프셋 발생기는 : (a) 보간된 샘플값과 추정된 샘플값간의 위상 에러(△θ)를 검출하기 위한 위상 에러 검출기와; (b) 위상 에러를 필터링하여 주파수 오프셋(△f)을 발생하기 위한 루프 필터를 구비하는 샘플링된 진폭 판독 채널.
제5항에 있어서, 상기 위상 에러는 검출기는 이산 시간 펄스 검출기를 구비하는 샘플링된 진폭 판독 채널.
제6항에 있어서, 상기 이산 펄스 검출기는 판정 피드백 등화 수단을 구비하는 샘플링된 진폭 판독 채널.
제6항에 있어서, 제1등화된 샘플값들을 발생하기 위한 제1등화기와 제2등화된 샘플값들을 발생하기 위한 제2등화기를 더 구비하며, (a)상기 이산 시간 펄스 검출기는 상기 제1등화된 샘플값들에 응답하고; (b) 상기 이산 시간 검출기는 상기 제2등화된 샘플값들에 응답하는 샘플링된 진폭 판독 채널.
제1항에 있어서, 상기 보간기는 채널 샘플값과 원하는 보간된 샘플값간의 시간에 비례하는 보간 간격(τ)에 응답하는 샘플링된 진폭 판독 채널.
제9항에 있어서, 상기 보간기는 이상적인 보간 필터의 이상적인 임펄스 응답 sinc(πㆍ(k-τ/Ts))에 근사한 실제 임펄스 응답 h(k)를 가진 실제 보간 필터이며, 여기서 k는 시간 인텍스이고, Ts는 샘플링 클럭의 샘플 주기인 샘플링된 진폭 판독 채널.
제9항에 있어서, 상기 보간기는 상기 실제 보간 필터의 주파수 응답과 이상적인 보간 필터에 대응하는 이상적인 주파수 응답간의 평균 제곱 에러를 최소화하는 것에 의해 발생되는 실제 임펄스 응답h(k)를 가진 실제 보간 필터를 구비하는 샘플링된 진폭 판독 채널.
제9항에 있어서, (a)상기 보간기는 실제 보간 필터를 구비하며; (b)상기 실제 보간 필터의 다수의 계수(C_r,k)는 τ의 함수로서 실시간적으로 계산되는 샘플링된 진폭 판독 채널.
제1항에 있어서, 상기 보간기는 상기 이산 시간 검출기를 클럭킹하기 위한 데이터 클럭을 또한 발생하는 샘플링된 진폭 판독 채널.
제1항에 있어서, 상기 이산 시간 검출기는 상기 판독 신호의 비선형 특성에 정합된 상태 전이도에 따라 동작하는 샘플링된 진폭 판독 채널.
제14항에 있어서, 상기 비선형 효과는 일차 펄스 근방에 위치하는 이차 펄스에 의해서 야기되는 상기 일차 펄스의 비선형적인 진폭 감소에 해당하는 부분 삭제 효과인 샘플링된 진폭 판독 채널.
제1항에 있어서, 상기 이산 시간 검출기는: (a) 상기 보간된 샘플값들에 응답하여 하나 이상의 비트 에러를 가진 예비 시퀀스를 검출하기 위한 복조기와; (b)상기 예비 시퀀스를 추정된 샘플값들의 시퀀스로 변환하기 위한 재변조기와; (c) 상기 보간된 샘플값들 및 상기 추정된 샘플값들에 응답하여 샘플 에러값들의 시퀀스를 발생하기 위한 가산기와; (d) 상기 샘플 에러값들의 시퀀스에 응답하여 상기 예비 시퀀스의 비트 에러들의 크기 및 위치를 검출하기 위한 에러 패턴 검출기와; (e) 상기 비트 에러들의 크기 및 위치에 응답하여 상기 시퀀스를 결정하기 위한 에러 정정기를 구비하는 샘플링된 진폭 판독 채널.
제16항에 있어서, 상기 복조기는 상기 예비 시퀀스의 사인 및 크기를 출력하는 샘플링된 진폭 판독 채널.
제16항에 있어서, 상기 재변조기는 상기 예비 시퀀스를 NRZI 시퀀스로 변환하기 위한 NRZI 콘버터를 구비하는 샘플링된 진폭 판독 채널.
제16항에 있어서, 상기 재변조기는 일차 펄스 부근에 위치하는 이차 펄스들에 의해 야기된 상기 일차 펄스의 비선형적인 진폭 감소를 보상하는 부분 삭제 보상기를 구비하는 샘플링된 진폭 판독 채널.
제16항에 있어서, 상기 패널 검출기는 사전설정된 에러 이벤트에 정합된 다수의 이산 시간 필터를 구비하는 샘플링된 진폭 판독 채널.
제16항에 있어서, 상기 샘플 에러값들의 시퀀스를 저차 부분 응답 도메인으로부터 고차 부분 응답도메인으로 변환하기 위한 수단을 구비하며, 상기 에러 패턴 검출기는 상기 고차 부분 응답 도메인의 비트 에러들을 검출하는 샘플링된 진폭 판독 채널.
제16항에 있어서, 상기 복조기는 PR4 시퀀스 검출기를 구비하는 샘플링된 진폭 판독 채널.
제16항에 있어서, 상기 이산 시간 검출기는 검출된 에러 이벤트의 유효성을 검사하기 위한 에러 검출 유효화기를 더 구비하는 샘플링된 진폭 판독 채널.
디스크 저장 매체 상에 위치하는 판독 헤드로부터의 아날로그 판독 신호내의 펄스들을 샘플링함으로써 발생하는 이산 시간 샘플값들의 서브샘플링된 시퀀스로부터 이진 데이터 1/2이 이진 데이터는 사전설정된 보오 전송속도로 기록됨을 판독하기 위한 샘플링된 진폭 판독 채널로서, (a) 상기 아날로그 판독 신호를 9/10 보오 전송속도 이하의 샘플링 전송속도로 서브샘플링하여 서브샘플링된 값들을 발생하기 위한 샘플링 장치와; (b) 상기 서브샘플링된 값들을 동기시켜 동기된 샘플값들을 발생하기 위한 타이밍 복구 수단과; (c) 상기 동기 샘플값들로부터 이진 데이터를 검출하기 위한 이산 시간 시퀀스 검출기를 구비하는 샘플링된 진폭 판독 채널.
제24항에 있어서, 상기 이산 시간 검출기는 상기 판독 신호의 비선형적인 특성에 정합된 상태 전이도에 따라 동작하는 샘플링된 진폭 판독 채널.
제25항에 있어서, 상기 비선형적인 효과는 일차 펄스 부근에 위치하는 이차 펄스들에 의해 야기된 상기 일차 펄스의 비선형적인 진폭 감소인 부분 삭제 효과인 샘플링된 진폭 판독 채널.
제24항에 있어서, 상기 시퀀스 검출기는 서브샘플링된 판독 신호에 실질적으로 정합된 상태 전이도에 따라 동작하는 샘플링된 진폭 판독 채널.
제24항에 있어서, 상기 샘플링 전송속도는 1/2 보오 전송속도의 10퍼센트 내에 있는 샘플링된 진폭 판독 채널.
제27항에 있어서, 상기 상태 전이도는: 샘플링된 진폭 판독 채널.
제27항에 있어서, 상기 상태 전이도는: 샘플링된 진폭 판독 채널.
제27항에 있어서, 상기 타이밍 복구 수단은 위상 에러 추정기를 구비하며, 상기 위상 에러 추정기는: (a) 상기 동기 샘플값들에 응답하여 추정된 샘플값들을 발생하기 위한 슬라이서와; (b) 상기 다수의 추정된 샘플값에 응답하여 적어도 하나의 구배 계수를 발생하기 위한 제어 로직과; (c) 상기 동기 샘플값들 및 추정된 샘플값들에 응답하여 샘플 에러값들을 발생하기 위한 가산기과; (d) 샘플 에러값에 구배 계수를 승산하기 위한 멀티플라이어 -이 승산은 추정된 위상 에러의 발생에 사용하기 위한 것임을 구비하는 샘플링된 진폭 판독 채널.
제24항에 있어서, (a) 상기 복구 수단은 사용자 데이터 앞에 기록된 획득 전문의 서브샘플값들에 대해 동작하며; (b) 상기 획득 전문은 보오 전송속도의 2배 보다 큰 주기로 디스크에 기록되는 샘플링된 진폭 판독 채널.
디스크 저장 매체 상에 위치하는 판독 헤드로부터의 아날로그 판독 신호내의 펄스들을 샘플링함으로써 발생되는 보간된 이산 시간 샘플값들의 시퀀스로부터 사용자 데이터 1/2이 사용자 데이터는 1보다 작은(〈1)코드 전송속도에 따라 코드워드들로 인코딩되며 이 코드워드들은 사전설정된 보오 전송속도로 상기 디스크 저장 매체에 기록됨을 판독하기 위한 샘플링된 진폭 판독 채널로서, (a) 상기 아날로그 판독 신호를 상기 사용자 데이터 전송속도 보다 작은 샘플링 전송속도로 서브샘플링하기 위한 샘플링 장치와; (b) 상기 서브샘플링된 값들에 응답하여 보간된 샘플값들을 발생하기 위한 보간기와; (c) 상기 보간된 샘플값들로부터 검출된 시퀀스를 발생하기 위한 이산 시간 검출기를 구비하는 샘플링된 진폭 판독 채널.
제33항에 있어서, 상기 이산 시간 검출기는 상기 판독 신호의 비선형적인 특성에 정합된 상태 전이도에 따라 동작하는 샘플링된 진폭 판독 채널.
제34항에 있어서, 상기 비선형적인 효과는 일차 펄스 부근에 위치하는 이차 펄스들에 의해 야기된 상기 일차 펄스의 비선형적인 진폭 감소인 부분 삭제 효과인 샘플링된 진폭 판독 채널.
디스크 저장 매체 상에 위치하는 판독 헤드로부터의 아날로그 판독 신호내의 펄스들을 샘플링함으로써 발생되는 보간된 이산 시간 샘플값들의 시퀀스로부터 사용자 데이터 1/2이 사용자 데이터는 1보다 작은(〈1)코드 전송속도에 따라 코드워드들로 인코딩되며 이 코드워드들은 사전설정된 보오 전송속도로 상기 디스크 저장 매체에 기록됨을 독하기 위한 샘플링된 진폭 판독 채널로서, (a) 상기 아날로그 판독 신호를 상기 사용자 데이터 전송속도 보다 작은 샘플링 전송속도로 서브샘플링하기 위한 샘플링 장치와; (b) 상기 서브샘플링된 값들을 동기시켜 동기 샘플값들을 발생하기 위한 타이밍 복구 수단과; (c) 상기 동기 샘플값들로부터 이전 데이터를 검출하기 위한 이산 시간 검출기를 구비하는 샘플링된 진폭 판독 채널.
제36항에 있어서, 상기 이산 시간 검출기는 상기 판독 신호의 비선형적인 특성에 정합된 상태 전이도에 따라 동작하는 샘플링된 진폭 판독 채널.
제37항에 있어서, 상기 비선형적인 효과는 일차 펄스 부근에 위치하는 이차 펄스들에 의해 야기된 상기 일차 펄스의 비선형적인 진폭 감소인 부분 삭제 효과인 샘플링된 진폭 판독 채널.
저장 매체 상에 위치하는 판독 헤드로부터의 아날로그 판독 신호내의 펄스들을 샘플링함으로써 발생되는 이산 시간 샘플값들의 시퀀스로부터 이진 데이터를 판독하기 위한 방법으로서, (a) 상기 아날로그 판독신호를 9/10 보오 전송속도 이하의 샘플링 전송속도로 서브샘플링하여 서브샘플링된 값들을 발생하기 위한 단계와; (b)상기 서브샘플링된 값들을 동기시켜 동기된 샘플값들을 발생하기 위한 단계와; (c)상기 동기된 샘플값들로부터 이진 데이터를 검출하기 위한 단계를 포함하는 이진 데이터 판독 방법.
제39항에 있어서, 상기 이진 데이터를 검출하기 위한 단계는 서브샘플링된 판독 신호에 실질적으로 정합된 상태 전이도에 따라 동작하는 시퀀스 검출기를 사용하는 이진 데이터 판독 방법.
제39항에 있어서, 상기 이진 데이터를 검출하기 위한 단계는 상기 판독 신호의 비선형적인 특성에 정합된 상태 전이도에 따라 동작하는 시퀀스 검출기를 사용하는 이진 데이터 판독 방법.
제41항에 있어서, 상기 비선형적인 효과는 일차 펄스 부근에 위치하는 이차 펄스들에 의해 야기된 상기 일차 펄스의 비선형적인 진폭 감소인 부분 삭제 효과인 이진 데이터 판독 방법.

※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.