KR970703560A - 응용 특정 프로세서 및 그 설계 방법(application specific processor and design method for same) - Google Patents
응용 특정 프로세서 및 그 설계 방법(application specific processor and design method for same) Download PDFInfo
- Publication number
- KR970703560A KR970703560A KR1019960706511A KR19960706511A KR970703560A KR 970703560 A KR970703560 A KR 970703560A KR 1019960706511 A KR1019960706511 A KR 1019960706511A KR 19960706511 A KR19960706511 A KR 19960706511A KR 970703560 A KR970703560 A KR 970703560A
- Authority
- KR
- South Korea
- Prior art keywords
- single chip
- components
- bus
- semiconductor device
- application
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/54—Link editing before load time
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
- G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Software Systems (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Communication Control (AREA)
- Stored Programmes (AREA)
Abstract
어떤 특정된 응용의 요구사항에 부합하는 명령어 세트를 가진 응용 특정 프로세서의 아키텍추어 및 그 설계 방법이 제공된다. 응용 특정 프로세서의 설계 방법은 미리 설계된 기능블록(111-113)의 라이브러리를 이용하는 것에 기초를 둔다. 이러한 미리 실계된 기능블록은 특정된 응용에 의하여 공통적으로 이용되는 복잡한 프로세싱기능을 캡슐화한다. 각각의 미리 지정된 응용 특정기능 블록은 캡슐화된 프로세싱 알고리즘의 어떤 파라미터의 값이 어떤 소망된 값이라도 프로그래밍될 수 있는 레지스터를 이용하여 구현되도록 설계된다. 각각의 미리 지정된 응용 특정 기능블록은 기능블록이 호출, 재구성 및 데이타 입/출력 경로배정 명령을 수행할 수 있게 하는 다목적 버스(110)와 인터페이스할 수 있도록 설계된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 응용 특정 아키텍추어를 나타내는 도.
Claims (50)
- 라이브러리내에 포함되는 미리 설계된 구성요소를 선택하고 집적하므로써 설계되는 단일 칩 반도체 디바이스에 있어서, 신호통신을 위한 버스 및 상기 라이브러리로부터 선택되고 상기 버스를 통하여 통신하고 사용자가 설계한 기능을 협동적으로 실행하는 복수의 응용구성요소로 구성되고, 상기 각각의 선택된 응용 구성요소는 기능블록의 호출시간을 정의하는 시간인수 및 기능블록의 프로세싱 기능을 정의하는 파라미터 인수를 가진 명령어에 대응하여 소정의 기능을 수행하는 프로그램가능 기능블록 및 상기 명령어를 수신하기 위하여 상기 버스에 상기 선택된 응용 구성요소를 인터페이싱하는 인터페이스 블록을 포함하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 상기 인터페이스 블록은 상기 디바이스내의 모든 응용 구성요소에 대하여 실질적으로 동일한 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 상기 기능블록은 활성상태 및 저전력상태를 가지고, 상기 인터페이스 블록은 상기 버스와 상기 기능블록 사이에서 명령 및 데이타를 통신하기 위한 억세스블록 및 상기 기능블록을 상기 활성상태 및 상기 저전력 상태로 스위칭시키기 위하여 상기 버스로부터 수신된 상기 명령, 상기 데이타 및 상기 시간인수에 응답하는 클록 인에이블 블록을 더 포함하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제3항에 있어서, 상기 명령 및 상기 데이타는 쌍으로 상기 버스에 송신되고, 상기 쌍내의 상기 명령 및 데이타의 크기는 상기 선택된 응용 구성요소의 요구사항에 부합하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제3항에 있어서, 상기 클록 인에이블 블록은 시각신호 및 게이팅된 클록 신호를 송신하므로써 상기 기능 블록을 상기 활성상태로 스위칭시키고, 상기 게이팅된 클록 신호를 턴 오프시키므로써 상기 기능블록을 상기 저전력 상태로 스위칭시키는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제5항에 있어서, 상기 기능블륵은 상기 클록 인에이블 블록에게 종료신호를 송신하고, 상기 클럭 인에이블 블록은 상기 종료신호에 응답하여 상기 게이팅된 클록신호를 턴 오프시키는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제5항에 있어서, 상기 버스는 임의의 클록신호를 포함하고, 상기 클록 인에이블 블록은 상기 억세스 블록에 의하여 수신된 상기 클록신호 및 임의의 명령에 대응하여 상기 시작 및 상기 게이팅된 신호를 발생시키는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제3항에 있어서, 상기 기능블록에 의하여 수행되는 상기 소정의 기능은 상기 억세스 블록에 의하여 수신된 상기 명령에 의하여 제어되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 상기 라이브러리내의 적어도 하나의 상기 응용 구성요소는 무선통신과 관련되는 기능을 수행하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 적어도 하나의 상기 선택된 응용 구성요소는 자체적으로 동작하고, 상기 자체 응용 구성요소는 프로그램에 의하여 정의된 시간 에포크에서 호출되고, 상기 자체 응용 구성요소의 상기 기능블록은 상기 소정의 기능을 상기 호출중에 수행하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 작어도 하나의 상기 선택된 응용 구성요소는 상기 사용자가 설계한 기능을 구현하기 위한 프로그램을 포함하고, 상기 프로그램 응용 구성요소는 다른 응용 구성요소에게 구성 명령어 및/또는 호출시간 명령을 송신하므로써 적어도 하나의 상기 다른 응용 구성요소를 호출하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 적어도 하나의 상기 선택된 응용 구성요소는 또다른 선택된 응용 구성요소로부터 구성 명령어 및/또는 호출시간 명령어를 수행하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 적어도 두 개의 상기 응용 구성요소는 클러스터를 형성하고, 상기 클러스내의 상기 응용 구성요소는 별도의 버스를 통하여 연결되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 상기 선택된 응용 구성요소중 어떤 것들은 병렬 프로세싱 모드로 동작되도록 프로그래밍되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 상기 선택된 응용 구성요소중 어떤 것들은 파이프라인 프로세싱 모드를 동작되도록 프로그래밍되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 적어도 하나의 상기 선택된 응용 구성요소는 상기 공유메모리 구성요소인 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제16항에 있어서, 적어도 하나의 상기 선택된 응용 구성요소는 상기 공유메모리 구성요소로부터 입력데이타를 수신하고, 상기 공유메모리 구성요소내에 출력데이타를 저장하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 선택된 응용 구성요소중 하나는 상기 버스를 통하여 명령을 전송하므로써 적어도 하나의 다른 선택된 응용 구성요소의 동작을 제어하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제18항에 있어서, 상기 제어하는 응용 구성요소는 상기 버스를 통하여 상기 제어되는 응용 구성요소에게 클록신호를 전송하고, 상기 제어기는 응용 구성요소는 상기 클록 신호에 의하여 영향받는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제18항에 있어서, 상기 명령은 상기 제어되는 응용을 구성하기 위한 명령을 포함하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 상기 선택된 응용 구성요소는 마이크로 코드를 포함하는 일반적 상태 머신으로 구성되고, 상기 상태 머신은 어떤 정의된 응용기능을 구현하는 상기 마이크로 코드와 결합하여 동작하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제1항에 있어서, 상기 선택된 응용 구성요소중 어떤 것들의 상기 인터페이스 블록은 상기 버스에의 프로그래밍 가능한 인터페이스로 구성되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 통신신호를 이용하는 원격정보 전송을 허락하는 통신 시스템에서 사용하기 위한 라이브러리내에 포함되고 미리 설계된 구성요소를 선택하고 집적하므로써 설계되는 단일 칩 통신 디바이스에 있어서, 상기 라이브러리로부터 선택된 복수의 응용 구성요소, 상기 선택된 응용 구성요소 사이에서 내부신호를 통신하기 위한 버스 및 상기 통신신호에 관련된 외부신호를 적어도 하나의 상기 선택된 응용 구성요소와 결합시키기 위한 수단을 구성되고, 상기 각각의 선택된 응용 구성요소는 기능블록의 호출시간을 정의하는 시간인수 및 기능블록의 프로세싱 기능을 정의하는 파라미터 인수를 가진 명령어에 대응하여 소정의 기능을 수행하는 프로그램 기능블록 및 상기 명령어를 수신하기 위하여 상기 버스에 상기 선택된 응용 구성요소를 인터페이싱하는 인터페이스 블록을 포함하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제23항에 있어서, 상기 내부신호는 적어드 하나의 클록신호를 포함하고, 상기 선택된 응용 구성요소중 어떤 것을 상기 클록신호에 대응하여 동작하는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제24항에 있어서, 상기 인터페이스 블록은 명령을 수신하고 전송하기 위하여 적용되고, 상기 선택된 응용 구성요소중 어떤 것은 상기 클록신호에 대응하여 동작하도록 상기 명령에 의하여 프로그래밍되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제23항에 있어서, 적어도 두 개의 상기 응용 구성요소는 별도의 버스를 이용하여 상호 접속되는 클러스터를 형성하고, 상기 외부신호는 상기 클러스터내의 상기 응용 구성요소에 의하여 프로세싱되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제23항에 있어서, 상기 선택된 응용 구성요소중 어떤 것들은 병렬 프로세싱 모드로 동작되도록 프로그래밍되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제23항에 있어서, 상기 선택된 응용 구성요소중 어떤 것들은 파이프라인 프로세싱 모드를 동작되도록 프로그래밍되는 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제23항에 있어서, 적어도 하나의 상기 선택된 응용 구성요소는 공유메모리 구성요소인 것을 특징으로 하는 단일 칩 반도체 디바이스.
- 제23항에 있어서, 적어도 하나의 상기 선택된 응용 구성요소는 상기 공유메모리 구성요소로부터 입력데이타를 수신하고, 상기 공유메모리 구성요소내에 출력데이타를 저장하는 것을 특징으로 하는 단입 칩 반도체 디바이스.
- 라이브러리 디바이스내에 포함되는 미리 설계된 구성요소를 선택하고 집적하므로써 단일 칩 반도체를 제조하는 방법에 있어서, 상기 라이브러리로부터 복수의 응용 구성요소를 선택하는 단계 및 각각이 시간인수 및 파라미터 인수를 가진 명령어에 따라서 소정의 기능을 수행하는 프로그램 가능한 기능블록을 포함하고, 상기 명령어를 상기 버스를 통하여 통신하고 사용자가 설계한 기능을 협동적으로 실행하는 상기 선택된 응용 구성요소 및 버스를 하나의 칩내에 제조하는 단계로 구성되고, 상기 시간인수는 상기 기능블록의 호출시간을 정의하고 상기 파라미터 인수는 상기 기능블록 및 상기 버스를 통하여 상기 기능블록에 인터페이싱하는 프로세싱 기능을 정의하는 것을 특징으로 하는 단일 칩 반도체의 제조방법.
- 소정의 기능을 수행하기 위한 프로그램 가능한 기능블록 및 각각의 응용 구성요소와의 데이타, 명령 및 클록 정보를 통신하는 버스를 통하여 상기 응용 구성요소에 인터페이싱하기 위한 인터페이스 블록을 포함하는 복수의 미리 설계된 프로그램 가능한 응용 구성요소로 이루어진 단일 칩 집적회로 응용 특정 프로세서를 구성하는 방법에 있어서, 상기 각각의 응용 구성요소를 위하여 상기 기능블록의 호출시간을 특정하는 시간 인수 및 상기 기능블록의 동작 특성을 특정하는 파라미터 인수를 정의하는 단계 및 각각의 상기 선택된 응용 구성요소를 위하여 정의된 상기 인수 및 하나의 명령어 프로그램내에서 그들 간의 협동을 기술하는 단계로 이루어지는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 구성방법.
- 제32항에 있어서, 상기 명령어 프로그램을 컴파일하는 단계 및 상기 프로세서의 동작을 제어하기 위하여 기계어 명령어를 발생시키는 단계를 더 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 구성방법.
- 제32항에 있어서, 적어도 하나의 응용 구성요소를 위한 호출시간은 상기 버스상의 클록정보와 관련하여 정의되는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 구성방법.
- 제32항에 있어서, 적어도 하나의 응용 구성요소는 레지스터를 이용하고, 상기 정의하는 단계는 상기 레지스터를 소망하는 값으로 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 구성방법.
- 제35항에 있어서, 상기 레지스터는 다른 상기 복수의 응용 구성요소에 의하여 공유되는 메모리를 포함하는 하나의 상기 응용구성 요소내에 위치하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 구성방법.
- 제32항에 있어서, 상기 복수의 응용 구성요소중의 하나는 다른 상기 복수의 응용 구성요소에 의하여 공유된 메모리이고, 상기 정의하는 단계는 적어도 하나의 상기 다른 응용 구성요소를 위한 상기 메모리내의 입력 및 출력 데이타의 어드레스를 프로그래밍하는 단계를 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 구성방법.
- 기능블록 및 기능구성 요소를 버스에 인터페이싱하기 위한 인터페이스 블록으로 구성되고 명령, 데이타 및 클록신호를 각각의 구성요소와의 통신을 하는 상기 버스와 접속된 복수의 미리 설계된 구성요소중에서 선택된 구성요소를 포함하는 단일 칩 집적회로를 설계하기 위한 프로세스에 있어서, 상기 집적회로의 구성을 상기 미리 설계된 구성요소의 하나 또는 클래스에 대응하고 상기 대응하는 구성요소의 선택가능 특성을 정의하는 사용자 선택가능 속성을 포함하는 소정의 명령어 세트에서 선택된 것들로 기술하는 단계 및 상기 기술은 상기 집적회로의 물리적 구조의 자동 설계에서 사용되기에 적절한 하드웨어 기술언어로 변환시키는 단계를 포함하는 것을 특징으로 하는 단일 칩 집적회로를 설계를 위한 프로세스.
- 제38항에 있어서, 상기 집적회로가 클록을 포함하고 상기 선택가능 특성은 상기 버스의 클록 속도인 것을 특징으로 하는 단일 칩 집적회로를 설계를 위한 프로세스.
- 제38항에 있어서, 상기 하드웨어 기술언어를 합성하는 단계 및 컴퓨터 이용 설계 기법을 이용하여 상기 집적회로를 제조하는 단계 및 장치를 제조하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로를 설계를 위한 프로세스.
- 제38항에 있어서, 상기 하드웨어 구성요소의 상기 기능블록은 합성 후 사용자 프로그래밍 가능하고, 상기 선택된 하드웨어 구성요소의 각각의 기능블록을 위하여 상기 기능 블록의 호출시간을 특정하는 시간 인수 및 상기 기능블록의 프로세싱 기능을 특정하는 파라미터 인수를 정의하는 단계 및 각각의 상기 선택된 하드웨어 구소요소를 위하여 상기 정의된 인수 및 명령어 프로그램내에서 그들 사이의 협동을 기술하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로를 설계를 위한 프로세스.
- 제41항에 있어서, 상기 하드웨어 기술언어를 이용하고 상기 기계어 명령어를 하나 이상의 제조된 구성요소로 로딩하여 상기 프로세서를 제조하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로를 설계를 위한 프로세스.
- 소정의 기능을 수행하기 위한 기능블록 및 하드웨어 구성요소를 버스에 인터페이싱 하기 위한 인터페이스 블록으로 구성된 미리 설계된 사용자-구성가능 하드웨어 구성요소의 라이브러리 및 상기 구성요소와의 명령, 데이타 및 클록신호를 통신하기 위한 사용자-구성가능 버스를 이용하여 단일 칩 집적회로 응용 특정 프로세서를 설계하는 방법에 있어서, 상기 프로세서의 소망하는 기능에 대응하여 상기 라이브러리로부터 복수의 상기 하드웨어 구성요소를 선택하는 단계, 하나 이상의 상기 선택된 하드웨어 구성요소를 이용하여 속성을 정의하므로써 상기 프로세서의 속성을 영구히 구성하는 단계 및 하드웨어 기술언어를 이용하여 상기 프로세서를 정의하는 단계로 이루어지는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.
- 제43항에 있어서, 상기 속성은 상기 선택된 구성요소의 하나에 의하여 이용되는 레지스터의 크기인 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.
- 제43항에 있어서, 상기 버스의 폭을 영구히 구성하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.
- 제43항에 있어서, 상기 버스의 클록속도를 영구히 구성하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.
- 제43항에 있어서, 컴퓨터 이용설계 도구를 이용하여 상기 프로세서를 정의하는 상기 하드웨어 기술언어를 합성하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.
- 제43항에 있어서, 상기 하드웨어 구성요소의 상기 기능블록은 합성 후 사용자 프로그래밍 가능하고, 각각의 상기 선택된 하드웨어 구성요소의 각각의 기능블록을 위하여 상기 기능블록의 호출시간을 특정하는 시간인수 및 상기 기능블록의 프로세싱기능을 특정하는 파라미터 인수를 정의하는 단계 및 각각의 상기 선택된 하드웨어 구소요소를 위하여 상기 정의된 인수 및 명령어 프로그램내에서 그들 사이의 협동을 기술하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.
- 제48항에 있어서, 상기 명령어 프로그램을 컴파일하는 단계 및 상기 프로세서의 동작을 제어하기 위하여 기계어 명령어를 발생시키는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.
- 제49항에 있어서, 상기 하드웨어 기술언어를 이용하고 상기 기계어 명령어를 하나 이상의 제조된 구성요소로 로딩하여 상기 프로세서를 제조하는 단계를 더욱 포함하는 것을 특징으로 하는 단일 칩 집적회로 응용 특정 프로세서의 설계방법.※ 참고사항:최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/243,963 | 1994-05-17 | ||
US08/243,963 US5623684A (en) | 1994-05-17 | 1994-05-17 | Application specific processor architecture comprising pre-designed reconfigurable application elements interconnected via a bus with high-level statements controlling configuration and data routing |
Publications (2)
Publication Number | Publication Date |
---|---|
KR970703560A true KR970703560A (ko) | 1997-07-03 |
KR100358631B1 KR100358631B1 (ko) | 2003-01-24 |
Family
ID=22920817
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960706511A KR100358631B1 (ko) | 1994-05-17 | 1995-05-17 | 애플리케이션특정프로세서및그설계방법 |
Country Status (8)
Country | Link |
---|---|
US (1) | US5623684A (ko) |
EP (1) | EP0760128A4 (ko) |
JP (1) | JP3202750B2 (ko) |
KR (1) | KR100358631B1 (ko) |
CN (1) | CN1099636C (ko) |
AU (1) | AU2636895A (ko) |
RU (1) | RU2147378C1 (ko) |
WO (1) | WO1995031778A1 (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100533307B1 (ko) * | 2002-04-26 | 2005-12-05 | 가부시끼가이샤 도시바 | 시스템 온 칩을 개발하기 위한 개발 환경의 생성 방법 및 그 프로그램을 기억한 매체 |
Families Citing this family (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5799091A (en) * | 1996-05-24 | 1998-08-25 | Lsi Logic Corporation | Single chip solution for multimedia GSM mobile station systems |
US6195593B1 (en) * | 1997-09-03 | 2001-02-27 | Seiko Epson Corporation | Reusable modules for complex integrated circuit devices |
US6138229A (en) * | 1998-05-29 | 2000-10-24 | Motorola, Inc. | Customizable instruction set processor with non-configurable/configurable decoding units and non-configurable/configurable execution units |
US6968514B2 (en) | 1998-09-30 | 2005-11-22 | Cadence Design Systems, Inc. | Block based design methodology with programmable components |
EE200100189A (et) | 1998-09-30 | 2002-08-15 | Cadence Design Systems, Inc. | Plokkidel põhineva väljatöötamise metodoloogia |
JP2000315222A (ja) | 1999-04-30 | 2000-11-14 | Matsushita Electric Ind Co Ltd | 集積回路装置の設計用データベース及び集積回路装置の設計方法 |
JP4077578B2 (ja) | 1999-04-30 | 2008-04-16 | 松下電器産業株式会社 | 集積回路装置の設計方法 |
US7062769B1 (en) | 1999-07-07 | 2006-06-13 | National Semiconductor Corporation | Object-oriented processor design and design methodologies |
JP3974300B2 (ja) | 1999-11-18 | 2007-09-12 | 松下電器産業株式会社 | Ipベースlsi設計システムおよび設計方法 |
US7080183B1 (en) * | 2000-08-16 | 2006-07-18 | Koninklijke Philips Electronics N.V. | Reprogrammable apparatus supporting the processing of a digital signal stream and method |
US6630964B2 (en) * | 2000-12-28 | 2003-10-07 | Koninklijke Philips Electronics N.V. | Multi-standard channel decoder for real-time digital broadcast reception |
US20020112219A1 (en) * | 2001-01-19 | 2002-08-15 | El-Ghoroury Hussein S. | Matched instruction set processor systems and efficient design and implementation methods thereof |
US7055019B2 (en) * | 2001-02-13 | 2006-05-30 | Ellipsis Digital Systems, Inc. | Matched instruction set processor systems and method, system, and apparatus to efficiently design and implement matched instruction set processor systems by mapping system designs to re-configurable hardware platforms |
US20020116166A1 (en) * | 2001-02-13 | 2002-08-22 | El-Ghoroury Hussein S. | Matched instruction set processor systems and method, system, and apparatus to efficiently design and implement matched instruction set process systems using interconnected design components |
US6938237B1 (en) | 2001-06-29 | 2005-08-30 | Ellipsis Digital Systems, Inc. | Method, apparatus, and system for hardware design and synthesis |
EP1286279A1 (de) * | 2001-08-21 | 2003-02-26 | Alcatel | Konfigurations tool |
US7266487B1 (en) | 2001-08-29 | 2007-09-04 | Ellipsis Digital Systems, Inc. | Matched instruction set processor systems and method, system, and apparatus to efficiently compile hardware and software designs |
JP2003316838A (ja) * | 2002-04-19 | 2003-11-07 | Nec Electronics Corp | システムlsiの設計方法及びこれを記憶した記録媒体 |
US7131097B1 (en) * | 2002-09-24 | 2006-10-31 | Altera Corporation | Logic generation for multiple memory functions |
WO2004040445A1 (en) * | 2002-10-29 | 2004-05-13 | Freescale Semiconductor, Inc. | Method and apparatus for selectively optimizing interpreted language code |
US7380151B1 (en) | 2002-12-11 | 2008-05-27 | National Semiconductor Corporation | Apparatus and method for asynchronously clocking the processing of a wireless communication signal by multiple processors |
US7016695B1 (en) | 2002-12-11 | 2006-03-21 | National Semiconductor Corporation | Apparatus and method for processing a deterministic data flow associated with a wireless communication signal |
CN1315037C (zh) * | 2002-12-27 | 2007-05-09 | 联想(北京)有限公司 | 虚拟信息流总线接口单元及其数据处理方法 |
US7017127B1 (en) | 2003-06-02 | 2006-03-21 | National Semiconductor Corporation | Method and system for enabling energy efficient wireless connectivity |
US6980148B1 (en) | 2004-12-07 | 2005-12-27 | National Semiconductor Corporation | Pipelined analog to digital converter that is configurable based on wireless communication protocol |
US7205923B1 (en) | 2004-12-07 | 2007-04-17 | National Semiconductor Corporation | Pipelined analog to digital converter that is configurable based on mode and strength of received signal |
US7193553B1 (en) | 2004-12-07 | 2007-03-20 | National Semiconductor Corporation | Analog to digital converter with power-saving adjustable resolution |
US9075623B2 (en) | 2012-01-18 | 2015-07-07 | International Business Machines Corporation | External auxiliary execution unit interface for format conversion of instruction from issue unit to off-chip auxiliary execution unit |
US9536535B2 (en) * | 2012-03-30 | 2017-01-03 | Intel IP Corporation | Decoding wireless in-band on-channel signals |
CN106463039B (zh) * | 2014-05-16 | 2019-11-26 | 凌力尔特有限公司 | 配置信号处理系统 |
US9747197B2 (en) | 2014-05-20 | 2017-08-29 | Honeywell International Inc. | Methods and apparatus to use an access triggered computer architecture |
US10353681B2 (en) | 2014-05-20 | 2019-07-16 | Honeywell International Inc. | Systems and methods for using error correction and pipelining techniques for an access triggered computer architecture |
CN105435455A (zh) * | 2016-01-26 | 2016-03-30 | 青岛大学 | 一种可调式计数跷跷板 |
CN111988417B (zh) * | 2020-08-28 | 2022-07-19 | 电子科技大学 | 物联网终端的通信控制方法 |
CN112463723A (zh) * | 2020-12-17 | 2021-03-09 | 王志平 | 一种微内核阵列的实现方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62189739A (ja) * | 1986-02-17 | 1987-08-19 | Hitachi Ltd | 半導体集積回路装置 |
JPS63308343A (ja) * | 1987-06-10 | 1988-12-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
US5197016A (en) * | 1988-01-13 | 1993-03-23 | International Chip Corporation | Integrated silicon-software compiler |
US4951221A (en) * | 1988-04-18 | 1990-08-21 | General Electric Company | Cell stack for variable digit width serial architecture |
CN1016815B (zh) * | 1988-05-20 | 1992-05-27 | 武汉市半导体器件厂 | 通用测试,控制模块 |
US5173864A (en) * | 1988-08-20 | 1992-12-22 | Kabushiki Kaisha Toshiba | Standard cell and standard-cell-type integrated circuit |
US5283753A (en) * | 1991-07-25 | 1994-02-01 | Motorola, Inc. | Firm function block for a programmable block architected heterogeneous integrated circuit |
JP2791243B2 (ja) * | 1992-03-13 | 1998-08-27 | 株式会社東芝 | 階層間同期化システムおよびこれを用いた大規模集積回路 |
-
1994
- 1994-05-17 US US08/243,963 patent/US5623684A/en not_active Expired - Fee Related
-
1995
- 1995-05-17 AU AU26368/95A patent/AU2636895A/en not_active Abandoned
- 1995-05-17 JP JP52979295A patent/JP3202750B2/ja not_active Expired - Fee Related
- 1995-05-17 EP EP95921243A patent/EP0760128A4/en not_active Withdrawn
- 1995-05-17 KR KR1019960706511A patent/KR100358631B1/ko not_active IP Right Cessation
- 1995-05-17 CN CN95194008A patent/CN1099636C/zh not_active Expired - Fee Related
- 1995-05-17 RU RU96123900A patent/RU2147378C1/ru active
- 1995-05-17 WO PCT/US1995/005964 patent/WO1995031778A1/en active Application Filing
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100533307B1 (ko) * | 2002-04-26 | 2005-12-05 | 가부시끼가이샤 도시바 | 시스템 온 칩을 개발하기 위한 개발 환경의 생성 방법 및 그 프로그램을 기억한 매체 |
Also Published As
Publication number | Publication date |
---|---|
US5623684A (en) | 1997-04-22 |
AU2636895A (en) | 1995-12-05 |
RU2147378C1 (ru) | 2000-04-10 |
CN1099636C (zh) | 2003-01-22 |
JP3202750B2 (ja) | 2001-08-27 |
CN1157662A (zh) | 1997-08-20 |
EP0760128A1 (en) | 1997-03-05 |
JPH10507013A (ja) | 1998-07-07 |
EP0760128A4 (en) | 2005-02-09 |
WO1995031778A1 (en) | 1995-11-23 |
KR100358631B1 (ko) | 2003-01-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR970703560A (ko) | 응용 특정 프로세서 및 그 설계 방법(application specific processor and design method for same) | |
US5475583A (en) | Programmable control system including a logic module and a method for programming | |
RU96123900A (ru) | Специализированный процессор и способ его конструирования | |
US6326806B1 (en) | FPGA-based communications access point and system for reconfiguration | |
US20090144485A1 (en) | Process for automatic dynamic reloading of data flow processors (dfps) and units with two- or three-dimensional programmable cell architectures (fpgas, dpgas, and the like) | |
WO2016209406A1 (en) | Computer architecture using rapidly reconfigurable circuits and high-bandwidth memory interfaces | |
US4835414A (en) | Flexible, reconfigurable terminal pin | |
JP2000181566A (ja) | マルチクロック並列処理装置 | |
US8170860B2 (en) | Method and device for emulating control and/or regulating functions of a control or regulating device | |
US5623687A (en) | Reset configuration in a data processing system and method therefor | |
JPH1049510A (ja) | 集積回路プロセッサ | |
US7603542B2 (en) | Reconfigurable electric computer, semiconductor integrated circuit and control method, program generation method, and program for creating a logic circuit from an application program | |
CN105137903A (zh) | 一种在SocFPGA上实现PLC运行环境的方法 | |
JP3651573B2 (ja) | ファクトリーオートメーションシステムの制御方法、ファクトリーオートメーションシステムの中央制御装置 | |
US6341367B1 (en) | Hardware realized state machine | |
EP1570360B1 (en) | A method for direct memory access, related system and computer program product | |
JPH0816220A (ja) | プログラマブルシーケンスコントローラ | |
Möller et al. | A NoC-based infrastructure to enable dynamic self reconfigurable systems | |
US5258905A (en) | Expanded programmable machine controller | |
EP1425673B1 (en) | Method of transferring data in an electronic circuit, electronic circuit and relating device | |
JP3129397B2 (ja) | マイクロコンピュータ用エミュレーション装置 | |
JPH02202604A (ja) | 外部拡張型プログラマブル・コントローラ | |
JP2792491B2 (ja) | エミュレーション装置 | |
JPH04288603A (ja) | 数値制御装置 | |
KR100268903B1 (ko) | 단일칩 마이크로 컨트롤러 유닛 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
N231 | Notification of change of applicant | ||
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20091005 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |