JPH10507013A - 特定用途向けプロセッサおよびその設計方法 - Google Patents

Abstract

(57)【要約】 特定要素のニーズを満たす命令セットを有する特定用途向けプロセッサのアーキテクチャおよび設計方法を提供する。特定用途向けプロセッサ設計方法は、事前に設計された機能ブロックのライブラリ（１１１ないし１１３）の使用に基づくものである。これらの機能ブロックは、特定の用途によって最も一般的に使用される複雑な処理を密封する。各設計済み特定用途向け機能ブロックは、所望の値を用いてプログラムできるレジスタを使用して、密封された処理アルゴリズムのある種のパラメータの値が実施されるように設計される。各設計済み特定要素向け機能ブロックは、機能ブロック自体が呼出しコマンド、再構成コマンド、データ入出力経路指定コマンドを受け入れるための多目的バス（１１０）とのインタフェースをとれるように設計される。

Description

【発明の詳細な説明】 特定用途向けプロセッサおよびその設計方法 発明の背景 本発明は全般的には、複雑な特定用途向け集積回路に関し、詳細には、分散並 列プロセッサ・アーキテクチャと、そのような複雑な集積回路を容易に設計でき るようにする設計方法に関する。 集積回路技法は、少数（１００個以下のトランジスタ）のゲートの集積から非 常に多数（数百万個のトランジスタ）のゲートの集積まで進歩してきた。その結 果、ますます複雑になる機能を実行する集積回路（ＩＣ）を作製し、それによっ て多数の離散構成要素を寸法、コスト、信頼性面のそれに応じた利益で置き換え ることが可能になっている。しかし、回路が複雑であり、使用可能なトランジス タの数が多いため、ＩＣの設計はより困難になっている。したがって、ＩＣ設計 者がＩＣをより効率的に設計するのを助けるツールが開発された。そのようなツ ールの目的は、設計者が、トランジスタやゲートを操作する必要なしにターゲッ ト論理機構を合成するのを容易にすることである。 汎用プロセッサ・アーキテクチャでは、複雑な関数を実施する１組のプログラ ム済み命令として順序付けることができる（加算、乗算、比較など）基本的な低 位命令がハードウェアにおいて実施される。そのようなアーキテクチャは、一連 の動作に関するピーク・スループット・ニーズを満たさなければならない中央演 算処理装置（ＣＰＵ）によって達成できるスループットによって制限される。そ のような制限のためにしばしば、ハードウェアの負担が大きくなり、設計された ハードウェアの使用が非効率的なものになる。また、そのような中央制御式アー キテクチャの電力管理は通常、困難である。 設計者は、効率的なハードウェア実施態様を用いて設計スループットの目標を 満たすために多くの場合、合成後のプログラム可能性によって与えられるシステ ム設計の融通性を犠牲にして特定用途向け集積回路設計技法を使用している。 一般に、ＩＣ設計者を助ける２つの手法、すなわち「標準セル」技法および 「ゲート・アレイ」技法が開発されている。これらの技法は、米国特許第５１１ ９３１４号（Ｈｏｔｔａ ほか）、第５１７３８６４号（Ｗａｔａｎａｂｅ ほ か）、第５１９７０１６号（ＳＵＧＩＭＯＴＯ ほか）、第５２８３７５３号（ Ｓｃｈｕｃｋｅｒ ほか）で全般的に論じられている。標準セル手法では、一般 に使用される論理ブロックが慎重に設計され、セル・ライブラリに記憶される。 設計者は、必要な機能が提供されるように適当な論理ブロックを検索し相互接続 することができる。通常、このようなブロックは、ＮＡＮＤゲートやＮＯＲゲー トなど基本的な論理構造、または加算器やマルチプレックスなど他の簡単な論理 ブロックである。論理ブロックは、ブロックの適当な入出力端子間で導体を経路 指定することによって相互接続することができる。 ゲート・アレイ技法では、第１導電相互接続レベルまで（第１導電相互接続レ ベルを含まない）の同じ集積回路素子（ゲート）を含む多数のベース・ウェハが 製造される。ＩＣ設計者は、事前に製造されたゲートを相互接続するために使用 される導電パターンのみを指定することによってゲート・アレイを「カスタマイ ズ」する。 この両方の手法に関する１つの問題は、それらの手法を使用して、複雑な機能 を実行するＩＣを設計することが困難であることである。これは、標準セルおよ びゲート・アレイが、すべてのタイプの用途に対して基本的なあるいは簡単な論 理ブロックであるからである。したがって、このような基本的な構成単位を有用 な特定用途向け集積回路として集積するには長い時間と、高い技能と、多大な労 力が必要である。また、レイアウトおよびタイミング面の制約と、このような論 理ブロックを相互接続するのに必要な設計上の労力のために通常、設計者の自由 が制限され、設計時間が長くなる。 一例を挙げれば、通信用途に使用される回路は通常、複雑な信号処理動作を実 行する。そのような回路の例には、有限インパルス応答フィルタ、無限インパル ス応答フィルタ、復調器、相関器がある。これらの回路には複雑な数学的アルゴ リズムが組み込まれており、このようなアルゴリズムを理解し設計することがで きるのは極めて熟練したエンジニアだけである。したがって、標準セル技法およ びゲート・アレイ技法と共に使用できる基本的な構成単位を使用してこれらの回 路を実施することは非常に厄介である。 標準セル設計法およびゲート・セル設計法を使用する複雑な集積回路の設計に 関連するいくつかのレイアウト制約は、Ｓｃｈｕｃｋｅｒ ほかで対処されてい る。この特許に記載されたブロック・アーキテクチャ式集積回路設計手法では、 すでに開発されている論理ブロックを再使用することができるが、様々な論理ブ ロックを相互接続する複雑さに対処できない。また、記載された集積回路設計手 法では、電力管理は行われない。電力管理は、多数のゲートを組み込んだ複雑な ＩＣの重要な因子である。 いくつかの電子システム製造業者は、前述の問題を解決するためにまったく異 なる方式を使用している。これらの製造業者は、カスタム設計ＩＣに依存するの ではなく、マイクロコントローラやディジタル信号プロセッサなどの汎用ＩＣを 使用している。このようなＩＣは、１秒当たりに多数の命令を実行することがで きる。通常、このようなＩＣの機能をカスタマイズするにはソフトウェアが使用 される。 このような汎用ＩＣを使用することの１つの問題は、特定用途向けＩＣのスル ープットに匹敵するスループットを達成できないことである。高速通信システム など、処理速度が重要な因子である多数の用途では、汎用ＩＣの性能は受け入れ られない。さらに、ソフトウェアを使用しても、複雑な処理アルゴリズムを実施 するために極めて熟練したエンジニアが必要になるという要求は変わらない。 ＳＵＧＩＭＯＴＯ ほかは、汎用プロセッサと、多数のデータ・バス、アドレ ス・バス、制御バス上で接続された複数の論理ブロックとを組み込んだ特定用途 向け集積回路を設計するコンピュータ支援システムおよび方法を開示している。 この設計手法はいくつかの欠点を有する。第１に、この手法には、統合シリコン ・ソフトウェア・コンパイラによってハードウェア・ブロックとして合成された 論理ブロック、すなわち、システム・スループットを向上させるために組み込ま れる、比較器、加算器、マルチプレックス、カウンタなど基本的なサポート機能 に関する合成後プログラミングを実行する能力が欠けている。また、複雑な処理 ニーズは依然としてソフトウェアで実施され、したがって複雑なシステムの場合 には熟練した設計者が必要になる。また、ＳＵＧＩＭＯＴＯ ほかに記載された 集積回路設計手法は、電力管理用の機能を組み込んでいない。 したがって、ある設計から他の設計へ再使用することができるが、電力効率的 な集積回路設計を有する特定の用途の改良の必要性およびグレードアップの必要 性を満たすように合成後にプログラムすることができる機能ブロックとして、複 雑な特定用途向け処理を効果的に密封できるようにするブロック・アーキテクチ ャ式特定用途向け集積回路および設計方法が必要である。 発明の概要 本発明は、各命令が、特定の用途クラスに有用な上位動作・処理機能を指定す る特定用途向け命令セットを使用する（単一チップ上で実施できる）特定用途向 けプロセッサ（ＡＳＰ）アーキテクチャを含む。特定の用途クラス（たとえば、 通信製品）の処理ニーズがまず分析されて動作にグループ化され、その用途によ って最も一般的に使用される処理アルゴリズムが複数の機能ブロックにグループ 化される。それにより、非常に複雑であるが頻繁に使用される、単一の機能ブロ ックへのデータ変換のタイプを捕捉する。各機能ブロックは、命令セットの特定 用途向け命令に対応する。これらの特定用途向け命令は、多目的バスによって相 互接続されるように設計されたハードウェア機能ブロックとして実施される。使 用時には、相互接続されたハードウェア機能ブロックは、その特定用途を実施す るために設計者によって指定された命令のプログラムに従って順序付けられる。 多くの機能ブロック内では、ブロックによって実施される処理アルゴリズムのあ る種のパラメータの値が、複数の可能な値のうちの１つを用いてプログラムでき るレジスタを使用して指定される。したがって、各機能ブロックは、設計者から は、パラメータによってプログラム可能な特定用途向け高位動作または命令とみ なすことができる。 これらの機能ブロックはそれぞれ、特定用途向け高位動作を形成するように構 成されグループ化された多数の低位処理プリミティブを含む。これらの機能ブロ ックのそれぞれが特定用途に関する高位動作なので、これらの機能ブロックは、 特定用途向け言語の「シンタックス」を形成するものとみなすことができ、すな わち、機能ブロックは、ＡＳＰの動作をプログラムする特定用途向け言語で使用 される符号を含む。下記では、本発明のシステムおよび方法によって使用される 機能ブロックを相互交換可能に「用途シンタックス」または「用途要素」と呼ぶ 。ライブラリ中の各用途シンタックスは、機能ブロックと多目的バスのインタフ ェースをとるインタフェース・ブロックも含む。 用途シンタックスは、集積回路の構成単位とみなすことができ、ターゲット技 術（たとえば、ＣＭＯＳなど特定のマイクロエレクトロニクス集積技術）向けに 事前に設計され、実施され、最適化される。 事前に設計された特定用途向け機能ブロック（用途シンタックス）は、下記の ように本発明のＡＳＰの設計プロセスを容易にするために設計ライブラリ内でグ ループ化される。設計者はまず、特定用途の設計要求を分析し、特定用途向け命 令を使用してプログラムを作成する場合と同様に、その設計要求を、ライブラリ から選択された特定用途向け機能ブロックのサブセットとして記述する。選択さ れた機能ブロックは次いで、各機能ブロック内に埋め込まれた標準多目的バス・ インタフェースによって相互接続される。この集積設計は、プログラム可能なＡ ＳＰ集積回路として合成することができる。合成されたＡＳＰ集積回路の合成後 調整は、各特定用途向け機能ブロックを順次呼び出し、再構成コマンドおよびデ ータ入出力経路指定コマンドを各機能ブロックに提供する命令プログラムを使用 して行われる。各特定用途向け機能ブロックの設計内に電力管理設計機能が組み 込まれ、そのため、大多数の機能ブロック論理機構は、受け取った呼出しコマン ドを実行するのに必要な時間中しかオンにすることができない。 本発明によるＡＳＰの設計は、設計者が各用途シンタックスに関連する複雑な アルゴリズムの深い知識なしにシステム・レベル要求を直接ＡＳＰ実施態様に変 換できるように高位プログラミング言語によって簡略化される。この言語を使用 すると、それぞれの異なる用途シンタックス間の関係、すなわち、入出力位置、 構成、多目的バス・クロックに対する各用途シンタックスが呼び出される時間を 含め、各用途シンタックスのパラメータ間の関係を指定する簡単なプログラムを 用いて本発明によるＡＳＰを設計することができる。指定されないパラメータは 、事前に定義されたデフォルト値に設定される。 本発明のＡＳＰアーキテクチャおよび設計方法を使用して様々な製品を設計す ることができる。たとえば、ライブラリが、通信システムに関係する用途シンタ ックスを含む場合、そのシンタックスを使用して、携帯電話、無線ローカル・エ リア・ネットワーク、専用通信網、ディジタル・ケーブル・ネットワーク用の製 品を設計することができる。その結果、用途シンタックスの設計コストはライブ ラリの多数のユーザ間で償却することができる。 本発明の方法は、ＡＳＰ用の簡略化された高位設計技法も提供する。各用途シ ンタックスは、事前に定義された入出力特性を有する「ブラック・ボックス」と みなすことができる。したがって、ライブラリの設計者は、これらの複雑な特定 用途向け機能をどのように実施するかを深く理解する必要はない。設計者は、シ ステム・レベル構成単位または用途シンタックスを用いて作業するだけでよい。 このような用途シンタックスを使用してシステムを設計する方が、標準セルを選 択し、構成し、接続し、あるいは数千のゲートを相互接続することによって同じ 機能を実施するよりもはるかに容易でかつ高速である。その結果、製品を設計す るコストが著しく低減され、製品の設計に伴う市場時間が著しく短縮される。 また、本発明のＡＳＰおよび設計方法によって製品機能拡張および改良のコス トが低減される。開示したＡＳＰアーキテクチャ、用途シンタックス・ライブラ リ、設計方法を使用すると、用途シンタックスを削除し挿入し、次いで特定用途 向け集積回路の新しいバージョンを再合成することによって、製品の変更または 製品への機能の追加が容易に行われる。システム全体を再設計する必要はない。 また、各用途シンタックスの設計内の固有の合成後プログラム可能性のために、 再合成の必要なしに、実施されたＡＳＰをプログラムすることによって製品の機 能拡張を行うことができる。したがって、製品の機能拡張および改良のコストは 大幅に低減される。 本発明の用途シンタックス間の相互接続によって、１組の用途シンタックスが 非同期的に動作することができるように、多目的バスを使用した粗結合が可能に なる。多目的バス上の各用途シンタックスは、同時に呼び出す（並列処理）こと も、あるいは時間的にずらして処理する（パイプライン処理）こともできる。ま た、用途シンタックスがイネーブルされるのは、その処理機能が必要とされると きだけである。用途シンタックスの電力使用が、それがイネーブルされるかどう かに依存するので、この機能によって固有の効率的な電力管理が可能になる。 多目的バスは、コマンドとデータの両方を保持するために使用される。コマン ドとデータは、多目的バスへの単一のアクセスによって同時に送られるように対 にされる。コマンドおよびデータに割り振られるバス中のワードの数は、各アク セスごとに異なる。この「移動境界」機能によって多機能バスの効率を最大にす ることができる。 本発明のアーキテクチャでは、分散制御も可能であり、それによって各用途シ ンタックスは、コマンドおよびデータを生成し、他の用途シンタックスへ送るこ とができる。したがって、中央制御装置は必要とされない。この分散制御手法で は、高度に時間順序付けされたマルチモード特定用途向け処理を効率的に実施す ることができる。しかし、本発明のアーキテクチャでは、ある用途シンタックス を使用して、ＡＳＰ内で他のいくつかの用途シンタックスを制御することができ る。ある用途シンタックスが他の用途シンタックス群の中央制御装置になると、 制御される用途シンタックスは用途シンタックス「クラスタ」として指定される 。このように、広いインタフェース帯域幅ニーズを有する用途シンタックスを、 前述の多目的バスとは別の単一の物理インタフェースを有する群として相互接続 することができる。この用途シンタックス・クラスタ化によって、相互接続イン タフェース帯域幅を集積回路内のデータ・フローの帯域幅に整合するように調整 することができる。この機能によってデータ・フローの輻輳が回避される。 用途シンタックスの１つの用途は、ディジタル通信の領域である。用途シンタ ックスは、ディジタル・フィルタ、相関器、復調器、エラー訂正など複雑なアル ゴリズムを含む。本発明のアーキテクチャでは、通信システム設計者は、これら のアルゴリズムの詳細を理解する必要はない。設計者は、適当な用途シンタック スを統合するに過ぎず、スペクトル拡散、周波数ホッピング、時分割多重アクセ ス・モデムなど様々な製品用の複雑な通信特定用途向け集積回路を容易に設計す ることができる。 図面の簡単な説明 第１図は、本発明の特定用途向けアーキテクチャを示す図である。 第２図は、本発明の用途シンタックス中のインタフェース・アクセス論理ブロ ックを示す図である。 第３図は、本発明の用途シンタックス中のクロック・イネーブル論理ブロック を示す図である。 第４図は、本発明の用途シンタックス中の用途シンタックス論理ブロックを示 す図である。 第５図は、ＡＳＰの設計方法を示す流れ図である。 第６図は、本発明の特定通信用途向けアーキテクチャを使用して実施されるモ デムのブロック図である。 第７図は、第６図のモデムのデータ・フロー図である。 第８図は、第６図のモデムのパイプライン処理機能を示すタイミング図である 。 本発明の他の態様および利点は、一例として本発明の原則を開示する添付の図 面および表に関連して本発明の下記の説明を読めば明らかになろう。 発明の詳細な説明 本発明は、それぞれ、特定の機能を実行するように設計された複数の機能要素 が、協同してタスクを実行するように接続されたプロセッサ・アーキテクチャお よび設計方法である。これらの機能要素が集積されるアーキテクチャと、用途依 存処理を実行するための機能要素の集合を、本明細書では特定用途向けプロセッ サ（ＡＳＰ）と呼ぶ。 第１図は、本発明のＡＳＰアーキテクチャ１００の概略図である。第１図は、 コマンド／データ／タイミング・バス１１０と、用途シンタックス１１１、１１ ２、１１３など複数の用途シンタックスを示す。これらの用途シンタックスはそ れぞれ異なるものでよく、あるいはそのうちのいくつかが同じであってもよい。 用途シンタックス間の通信は、コマンド／データ／タイミング・バス１１０を通 じて実行される。 各用途シンタックスは、コマンド／データ／タイミング・バス１１０とのイン タフェースをとる基本的に同じいくつかの回路を含む。したがって、用途シンタ ックス１１１など１つの用途シンタックスのみのインタフェース回路を詳しく説 明すれば十分である。用途シンタックス１１１は、クロック・イネーブル論理ブ ロック１２１と、インタフェース・アクセス論理ブロック１２３と、用途シンタ ックス論理ブロック１２５とを含む。用途シンタックス論理ブロック１２５は、 事前に定義された機能を実行する。たとえば、第１図は、用途シンタックス論理 ブロック１２５が、外部インタフェース１３１線として指定された二方向経路を 通じて用途シンタックス１１１に供給されたユーザ・データに作用することを示 す。クロック・イネーブル論理ブロック１２１およびインタフェース・アクセス 論理ブロック１２３は、用途シンタックス論理ブロック１２５とコマンド／デー タ／タイミング・バス１１０のインタフェースをとる。クロック・イネーブル論 理ブロック１２１は、用途シンタックス論理ブロック１２５にタイミング信号を 提供し、用途シンタックス論理ブロック１２５をその機能が必要なときにのみイ ネーブルする。インタフェース・アクセス論理ブロック１２３によって、用途シ ンタックス論理ブロック１２５は、コマンド／データ／タイミング・バス１１０ を介して、他の用途シンタックスからコマンドおよびデータを受け取り、他の用 途シンタックスへコマンドおよびデータを送ることができる。 ＡＳＰアーキテクチャ１００では、各用途シンタックス中のクロック・イネー ブル・ブロック１２１およびインタフェース・アクセス論理ブロック１２３の構 造はほぼ同じである。ただし、用途シンタックスのアドレスなどいくつかの独自 の構成要素は異なる。用途シンタックス・ブロック１２５中のいくつかの構成要 素はすべての用途シンタックスに共通のものである（たとえば、クロック・イネ ーブル・ブロック１２１およびインタフェース・アクセス論理ブロック１２３と のインタフェースをとる構成要素）。しかし、特定のデータ処理機能および信号 処理機能を実行する、用途シンタックス中の回路は異なるものでよい（たとえば 、ある用途シンタックスが復調器として働き、他の用途シンタックスが相関器と して働き、以下同様である）。簡単に言えば、用途シンタックスはそれぞれの異 なる機能を実行することができるが、コマンド／データ／タイミング・バス１１ ０とのインタフェースをとる用途シンタックスの部分はほぼ同じである。そのた め、コマンド／データ／タイミング・バス１１０を使用して用途シンタックスど うしのインタフェースをとることができる。 第２図は、第１図に示したインタフェース・アクセス論理ブロック１２３の詳 細なブロック図を示す。第１図および第２図中の同じ符号は同じ要素を示す。イ ンタフェース・アクセス論理ブロック１２３は、コマンド／データ入力ブロック １４２およびクロック・イネーブル論理ブロック１２１に接続されたアドレス・ デコーダ１４０を含む。アドレス・デコーダ１４０は、コマンド／データ・バス １５０からアドレス信号を受け取り、コマンド／データ入力ブロック１４２およ びクロック・イネーブル論理ブロック１２１に、用途シンタックス１１１宛のコ マンドおよびデータを受け入れさせる。コマンド／データ・バス１５０は、第１ 図に示したコマンド／データ／タイミング・バス１１０の一部である。コマンド ／データ入力ブロック１４２によって処理されたコマンドおよびデータは用途シ ンタックス・ブロック１２５へ送られる。インタフェース・アクセス論理ブロッ ク１２３は、コマンド／データ出力ブロック１４４とアドレス出力ブロック１４ ８も含む。この２つのブロックは、用途シンタックス論理ブロック１２５によっ て生成されたコマンド、データ、アドレス情報をコマンド／データ・バス１５０ へ送る。インタフェース・アクセス論理ブロック１２３は、コマンド／データ出 力ブロック１４４およびアドレス出力ブロック１４８に接続されたバス・アクセ ス回路１４６も含む。 ２つのコマンド／データ・ブロック１４２および１４４は、それぞれ、サイズ が異なる、一対のコマンドとデータからなる入出力フォーマットに作用する。コ マンドおよびデータの全体的なサイズは、特定用途向けシンタックス論理機構の 動作ニーズに基づくものである。前述のコマンド・データ対は移動境界を有し、 この移動境界によって物理インタフェース（すなわち、コマンド／データ／タイ ミング・バス１１０）効率を最大にすることができる。 インタフェース・アクセス論理ブロック１２３の構造はすべての用途シンタッ クスに対してほぼ同じなので、ある用途シンタックスは、コマンド／データ／タ イミング・バス１１０を通じて他の用途シンタックスへコマンドおよびデータを 送ることができる。この「データ・ドリブン」分散制御手法によって、高度に時 間順序付けされたマルチモード特定用途向け処理を効率的に実施することができ る。したがって、このアーキテクチャでは、制御手法を完全に中央制御された手 法に制限する必要はなく、分散制御手法、または中央制御手法、または混成制御 手法を使用して、所期の用途のニーズを最もうまく満たすことができる。用途シ ンタックスが他の用途シンタックスへのコマンドを生成する能力によって、ある 用途シンタックスが、用途シンタックス・クラスタとして指定された一群の他の 用途シンタックスの中央制御装置になることができる。 このアーキテクチャの他の利点は、コマンド／データ／タイミング・バス１１ ０が用途シンタックス論理機構から隠されることである（すなわち、用途シンタ ックス論理機構はバス動作の詳細を知る必要がない）。したがって、用途シンタ ックスに関する特定の機能の設計者は、バス動作を知る必要がなく、その結果、 経済的な利益がある。 第３図は、第１図に示したクロック・イネーブル論理ブロック１２１の詳細な ブロック図を示す。第１図、第２図、第３図中の同じ符号は同じ要素を示す。ク ロック・イネーブル論理ブロック１２１は、タイミング・バス１５３、コマンド ／データ・バス１５０、インタフェース・アクセス論理ブロック１２３のアドレ ス・デコーダ１４０からの入力を受け入れるコマンド状態レジスタ２１１を含む 。タイミング・バス１５３は、コマンド／データ／タイミング・バス１１０の一 部であり、通常、それぞれの異なる線上に保持された複数のクロック信号を含む 。 コマンド状態レジスタ２１１は、用途シンタックス１１１にアドレスされた時 間に関係するコマンドおよびデータを受け取る。コマンド状態レジスタ２１１は 、このようなコマンドおよびデータを使用して、ｍｕｘ選択値およびエポック・ モジュロ値を求める。ｍｕｘ選択値は、マルチプレックス２１３がタイミング・ バス１５３から所望のクロック（またはエポック）を選択できるように１組のｍ ｕｘ選択線２１４を通じてマルチプレックス２１３へ送られる。エポック・モジ ュロ値は、下記で説明するように、コマンド論理ブロック２１７へ送られ、コマ ンド論理ブロック２１７内でモジュロ（すなわち、ゲート・クロックをイネーブ ルする前にカウントすべきエポックの数）を定義する。 マルチプレックス２１３の出力は活動タイマ２１５に接続される。活動タイマ ２１５はまた、線２２７を通じてコマンド論理ブロック２１７から「ｃｏｕｎｔ （カウント）」信号を受け取る。このｃｏｕｎｔ信号は、コマンド論理ブロック ２１７中の前述のエポック・モジュロ値に対応する。活動タイマ２１５はこのｃ ｏｕｎｔ信号を使用して（コマンド状態レジスタによって選択された）エポック をカウントし、「ｃｏｍｐｌｅｔｅ（完了）」信号を線２２５を通じてコマンド 論理ブロック２１７へ送る。コマンド論理ブロック２１７は次いで、ゲート・ク ロックをイネーブルし、（ゲート・クロックに同期する）ｓｔａｒｔ（開始）信 号を生成する。ｓｔａｒｔ信号およびゲート・クロックはそれぞれ、線２１９お よび２２１を介して用途シンタックス論理ブロック１２５に結合される。コマン ド論理ブロック２１７は、線２２０を介して用途シンタックス・ブロック１２５ から「ｄｏｎｅ（終了）」信号を受け取る。コマンド論理ブロック２１７は、そ れ自体がコマンド状態レジスタ２１１からのコマンドを介してゲート・クロック をイネーブルしディスエーブルすることができるようにする回路を含む。 クロック・イネーブル論理ブロック１２１は、指定されたタイミング・エポッ クの特定の発生時に用途シンタックス論理ブロック１２５を活動化する。たとえ ば、クロック・イネーブル論理ブロック１２１は、事前に定義されたエポック時 に用途シンタックス論理ブロック１２５を活動化し、アイドル時間中にゲート・ クロックをディスエーブルし、それによって用途シンタックス１１１の電力散逸 を制限するように構成することができる。さらに、クロック・イネーブル論理ブ ロック１２１は、システム全体にわたって分布されたタイミング・エポックに基 づく用途シンタックスの自律動作を可能にする。したがって、各用途シンタック スをその機能が必要なときしかイネーブルできないようにすることによって、デ ータ処理の時間順序付けと効率的な電力管理は共に、このアーキテクチャの固有 の態様になる。 第４図は、第１図に示した用途シンタックス論理ブロック１２５の詳細なブロ ック図を示す。第１図、第２図、第３図および第４図中の同じ符号は同じ要素を 示す。用途シンタックス論理ブロック１２５は、外部インタフェース１３１線を 介して供給されるユーザ・データの変換など、用途シンタックスに特有の定義済 み機能を実行する用途機能論理ブロック２５６を含む。すなわち、用途機能ブロ ック２５６は、すべての用途シンタックスに共通のインタフェース構造の一部で はない回路を含む。用途シンタックス論理ブロック１２５は、インタフェース・ アクセス論理ブロックからコマンドおよびデータを受け取り、クロック・イネー ブル論理ブロック１２１からゲート・クロック信号を受け取るコマンド／データ ｍｕｘ／ｄｅｍｕｘブロック２５２も含む。コマンド／データｍｕｘ／ｄｅｍｕ ｘ論理ブロック２５２は、インタフェース・アクセス論理ブロック１２３から受 け取った（コマンド／復号論理ブロック２５４へ送る）コマンドおよび（用途機 能論理ブロック２５６との二方向通信用の）データを抽出する。 コマンド／復号論理ブロック２５４は、用途論理ブロック１２５の制御装置と みなすことができる。コマンド／復号論理ブロック２５４は、線２６２を介して 用途シンタックス機能論理ブロック２５６の動作を制御する。すなわち、コマン ド／復号論理ブロック２５４は、コマンド／データｍｕｘ／ｄｅｍｕｘブロック ２５２を介してインタフェース・アクセス論理ブロック１２３からコマンドを受 け入れ、そのコマンドを解釈し、用途機能論理ブロック２５６の動作を制御する 。動作の例には、（ｉ）用途機能論理ブロック２５６を構成することや、（ｉｉ ）外部インタフェース１３１線から供給されたユーザ・データの特定の定義済み 変換を呼び出すことがある。コマンドの完了時に、用途機能論理ブロック２５６ は「ｃｏｍｐｌｅｔｅ」信号を線２６４を介してコマンド／復号論理ブロック２ ５４へ送る。 前述のように、コマンド／復号論理ブロック２５４が受け取った２１９上のｓ ｔａｒｔ信号は、用途機能論理ブロック２５６の呼出しを同期させるために使用 される。コマンド／復号論理ブロック２５４は「ｄｏｎｅ」信号も生成し、（線 ２２０を介して）クロック・イネーブル論理ブロック１２１へ送る。クロック・ イネーブル論理ブロック１２１は、コマンド／復号論理ブロック２５４、用途機 能論理ブロック２５６、コマンド／データｍｕｘ／ｄｅｍｕｘブロック２５２へ のゲート・クロックをディスエーブルする。これらのブロックへのゲート・クロ ックをディスエーブルすると基本的に、これらのブロックはオフになる。逆に、 ゲート・クロックをイネーブルすると、これらのブロックはオンになる。 上記で指摘したように、用途シンタックス中の用途機能論理ブロック２５６は 、事前に定義された機能を実行するように特定的に設計される。各用途シンタッ クスは、ターゲット技術（たとえば、特定のマイクロエレクトロニクス集積技術 ） 向けに事前に設計され、実施され、最適化された特定用途向け機能を定義する。 それぞれの異なるデータ変換機能および信号変換機能を実行する１組の用途シン タックスをライブラリに入れることができる。ある種の用途（たとえば、無線通 信用のモデム）向けにシステムを設計する際、適当な用途シンタックスがライブ ラリから選択され、所望の機能を実行できるようにコマンド／データ／タイミン グ・バス上に置かれる。 第１図ないし第４図に提示した実施形態では、コマンド引数がコマンド／デー タ・バス１５０上へ送られ、インタフェース・アクセス論理ブロック１２３およ びクロック・イネーブル論理ブロック１２１によって処理される。時間引数は、 タイミング・バス１５３上へ送られ、主としてクロック・イネーブル論理ブロッ ク１２１によって処理される。 ＡＳＰアーキテクチャによって、１組の用途シンタックスを同時に呼び出す（ 並列処理）ことも、あるいは時間的にずらす（パイプライン処理）ことも、ある いは時間的に順序付ける（非オーバーラップ処理）こともできる。この機能は、 システム設計選択においてかなりの融通性をもたらす。同時呼出し（並列処理） によって高処理スループットを実現することができる。時間的にずらし（パイプ ライン処理）、あるいは時間的に順序付けた（非オーバーラップ処理）呼出しに よって、ある用途シンタックスが他の用途シンタックス用の前処理装置として働 くことができる。各用途シンタックスの時間（Ｔ）引数は、呼出しエポックのア ラインメントを決定し、他の用途シンタックスに対する最も効率的な処理を実現 する。 完全な１組の使用可能な用途シンタックスを含むライブラリから適当な用途シ ンタックスが選択される。このアーキテクチャ設計では、任意の１組の用途シン タックスを、完全に接続されたトポロジとして相互接続することができ、それに よって２つの用途シンタックス間のデータ・フローが可能になる。この相互接続 は粗結合に基づくものであり、そのため、１組の用途シンタックスが非同期的に 動作することができる。 次に、第５図に示した流れ図を参照して本発明のＡＳＰ集積回路の設計方法に ついて詳しく説明する。第１に、ターゲット製品の処理要求が分析され、通信製 品の場合には、フィルタリング、復調、インタリーブ解除など、基本的な特定用 途向けプロセスとして分解される（プロセス１０）。次に、特定用途向け機能ブ ロック１２のライブラリが探索され、識別された処理ニーズを満たすのに適した 用途シンタックスのサブセットが識別される（プロセス１４）。新しくあるいは 独自の特定用途向け処理機能が、ライブラリに含まれていないと識別された場合 、この新しくあるいは独自の用途処理ニーズは、ＡＳＰ多目的バスとの前述のイ ンタフェースを組み込んだ用途シンタックス内でハードウェア記述言語（ＨＤＬ ）を使用して実施される（プロセス１６）。新たに設計された用途シンタックス ＨＤＬは、ライブラリに存在するものとして識別された設計済み用途シンタック スのＨＤＬと統合され、ターゲットＡＳＰ集積回路のＨＤＬが形成される（プロ セス１８）。 プロセス２０で動作レベル・シミュレーションが実行され、内部インタフェー スおよび外部インタフェースが設計仕様を満たすかどうかが確認される。プロセ ス２０で動作レベル・シミュレーションが実行されるのと同時に、特定用途向け プログラムが、それを使用して、ターゲット特定用途向けＡＳＩＣの処理要求を 実施するように選択された用途シンタックスの動作を順序付けることができるよ うに設計される（プロセス２４）。次に、統合ＨＤＬが、ＡＳＰを実施するため に選択された技術を対象とする適当なコンピュータ支援設計（ＣＡＤ）合成ツー ルを用いて合成される（プロセス２２）。プロセス２６で、結果として得られる 論理機構が、プロセス２４で設計された特定用途向け命令プログラムと組み合わ され、ゲート・レベルでシミュレートされ、ターゲット特定用途向け要求を満た していることが検証される。適当なゲート・レベル論理シミュレーションの完了 時に、ＡＳＩＣレイアウトおよび製造向けの設計がリリースされる（プロセス２ ８）。 用途シンタックス・ライブラリは、プログラミング言語での命令の集合とみな すことができる。ユーザは、所期の用途に一致するプログラム可能なＡＳＰを実 施する適当な命令サブセットをライブラリから選択することができる。この命令 セットは、ターゲット用途（たとえば、ディジタル通信）の特定の処理ニーズを 満たすように調整することができる。ＡＳＰアーキテクチャは、命令セット中の 命令をある種の用途を実行するために共働するように組み合わせることができる アーキテクチャである。この特定用途向け命令セット中の個別のメンバは、用途 レベルでの基本命令としてアドレスできる単一の「シンタックス」への非常に複 雑であり、しかも頻繁に使用されるタイプのデータ変換を捕捉するように設計さ れる。前述のように、この種のシンタックスを「用途シンタックス」または「用 途要素」と呼ぶ。このようなシンタックスの物理的な実施形態の例には、第１図 ないし第４図に関連して上記で論じた用途シンタックス１１１、１１２、１１３ がある。 ＡＳＰアーキテクチャ内では、用途シンタックスは２組の基本的な引数、すな わちコマンド（Ｃ）および時間（Ｔ）を用いて呼び出される。ソフトウェア・プ ログラミングと同様な用語では、シンタックスの構造は「シンタックス（Ｃ，Ｔ ）」である。各シンタックスは、呼び出されると、特定用途向け変換またはマッ ピングを適用することによって、指定された入力アレイ、またはデータ構造、ま たはコマンド、あるいはそれらの組合せを出力に変換する。シンタックスのコマ ンド（Ｃ）引数によって、用途シンタックスに埋め込まれた制御パラメータを所 望の値に設定することができ、したがって、用途シンタックスによって実行され る変換を、実行される機能変換のタイプを変更せずにある呼出しから他の呼出し に変更することができる。たとえば、通信特定用途向けプロセッサ（ＣＡＳＰ） 内では、フィルタ帯域幅を変更できるようにするコマンド引数を含むフィルタ関 数となるように用途シンタックスを定義することができる。シンタックスの時間 （Ｔ）引数によって、用途シンタックスを特定の時間エポックに呼び出すことが でき、この場合、引数（Ｔ）の値は、用途シンタックスを呼び出す時間、または 連続的な呼出し間の時間間隔を指定する。ハードウェアで実施する場合、各シン タックスは、呼び出されると、特定用途向け変換またはマッピングを適用するこ とによって、指定された入力アレイ、またはデータ構造、またはコマンド、ある いはそれらの組合せを出力に変換する。シンタックスのコマンド（Ｃ）引数によ って、用途シンタックス内に埋め込まれた特定の制御パラメータを所望の値に設 定することができ、したがって、用途シンタックスによって実行される変換を、 実行される機能変換のタイプを変更せずにある呼出しから他の呼出しに変更する ことが できる。たとえば、通信特定用途向けプロセッサ（ＣＡＳＰ）内では、フィルタ 帯域幅を変更できるようにするコマンド引数を含むフィルタ関数となるように用 途シンタックスを定義することができる。シンタックスの時間（Ｔ）引数によっ て、用途シンタックスを特定の時間エポックに呼び出すことができ、この場合、 引数（Ｔ）の値は、用途シンタックスを呼び出す時間、または連続的な呼出し間 の時間間隔を指定する。 本発明の原則の下では、ＡＳＰは、その設計の合成前段でプログラムすること も、合成後段でプログラムすることもできる。全体的な設計プロセスは、要求分 析、機能分解、用途シンタックス・ライブラリ探索、用途シンタックス統合など をカバーするものであり、上記で第５図に関連して説明したとおりである。合成 前プログラム可能性とは特に、集積回路設計者が機能ブロックのＨＤＬモデルを 適応化することによって各機能ブロックの設計をさらにカスタム化できるように するプログラム可能性を指す。合成前または合成後にプログラムできる例示的な 機能の要約をＰＳＫ復調器に関連して表１に提示する。ある機能は合成前または 合成後にプログラム可能になるように実施することができ、これに対して、他の 機能は一方の段で実施するのが好ましく、他方の段で実施するのは好ましくない （たとえば、モデムでは、バイナリ位相シフト・キーイング対クォーターナリ位 相シフト・キーイングは合成前に呼び出すことが好ましく、これに対してモデム のボー・レートは合成後にプログラムされる）ことが、当業者なら理解されよう 。合成前プログラム可能性を実施することは、不要な機能を削除し、カスタム機 能を追加し、具体的には、プリコンパイラ・フラグまたはマクロを使用して、特 定のパラメータの設定を通じて特定の機能の呼出しを制御できるように、ＨＤＬ モデルを高度にモジュール化しコメント付きで構成することと同程度に簡単であ るはずである。 特定用途向けプロセッサ・アーキテクチャのこの実施形態では、バス幅やクロ ッキング速度など多目的バスの属性を特定の用途のニーズを満たすように合成前 にプログラムすることができる。これによって、集積回路設計者は、多目的バス を最適化することができ、したがって効率的なゲート数実施態様が可能になる。 各機能ブロックの設計内で固有なこととして、所望の値を用いてプログラムで きるレジスタを使用して処理アルゴリズムのある種のパラメータの値が実施され る。このようなレジスタのサイズ、したがって各レジスタのプログラム可能な値 の範囲は、特定用途のニーズを満たすように合成前にプログラムすることができ る。実際上、この合成前プログラム可能性機能によって、集積回路設計者は、後 述のように特定用途のニーズを満たすように設計の合成後プログラム可能性を最 適化することができ、低ゲート数実施態様を達成するうえで追加効率がもたらさ れる。 多目的バス内に組み込まれたタイミング信号の速度を特定用途のニーズを満た すように合成前にプログラムすることもできる。この場合も、設計者は特定用途 のニーズを満たすようにゲート数を最適化することができる。 合成後には、本発明の特定用途向けプロセッサ・アーキテクチャによって、２ つの機能ブロック間のデータ転送をプログラムすることができる。したがって、 各機能ブロックは、入出力データのメモリ・アドレスを、各機能ブロックに命令 する重要な部分として用いてプログラムすることができる。 前述のように、処理アルゴリズムのある種のパラメータの値は、所望の値を用 いてプログラムできるレジスタを使用して実施される。したがって、各機能ブロ ックは、パラメータによってプログラムできる特定用途向け高位動作または命令 としてみなすことができる。このため、特定用途向けプロセッサは、特定用途の 即時的なニーズに合わせて各機能ブロックの処理機能を調整するように合成後に プログラムすることができる。 さらに、各機能ブロックは、多目的バス上で機能ブロックに供給されるタイミ ング信号に対して呼出し時間を制御するように合成後にプログラムすることがで きる。 各特定用途機能ブロックの設計内で固有なこととして、連続的な呼出し間にク ロック信号をゲートオフする能力を使用することもできる。したがって、実際上 、特定用途プロセッサ・アーキテクチャでは実際には、オン／オフ周期と呼出し エポックの両方に関して各機能ブロックへのクロック信号をプログラムすること ができる。 多目的バスの移動境界属性のために、このバスは、相互接続された機能ブロッ ク間でデータおよびコマンドを送るために必要とされるスループットを適応化す るように合成後にプログラムできるとみなすことができる。特定用途向けプロセ ッサ中の各機能ブロックはそれぞれの異なるデータ構造サイズおよびコマンド構 造サイズを有することができるので、プログラム済み命令のシーケンスに従って 機能ブロックを呼び出すことは実際上、集積された機能ブロックのデータおよび コマンドのニーズに適応するように多目的バスをリアルタイムでプログラムする ことである。 したがって、この実施形態の合成後プログラム可能性の例として、「ＦＩＬＴ ＥＲ」命令をそのようにデータを処理するように構成することができる。 ＦＩＬＴＥＲ（ＩＮ＝＠ ｒｅｃｅｌｖｅｄ＿ｓｉｇｎａｌ＿ｓａｍｐｌｅ＿ ｂｕｓ、ＯＵＴ＝＠ ｆｉｉｔｅｒｅｄ＿ｓｉｇｎａｌ＿ｂｕｓ、ＴＹＰＥ＝Ｆ ＩＲ、ＮＣＯＥＦ＝Ｎｕｍ＿Ｃｏｅｆ、ＣＯＥＦ＝ＭＦ＿Ｃｏｅｆ、ＴＩＭＥ＝ Ｂｕｒｓｔ＿ＣＬＫ） ＦＩＬＴＥＲ命令の最初の２つの引数は、フィルタの接続性をセットアップす る。第１の引数は、フィルタ入力を受信信号バスに接続し、第２の引数は、フィ ルタ出力をフィルタ済み信号バスに接続する。フィルタ関数は、受信信号バスか ら入力データを受け取り、結果として得られる出力データを、第６図で参照され るフィルタ済み信号バスに書き込む。次の３つの引数は、フィルタ係数Ｎｕｍ＿ Ｃｏｅｆを含む有限インパルス応答（ＦＩＲ）タイプ・フィルタを実行するよう ＦＩＬＴＥＲ機能ブロックに命令する。Ｎｕｍ＿Ｃｏｅｆは、プロジェクト・デ ータベース内でセットアップされるプロジェクト特有の定数またはｅｑｕａｔｅ である。プロジェクト・データベースは、そのようなｅｑｕａｔｅを、定数ＲＯ Ｍ（読取り専用メモリ）中の特定のアドレスに記憶されているデータまたはＲＡ Ｍ（ランダム・アクセス・メモリ）内にユーザ構成可能なデータとして指定する ことができる。ＦＩＬＴＥＲ命令コマンドの最後の引数は、コマンド／データ／ タイミング・バスによって提供されるバースト・クロックのエポック時にフィル タ機能ブロックを呼び出すよう命令する。 命令宣言に明確に定義されないパラメータは、デフォルト値に設定される。各 用途シンタックスごとのデフォルト・パラメータには、内部バス幅、動作速度、 アーキテクチャの構成、その他の構成／制御オプションを含めることができる。 たとえば、ＦＩＬＴＥＲ命令は、明確に定義されないパラメータを含むデフォル ト値を使用して完全に構成することができる。このオプションでは、プログラム 中のＦＩＬＴＥＲ命令はＦＩＬＴＥＲ（）になる。 一実施形態では、命令は、後述のように、共用メモリ・シンタックスでコンパ イルされ共用メモリ・シンタックスに記憶される。共用メモリ・シンタックスは 、電源供給時にＡＳＰにダウンロードされたプログラムを含むＲＡＭメモリを備 えることができる。代替実施形態では、共用メモリ・シンタックスは、ＲＡＭで はなくＲＯＭを備え、あるいは場合によっては補助ＲＡＭを備え、その場合、Ｒ ＯＭがプログラムを記憶するために使用され、ＲＡＭがユーザがアクセスでき修 正できるレジスタとして使用される。他の実施形態では、１つの機能ブロックに しか依存しない命令パラメータまたは構成パラメータをそれぞれのブロックに記 憶することができる。 本発明のＡＳＰアーキテクチャは、マイクロエレクトロニック集積回路技術な らびに広いレベルの技術を組み込んだ実施態様を対象とする。構成処理機構およ び構成呼出し機構が特定用途に一致するので、ＡＳＰアーキテクチャは、共通の 処理ニーズを有するいくつかの製品市場の生産量をまとめることによって達成さ れる低コストの利益を実現するのに十分なプログラミング融通性を用いて、ター ゲット技術によって達成できる最大スループットをもたらす。たとえば、携帯電 話、無線ローカル・エリア・ネットワーク、専用通信網、ディジタル・ケーブル ・ネットワークなどを含め、いくつかの製品の組み合わされた市場のディジタル 通信信号処理ニーズに適応化されたライブラリを構築することができる。このア ーキテクチャは、用途の専門家の専門知識にてこ入れし、より低い製品設計コス トおよびより短い市場時間の利点を実現し、システム・レベルのオブジェクト指 向プログラム可能性を可能にし、それによって、特定用途処理の複雑な態様を深 く理解することを不要にする。固有の電力管理機能を有する効率的な特定用途向 け回路の高速開発サイクルと、大幅に低減された開発コストでの製品の機能拡張 および改良に対処するためのプログラミング上の融通性が、このアーキテクチャ の主要な利益である。 本発明のＡＳＰアーキテクチャの１つの用途は、通信ＡＳＰ（ＣＡＳＰ）であ る。表２は、様々なＣＡＳＰを設計するために使用できるライブラリ中のいくつ かの用途シンタックスの名称および説明を示す。 本発明のＡＳＰを使用して設計される例示的な通信システムは、スペクトル拡 散、周波数ホッピング（ＳＳ／ＦＨ）、時分割多重アクセス（ＴＤＭＡ）シグナ リング方式を実施する変調器／復調器（モデム）である。ＳＳ／ＦＨ態様は、各 バーストごとの搬送波周波数を無作為化することによって提供される。ＴＤＭＡ 態様は、チャネル上の時間を、フレームとして定義された多重アクセス・デュー ティ・サイクルを有するＴＤＭＡバーストに分割することによって提供される。 フレーム内の割り当てられたバーストの時間部分は無作為化される。多重アクセ ス方式は必要に応じて、各バーストにデータ・ストリームを動的に割り当て、ユ ーザ・データをサポートする。各バーストは、表３に示した１組のパラメータに よって定義される。 第６図は、ＣＡＳＰを使用して実施されるＳＳ／ＦＨ ＴＤＭＡモデム４００ のトップ・レベル・ブロック図を示す。具体的に、この例で使用される用途シン タックスを表４に示す。これらの用途シンタックスは、コマンド／データ／タイ ミング・バス４９９を通じて通信し、この場合、各用途シンタックスをそれぞれ の異なる速度で呼び出す（あるいは活動化する）ことができる。バス４９９は、 第１図のコマンド／データ／タイミング・バス１１０を実現したものである。 モデム４００内に定義された各用途シンタックスは、データ変換を制御する入 力構成コマンドと、呼出し時間を制御する入力タイミング・コマンドを受け入れ る。このコマンド構造は、第１図のＡＳＰアーキテクチャではシンタックス（Ｃ ， Ｔ）として定義されている。用途シンタックスは、呼び出されると、パラメータ を適当な値に設定し、入力データを処理し、次の呼出しコマンドが発生するまで 入力クロックをゲートオフする。したがって、クロックをゲートオフすることに よって固有の電力節約がもたらされる。モデム４００内に定義された用途シンタ ックスは、それぞれの異なる信号処理機能を実行するそれぞれの異なる用途シン タックス論理機構（すなわち、第１図のブロック１２５）を有する。しかし、す べてのこれらの用途シンタックスは同じインタフェース構造を使用して、コマン ド／データ／タイミング・バス４９９に接続される。 第６図のモデム４００では、ＡＳＰアーキテクチャの中央制御態様と分散制御 態様は共に、バーストごとの動的モデム再構成およびフレームごとのデータ処理 をサポートするために使用される。中央制御は、ダウンリンク・デランダマイザ ４０４およびアップリンク・ランダマイザ４０６によって行われ、ダウンリンク ・デランダマイザ４０４およびアップリンク・ランダマイザ４０６はそれぞれ、 バーストごとにダウンリンク・ディジタル信号処理およびアップリンク・ディジ タル信号処理の調和をとる。分散制御は、データ処理では、自律用途シンタック スによってフレームごとに行われる。具体的には、これらの自律用途シンタック スは、エンコーダ４０８、インタリーバ４２５、ＣＲＣチェッカ４２４、デコー ダ４２３、デインタリーバ（インターリーブ解除器）４０９である。 モデム４００は、すべての用途シンタックス間の粗結合を行う共用メモリ・シ ンタックス４１６を備える。これによって、複数の別々のデータ線およびアドレ ス線、ならびに別々のメモリのハードウェア・オーバヘッドがなくなる。各用途 シンタックスは、入力データに対して特定のタスクを実行し、出力を共用メモリ ・シンタックス４１６を介して次の用途シンタックスに渡す。 第７図に示したように、データおよび制御は、共用メモリ・シンタックス４１ ６中の事前に割り当てられたセグメントを介して用途シンタックス間で送られる 。第６図および第７図中の同じ要素は同じ符号を有する。各割り当て済みメモリ ・セグメント（すなわち、セグメント４６０、４６２、４６４、４７２）には、 （ポインタ４８２などの）「書込み」ポインタ、（ポインタ４８３などの）「読 取り」ポインタ、（値４８４などの）「セグメント長」値、（インタリーブ解除 されたデータ４８５などの）処理すべきデータが関連付けられる。「書込み」ポ インタは、データを書き込む用途シンタックスによって維持され、それに対して 「読取り」ポインタは、データを読み取る用途シンタックスによって維持される 。 各用途シンタックスは、「書込み」ポインタおよび「読取り」ポインタを調べて 、処理するのに十分なデータが得られるかどうかを判定し、データが得られなく なる次のフレーム・クロック・エポックまでシャットダウンする。この機能によ って、固有の電力節約がもたらされるだけでなく、データを、得られるときにの み所望のスループットで処理することができる。 次に、モデム４００によって実行されるダウンリンク処理の動作について説明 する。ダウンリンク上のシグナリング構造は、通信データ、アクセス制御データ 、同期情報を多重化する可変バースト・データ転送速度を有する時分割多重化さ れ周波数ホッピングされた波形を備える。同期情報は、受け取った信号を得て追 跡する同期相関器４２８を用いて復調される。通信データおよびアクセス制御デ ータは、ＰＳＫ復調器４２９を用いて復調される。用途シンタックス４２８と用 途シンタックス４２９は共に、データを、他の自律用途シンタックスによってさ らにデータ処理できるように共用メモリ・シンタックス４１６内に出力する。 モデムでは、整合フィルタ４２７、同期相関器４２８、ＰＳＫ復調器４２９は 復調クラスタ４３０としてグループ化される。復調クラスタ４３０は、受け取っ た信号をリアルタイムでバースト速度で復調し、復調したデータを共用メモリ・ シンタックス４１６に入れる。整合フィルタ４２７は、着信ディジタル信号の通 信特性を整合させ、それによってフィルタ済みサンプルを同期相関器４２８およ びＰＳＫ復調器４２９に提供する。フィルタ済み信号の高帯域幅に適応するため に、復調クラスタ４３０の構成要素は、フィルタ済み信号バス４３１と呼ばれる 高帯域幅バスによって接続される。 モデム４００では、復調クラスタ４３０の中央制御はダウンリンク・デランダ マイザ４０４によって行われる。具体的には、ダウンリンク・デランダマイザ４ ０４は下記の機能を実行する。 （１）ＰＮ符号ワードを生成し、同期する。 （２）ホッピングされた搬送波周波数を算出する。 （３）モデム４００の外部のダウンリンク・シンセサイザ用の対応する周波数コ マンドおよびストローブを生成する。 （４）バースト・クロックおよびフレーム・クロックを含め、すべての必要なク ロックを生成する。 （５）復調クラスタ４３０をバーストごとに構成する。 復調クラスタ４３０の構成は、整合フィルタ４２７をバースト・データに対し てセットアップすることと、同期相関器４２８とＰＳＫ復調器４２９のどちらか を選択することからなる。ダウンリンク・デランダマイザ４０４は、生成された ＰＮ符号に基づいて、着信バースト・インデックスを識別する。ダウンリンク・ デランダマイザ４０４は、識別されたこのバースト・インデックスを使用して、 共用メモリ・シンタックス４１６にアクセスし、ダウンリンク「コマンド・テン プレート」に含まれるバースト構成パラメータを判定する。コマンド・テンプレ ートとは、このモデム用途用に特定的に書かれたＣＡＳＰ命令プログラムをコン パイルした結果として得られる機械語符号である。コマンド・テンプレート（プ ログラム）中の情報は、モデムの動作を定義するものであり、変化するダウンリ ンク・パラメータに従って変更することができる。コマンド・テンプレート（プ ログラム）中の情報は、信号処理コマンドならびにデータ処理コマンドを定義す る。信号処理コマンドは復調クラスタ４３０を構成するために使用され、それに 対してデータ処理コマンドは自律データ処理シンタックスを構成するために使用 される。 ダウンリンク・デランダマイザ４０４は、復調クラスタ４３０を、バースト・ クロック・エポックで活動化されるように構成するタイミング・コマンド（Ｔ） を、復調クラスタ４３０の各構成要素に書き込む。バースト・クロック・エポッ クの前に、ダウンリンク・デランダマイザ４０４は、復調クラスタ４３０の各構 成要素に構成コマンド（Ｃ）を書き込む。復調クラスタ４３０は、バースト・ク ロック・エポック上で活動化し、ダウンリンク・デランダマイザ４０４から供給 される構成コマンドに定義されたようにデータを処理する。これは、バースト・ クロック・エポックでの動的再構成の例である。 復調されたデータは、自律用途シンタックスによってさらに処理される。これ らの用途シンタックスは、ダウンリンク・フレーム・クロック・エポックで活動 化され、データを処理し、次いで次のダウンリンク・フレーム・クロック・エポ ックまでシャットダウンする。この結果、動作時にはかなり電力が節約される。 モデム４００では、各自律用途シンタックスは、その入出力を共用メモリ・シン タックス４１６内に維持する。第７図は、中央制御復調クラスタ４３０と分散制 御データ処理シンタックスとの間のデータ・フローを示す。モデム４００が線４ ３２上で受け取った信号は復調クラスタ４３０によって復調される。復調された データは、コマンド／データ／タイミング・バス４９９の一部からなるコマンド ／データ・バス４９８を介して共用メモリ・シンタックス４１６の復調データ・ セグメント４６０内に置かれる。その後で、この復調済みデータはデインタリー バ４０９によって処理される。この結果は、共用メモリ・シンタックス４１６中 のデインタリーバ・データ・セグメント４６２に記憶される。その後で、インタ リーブ解除されたデータはデコーダ４２３によって処理される。復号されたデー タは、共用メモリ・シンタックス４１６中の復号済みデータ・セグメント４６４ に記憶される。復号済みデータは次いで、ＣＲＣチェッカ４２４によってエラー がないかどうか検査され、受信ユーザ・データ・セグメント４７２内に置かれる 。受信ユーザ・データは次いで、外部エンティティによって外部バス４９０上の データ／制御インタフェース・シンタックス４２６を介して抽出することができ る。 自律用途シンタックスの構成コマンドは、共用メモリ・シンタックス４１６中 のダウンリンク・コマンド・テンプレート（プログラム）の一部として提供され る。前述のように、これらの用途シンタックスのそれぞれに関する命令は、２つ の引数、すなわちコマンド引数（この場合は、構成コマンド）と時間引数（この 場合は、呼出し時間）とからなる。呼出し時に、用途シンタックスはコマンド引 数（Ｃ）を復号し、それに応じてパラメータを構成する。各用途シンタックスは 、時間引数（Ｔ）を復号し、呼出しエポックを判定する。時間引数は、コマンド ／データ／タイミング・バス４９９の一部であるタイミング・バス４９７のバー スト・クロック４９５とフレーム・クロック４９６のどちらかを選択するコマン ドとして実施することができ、このコマンドを使用して定期的な呼出しエポック を確立することができる。 前述の動作を処理パイプラインで実行するＣＡＳＰコマンド・テンプレート（ プログラム）の時間引数が選択されたモデム４００では、ＡＳＰアーキテクチャ のパイプライニング機能が使用される。第８図は、モデム４００で実施される プログラム済みダウンリンク処理パイプラインを示す。線４３２上の入力信号は リアルタイムでバースト速度で復調され、それに対して、インタリーブ解除、復 号、ＣＲＣ検査は後続のフレームでフレーム速度で処理される。 次に、モデム４００で実施されるダウンリンク処理パイプラインについて説明 する。受信信号４３２は、モデム４００を形成する用途シンタックスのプログラ ミングを通じて、フレームとして定義された多重アクセス・デューティ・サイク ルを有するＴＤＭＡバーストとして分割されたチャネル上の時間に従って処理さ れる。第８図で、時間の進行は、順次増加するフレーム番号を有するフレームの シーケンスとして示されている。具体的には、第８図に示したシーケンスは、フ レーム（Ｎ）５００と、その後に続くフレーム（Ｎ＋１）５０１と、その後に続 くフレーム（Ｎ＋２）５０２と、その後に続くフレーム（Ｎ＋３）５０３である 。この場合、Ｎはフレームの数を数える任意の整数である。所与のフレーム内で は、時間の進行は、順次増加するバースト番号を有するバースト５６０のシーケ ンスとして示されている。具体的には、第８図に示したシーケンスは、バースト （Ｍ）５７０と、その後に続くバースト（Ｍ＋１）５７１と、その後に続くバー スト（Ｍ＋２）５７２である。この場合、Ｍはフレーム内のバーストの数を数え る任意の整数である。 モデム４００で実施されるダウンリンク処理パイプラインは、フレーム（Ｎ） ５００の受信データ４３２に対して実行される整合フィルタ／復調（Ｎ）５１０ から始まる。具体的には、下記のプログラム済み動作シーケンスが実行される。 （ａ）フレーム（Ｎ）５００のバースト（Ｍ）５７０に対して整合フィルタ（Ｍ ）５８０が実行される。 （ｂ）整合フィルタ（Ｍ）５８０出力データに対して復調（Ｍ）５９０が実行さ れる。 （ｃ）フレーム（Ｎ）５００のバースト（Ｍ＋１）５７１に対して整合フィルタ （Ｍ＋１）５８１が実行される。 （ｄ）整合フィルタ（Ｍ＋１）５８１出力データに対して復調（Ｍ＋１）５９１ が実行される。 （ｅ）フレーム（Ｎ）５００のバースト（Ｍ＋２）５７２に対して整合フィルタ （Ｍ＋２）５８２が実行される。 （ｆ）整合フィルタ（Ｍ＋２）５８２出力データに対して復調（Ｍ＋２）５９２ が実行される。 （ｇ）フレーム（Ｎ）５００内の指定されたすべてのバーストが整合フィルタさ れ復調されるまで以下同様である。 （ｈ）後に続くフレームで、復調（Ｍ）５９０出力データ、復調（Ｍ＋１）５９ １出力データ、復調（Ｍ＋２）５９２出力データなどに対してインタリーブ解除 （Ｎ）５２０が実行される。 （ｉ）後に続くフレームで、インタリーブ解除（Ｎ）５２０出力データに対して 復号（Ｎ）５３０が実行される。 （ｊ）後に続くフレームで、復号（Ｎ）５３０出力データに対してＣＲＣ検査（ Ｎ）５４０が実行される。 （ｋ）後に続くフレームで、受信データ５５０がＣＲＣ検査（Ｎ）５４０出力デ ータから抽出され、外部エンティティに渡される。 同様に、フレーム（Ｎ＋１）は下記のように処理される。 （ａ）フレーム（Ｎ＋１）５０１のバースト（Ｍ）５７０に対して整合フィルタ （Ｍ）５８０が実行される。 （ｂ）整合フィルタ（Ｍ）５８０出力データに対して復調（Ｍ）５９０が実行さ れる。 （ｃ）フレーム（Ｎ＋１）５０１のバースト（Ｍ＋１）５７１に対して整合フィ ルタ（Ｍ＋１）５８１が実行される。 （ｄ）整合フィルタ（Ｍ＋１）５８１出力データに対して復調（Ｍ＋１）５９１ が実行される。 （ｅ）フレーム（Ｎ＋１）５０１のバースト（Ｍ＋２）５７２に対して整合フィ ルタ（Ｍ＋２）５８２が実行される。 （ｆ）整合フィルタ（Ｍ＋２）５８２出力データに対して復調（Ｍ＋２）５９２ が実行される。 （ｇ）フレーム（Ｎ＋１）５０１内の指定されたすべてのバーストが整合フィル タされ復調されるまで以下同様である。 （ｈ）後に続くフレームで、復調（Ｍ）５９０出力データ、復調（Ｍ＋１）５９ １出力データ、復調（Ｍ＋２）５９２出力データなどに対してインタリーブ解除 （Ｎ＋１）５２１が実行される。 （ｉ）後に続くフレームで、インタリーブ解除（Ｎ＋１）５２１出力データに対 して復号（Ｎ＋１）５３１が実行される。 （ｊ）後に続くフレームで、復号（Ｎ＋１）５３１出力データに対してＣＲＣ検 査（Ｎ＋１）５４１が実行される。 （ｋ）後に続くフレームで、受信データ５５０がＣＲＣ検査（Ｎ＋１）５４１出 力データから抽出され、外部エンティティに渡される。 ダウンリンク処理パイプラインは、モデム４００が異なるモードに再構成され、 あるいはオフにされるまで同じパターン反復を無限に継続する。 ＣＡＳＰモデム４００のプログラミング機能により、コマンド／データ／タイ ミング・バス４９９上で与えられるクロックのうちの１つを選択し、選択したク ロックを使用して、そのクロックが特定の値に達したときに、選択されたエポッ クまたは呼出しのモジュロ（Ｎ）を数えることによって呼出しエポックを生成す るように、時間引数によって用途シンタックスに命令することができる。たとえ ば、ＣＡＳＰコマンド・テンプレート（プログラム）は、指定されたエンコーダ 呼出し周期を複数のフレームからなるように定義する。この例では、エンコーダ 入力データは、呼出し時にエンコーダによって処理されるまで、指定された共用 メモリ・セグメントに蓄積する。 着信データを処理するよう第６図のＣＡＳＰモデムに命令する命令プログラム は下記のとおりである。 ＊＊Ｄｅｍｏｄｕｌａｔｏｒ Ｃｌｕｓｔｅｒ ＦＩＬＴＥＲ（ＩＮ＝＠ ｒｅｃｅｉｖｅｄ＿ｓｉｇｎａｌ＿ｓａｍｐｌｅ＿ ｂｕｓ、ＯＵＴ＝＠ ｆｉｌｔｅｒｅｄ＿ｓｉｇｎａｌ＿ｂｕｓ、ＴＹＰＥ＝Ｆ ＩＲ、ＮＣＯＥＦ＝Ｎｕｍ＿Ｃｏｅｆ、ＣＯＥＦ＝ＭＦ＿Ｃｏｅｆ、ＴＩＭＥ＝ Ｂｕｒｓｔ＿ＣＬＫ） ＩＦ Ｄａｔａ＿ＢＵＲＳＴ ＴＨＥＮ ＰＳＫ＿ＤＥＭＯＮＤ（ＩＮ＝Ｓａｍｐ＿Ｂｕｓ、ＯＵＴ＝＠ Ｄｅｍｏｎ ｄ＿Ｄａｔａ、ＴＹＰＥ＝＠ Ｄｅｍｏｎｄ＿Ｔｙｐｅ、ＳＹＭＢ＝Ｓｙｍｂ＿ ｒａｔｅ、ＴＩＭＥ＝Ｂｕｒｓｔ＿ＣＬＫ） ＥＬＳＥＩＦ ＳＹＮＣ＿ＢＵＲＳＴ ＳＹＮＣ（ＩＮ＝Ｓａｍｐ＿Ｂｕｓ、ＯＵＴ＝＠ Ｓｙｎｃ＿Ｂｕｆ、ＴＹ ＰＥ＝＠ ＳＹＮＣ＿Ｔｙｐｅ、ＳＹＮＣ＿ＣＯＥＦ＝＠ Ｓ＿Ｃｏｅｆ、ＳＹ ＭＢ＝Ｓｙｍｂ＿ｒａｔｅ、ＴＩＭＥ＝Ｂｕｒｓｔ＿ＣＬＫ） ＥＮＤＩＦ ＊＊Ｆｒａｍｅ Ｐｒｏｃｅｓｓｅｓ ＣＯＮＶ＿ＤＥＩＮＴ（ＩＮ＝＠ Ｄｅｍｏｎｄ＿Ｄａｔａ、ＯＵＴ＝＠ Ｄ ｅｉｎｔ＿Ｄａｔａ、ＮＵＭ＝Ｎｕｍ＿Ｄａｔａ、ＲＯＷ＝ＮＲｏｗｓ、ＣＯＬ ＝ＮＣｏｌ、ＳＴＥＰ＝ＮＳｔｅｐ、ＴＩＭＥ＝Ｆｒａｍｅ＿ＣＬＫ） ＣＯＮＶ＿ＤＥＣＯＤＥ（ＩＮ＝＠ Ｄｅｌｎｔ＿Ｄａｔａ、ＯＵＴ＝＠ Ｄ ｅｃ＿Ｄａｔａ、ＮＵＭ＝Ｎｕｍ＿Ｄａｔａ、Ｋ＝Ｒａｔｅ、ＬＥＮ＝Ｃｏｎｖ ＿Ｌｅｎ、ＴＡＰＳ＝Ｃｏｎｖ＿Ｔａｐｓ、ＴＹＰＥ＝Ｆｒａｍｅ＿ＣＬＫ） ＣＲＣ（ＩＮ＝＠ ＤＥＩＮＴ＿Ｄａｔａ、ＯＵＴ＝＠ ＣＲＣ＿Ｄａｔａ、 ＮＵＭ＝Ｎｕｍ＿Ｄａｔａ、ＴＡＰＳ＝ＣＲＣ＿Ｔａｐｓ、ＬＥＮ＝ＣＲＣ＿Ｌ ｅｎ、ＴＩＭＥ＝Ｆｒａｍｅ＿ＣＬＫ） ＤＡＴＡ＿ＩＦ（ＩＮ＝＠ ＣＲＣ＿Ｄａｔａ、ＯＵＴ＝Ｄ＿Ｂｕｓ、ＴＩＭ Ｅ＝Ｆｒａｍｅ＿ＣＬＫ） ＦＩＬＴＥＲ命令についてはすでに説明した。ＦＩＬＴＥＲ命令の後に続くＩ Ｆ文によって、２つの異なるタイプの受信ＴＤＭＡバーストに対する適当な処理 を実行することができる。ＥＬＳＥＩＦ文によって同期情報を適切に処理するこ とができ、それに対して、ＥＮＤＩＦは予期されるように、この２つの分岐の終 わりを示す。コンパイラは、プログラマによって指定できるコマンド・テンプレ ート内にこのＩＦ命令をマップする。プログラマは次いで、データと同期バース トとを含むＴＤＭＡフレームの特定の構造をこのコマンド・テンプレートに埋め 込む。このテンプレートは、コンパイル済みプログラムの一部として記憶され、 受信バーストのタイプを識別するために使用される。 上記のＰＳＫ＿ＤＥＭＯＤ命令を下記で説明する。プログラムを用いてコンパ イルされたフレーム構造コマンド・テンプレートの内容に基づいて、各受信バー ストは同期（ＳＹＮＣ）バーストとデータ・バーストのどちらかとして識別され る。受信バーストがデータ・バーストとして識別されると、ＰＳＫ＿ＤＥＭＯＤ 命令は、フィルタされた受信信号サンプルを処理するようＰＳＫ復調器機能ブロ ックに命令する。ＰＳＫ＿ＤＥＭＯＤ命令は、フィルタ済み信号バス（第６図） から入力を抽出し、結果として得られる出力を共用メモリ・ブロック中の指定さ れたメモリ位置に経路指定するようＰＳＫ復調器に命令する。共用メモリ機能ブ ロックの構造は、プロジェクト・データベースを介してコンパイル済みプログラ ムの一部としても含まれる。命令の次の２つの引数は、復調すべきＰＳＫ記号の タイプ（たとえば、ＢＰＳＫまたはＱＰＳＫ）および受信記号速度に関してＰＳ Ｋ復調器の特定の構造を指定する。ＴＩＭＥ引数は、ＰＳＫ復調器がバースト・ クロック速度で呼び出されるよう命令する。 ＳＹＮＣ命令は、重要な同期パラメータが同期係数と、係数の数と、厳密な同 期タイプとを含むことを除いて、ＰＳＫ復調器命令に類似している。 たたみ込みデインタリーバ（ＣＯＮＶ＿ＤＥＩＮＴ）、たたみ込みデコーダ（ ＣＯＮＶ＿ＤＥＣＯＤＥ）、ＣＲＣチェッカ（ＣＲＣ）、データ・インタフェー ス（ＤＡＴＡ＿ＩＦ）はすべてフレーム・プロセスである。これらのプロセスは それぞれ、フレーム・クロックで呼び出され、共用メモリからデータを抽出し、 必要なデータ変換を実行し、共用メモリにデータを出力し、次いでスリープする 。ＣＤＴバス構造、共用メモリ・バッファ構造、内部ビット幅などのパラメータ はプロジェクト・レベル・データベースに定義される。話を簡単にするために、 下記ではたたみ込みデインタリーバのみについて論じる。他のフレーム・プロセ スは、非常に類似した引数を有し、たたみ込みデインタリーバが理解されれば容 易に抽出することができる。 ＣＯＮＶ＿ＤＥＩＮＴ命令の最初の２つの引数は、モジュールの接続性を定義 する。すなわち、最初の２つの引数は、ＣＯＮＶ＿ＤＥＩＮＴに、その入力が共 用メモリ中のどこに配置されているかと、その出力を共用メモリ中のどこに置く べきかを知らせる。この場合、ＣＯＮＶ＿ＤＥＩＮＴは、共用メモリ中のＤｅｍ ｏｄ＿Ｄａｔａバッファから入力を得て、共用メモリに配置されたＤｅｉｎｔ＿ Ｄａｔａ内にデータを出力する。構造、長さ、位置などのバッファ・パラメータ はプロジェクト・レベル・データベースに配置される。次の引数は、呼出し当た りにいくつのソフト決定ビットをインタリーブ解除すべきかをＣＯＮＶ＿ＤＥＩ ＮＴに知らせる。次の３つの引数は、呼び出すべき厳密な構成をＣＯＮＶ＿ＤＥ ＩＮＴに知らせる。この場合、たたみ込みデインタリーバはｎ行×ｎ列になる。 最後に、最後の引数は、たたみ込みデインタリーバをフレーム速度で呼び出すよ う命令する。 当業者が、モデム４００のダウンリンク部を理解した後にアップリンク部を構 築することは明らかなので、本明細書ではダウンリンク部についてのみ説明する 。したがって、アップリンク部の構造および動作については本明細書では説明し ない。 本発明のＡＳＰアーキテクチャについて説明した。当業者には、様々なタイプ の用途に本発明を応用することが明らかであろう。本明細書では、本発明の好ま しいいくつかの実施形態のみを詳しく説明したが、本発明の趣旨および範囲から 逸脱せずに多数の変更および修正を加えることができる。したがって、本発明の 範囲は、添付の特許請求の範囲によって制限されるに過ぎない。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年１２月１８日 【補正内容】 補正請求の範囲 １．ライブラリに含まれる選択された設計済み要素を集積することによって設 計される単一のチップ半導体デバイスであって、 信号を送るバスと、 前記バスを介して通信し、共働してユーザ設計機能を実行し、前記ライブラリ から選択される複数の用途要素とを備え、 選択された各用途要素が、 時間引数とパラメータ引数とを有するコマンド命令に従って所定の機能を実行 し、前記時間引数が前記機能ブロックの呼出し時間を定義し、前記パラメータ引 数が前記機能ブロックの処理機能を定義するプログラム可能な機能ブロックと、 前記コマンド命令を受け取るために前記バスと前記選択された用途要素とのイ ンタフェースをとるインタフェース・ブロックと を備えることを特徴とするデバイス。 ２．前記インタフェース・ブロックが、前記デバイス中のすべての用途要素に 対してほぼ同じであることを特徴とする請求項１に記載のデバイス。 ３．前記機能ブロックが、活動状態と電力遮断状態とを有し、前記インタフェ ース・ブロックがさらに、 前記バスと前記機能ブロックとの間でコマンドおよびデータを送るアクセス・ ブロックと、 前記バスから受け取った前記コマンド、前記データ、前記時間引数に応答して 、前記機能ブロックを前記活動状態および前記電力遮断状態に切り替えるクロッ ク・イネーブル・ブロックとを備えることを特徴とする請求項１に記載のデバイ ス。 ４．前記コマンドと前記データが対として前記バスへ送られ、前記対中の前記 データおよびコマンドのサイズが、前記選択された用途要素の要求を満たすこと を特徴とする請求項３に記載のデバイス。 ５．前記クロック・イネーブル・ブロック・スイッチが、ｓｔａｒｔ（開始） 信号およびｇａｔｅｄ ｃｌｏｃｋ（ゲート・クロック）信号を送ることによっ て、前記機能ブロックを前記活動状態に切り替え、前記ｇａｔｅｄ ｃｌｏｃｋ 信号をオフにすることによって前記機能ブロックを前記電力遮断状態に切り替え ることを特徴とする請求項３に記載のデバイス。 ６．前記機能ブロックが、前記クロック・イネーブル・ブロックへｄｏｎｅ信 号を送り、前記クロック・イネーブル・ブロックが、前記ｄｏｎｅ信号に応答し て前記ｇａｔｅｄ ｃｌｏｃｋ信号をオフにすることを特徴とする請求項５に記 載のデバイス。 ７．前記バスが、クロック信号を含み、前記クロック・イネーブル・ブロック が、前記クロック信号と、前記アクセス・ブロックが受け取ったコマンドに応答 して、前記ｓｔａｒｔ信号および前記ｇａｔｅｄ ｃｌｏｃｋ信号を生成するこ とを特徴とする請求項５に記載のデバイス。 ８．前記機能ブロックによって実行される前記所定の機能が、前記アクセス・ ブロックが受け取る前記コマンドによって制御されることを特徴とする請求項３ に記載のデバイス。 ９．前記ライブラリ中の少なくとも１つの前記用途要素が、無線通信に関係す る機能を実行することを特徴とする請求項１に記載のデバイス。 １０．少なくとも１つの前記選択された用途要素が自律的に動作し、それによ って、前記自律用途要素が、プログラムによって定義された時間エポックに呼び 出され、前記自律用途要素の前記機能ブロックが、前記呼出し時に前記所定の機 能を実行することを特徴とする請求項１に記載のデバイス。 １１．少なくとも１つの前記選択された用途要素が、前記ユーザ設計機能を実 施するプログラムを含み、前記プログラム用途要素が、構成命令、または呼出し 時間命令、あるいはその両方を前記他の用途要素へ送ることによって少なくとも １つの他の用途要素を呼び出すことを特徴とする請求項１に記載のデバイス。 １２．少なくとも１つの前記選択された用途要素が、選択された他の用途要素 から構成命令、または呼出し時間命令、あるいはその両方を受け入れることを特 徴とする請求項１に記載のデバイス。 １３．少なくとも２つの前記用途要素がクラスタを形成し、前記クラスタ中の 前記用途要素どうしが、別々のバスを使用して接続されることを特徴とする請求 項１に記載のデバイス。 １４．いくつかの前記選択された用途要素が、並列処理モードで動作するよう にプログラムされることを特徴とする請求項１に記載のデバイス。 １５．いくつかの前記選択された用途要素が、パイプライン処理モードで動作 するようにプログラムされることを特徴とする請求項１に記載のデバイス。 １６．少なくとも１つの前記選択された用途要素が共用メモリ要素であること を特徴とする請求項１に記載のデバイス。 １７．少なくとも１つの前記選択された用途要素が、その入力データを前記共 用メモリ要素から受け取り、その出力データを前記共用メモリ要素に記憶するこ とを特徴とする請求項１６に記載のデバイス。 １８．前記選択された用途要素のうちの１つが、前記バスを介してコマンドを 送ることによって少なくとも１つの選択された他の用途要素の動作を制御するこ とを特徴とする請求項１に記載のデバイス。 １９．前記制御側用途要素がさらに、クロック信号を前記バスを介して前記被 制御側用途要素へ送り、前記被制御側用途要素の動作が、前記クロック信号の影 響を受けることを特徴とする請求項１８に記載のデバイス。 ２０．前記コマンドが、前記被制御側用途を構成するコマンドを含むことを特 徴とする請求項１８に記載のデバイス。 ２１．少なくとも１つの前記選択された用途要素が、マイクロコードを含む汎 用状態マシンを備え、前記状態マシンが、前記マイクロコードに関連して動作し て、定義された用途機能を実施することを特徴とする請求項１に記載のデバイス 。 ２２．いくつかの前記選択された用途要素の前記インタフェース・ブロックが 、前記バスとのプログラム可能なインタフェースを備えることを特徴とする請求 項１に記載のデバイス。 ２３．通信システム内で使用され、ライブラリに含まれる選択された設計済み 要素を集積することによって設計される単一のチップ通信デバイスであって、前 記通信システムが、通信信号を使用して情報のリモート転送を可能にし、前記デ バイスが、 前記ライブラリから選択された複数の用途要素と、 前記選択された用途要素間で内部信号を送るバスと、 前記通信信号に関係付けられた外部信号を少なくとも１つの前記選択された用 途要素に結合する手段と、 選択された各用途要素が、 時間引数とパラメータ引数とを有するコマンド命令に従って所定の機能を実行 し、前記時間引数が前記機能ブロックの呼出し時間を定義し、前記パラメータ引 数が前記機能ブロックの処理機能を定義するプログラム可能な機能ブロックと、 前記コマンド命令を受け取るために前記バスと前記選択された用途要素とのイ ンタフェースをとるインタフェース・ブロックと を備えることを特徴とするデバイス。 ２４．前記内部信号が、少なくとも１つのクロック信号を含み、いくつかの前 記選択された用途要素が、前記クロック信号に従って動作することを特徴とする 請求項２３に記載のデバイス。 ２５．前記インタフェース・ブロックが、コマンドを受け取り送るようになさ れ、いくつかの前記選択された用途要素が、前記クロック信号に従って動作する ように前記コマンドによってプログラムされることを特徴とする請求項２４に記 載のデバイス。 ２６．少なくとも２つの前記用途要素が、別々のバスを使用して接続されたク ラスタを形成し、前記外部信号が、前記クラスタ中の前記用途要素によって処理 されることを特徴とする請求項２３に記載のデバイス。 ２７．いくつかの前記選択された用途要素が、並列処理モードで動作するよう にプログラムされることを特徴とする請求項２３に記載のデバイス。 ２８．いくつかの前記選択された用途要素が、パイプライン処理モードで動作 するようにプログラムされることを特徴とする請求項２３に記載のデバイス。 ２９．少なくとも１つの前記選択された用途要素が共用メモリ要素であること を特徴とする請求項２３に記載のデバイス。 ３０．少なくとも１つの前記選択された用途要素が、その入力データを前記共 用メモリ要素から受け取り、その出力データを前記共用メモリ要素に記憶するこ とを特徴とする請求項２３に記載のデバイス。 ３１．ライブラリ装置に含まれる選択された設計済み要素を集積することによ って単一のチップ半導体を製造する方法であって、 前記ライブラリから複数の用途要素を選択するステップと、 前記選択された用途要素およびバスをチップ内で組み立てるステップであって 、選択された各用途要素は、時間引数とパラメータ引数とを有するコマンド命令 に従って所定の機能を実行するプログラム可能な機能ブロックを有し、ここにお いて、前記時間引数は前記機能ブロックの呼出し時間を定義し、前記パラメータ 引数は前記機能ブロックとその機能ブロックと前記バスとのインタフェースをと るインターフェースブロックの処理機能を定義し、前記選択された用途要素は、 前記バスを介して前記コマンド命令を送り、共働してユーザ設計機能を実行する ステップと を有することを特徴とする方法。 ３２．複数の設計済みプログラム可能用途要素を備える単一のチップ集積回路 特定用途向けプロセッサを構成する方法であって、前記各用途要素が、所定の機 能を実行するプログラム可能な機能ブロックと、前記用途要素とデータ、コマン ド、クロック情報を前記各用途要素へ送るバスのインタフェースをとるインタフ ェース・ブロックとを備える方法であって 前記各用途要素ごとに、時間引数およびパラメータ引数を定義し、前記時間引 数が前記機能ブロックの呼出し時間を指定し、前記パラメータ引数が前記機能ブ ロックの動作特性を指定するステップと、 前記選択された各用途要素ごとの前記定義された引数と、命令プログラム中の 引数間の共働を記述するステップと を含む方法。 ３３．さらに、前記プロセッサの動作を制御するために、前記命令プログラム をコンパイルし機械語命令を生成することを含むことを特徴とする請求項３２に 記載の方法。 ３４．少なくとも１つの用途要素の呼出し時間が、前記バス上のその用途要素 のクロック情報に対して定義されることを特徴とする請求項３２に記載の方法。 ３５．少なくとも１つの用途要素がレジスタを使用し、前記定義ステップが、 前記レジスタを所望の値を満たすようにプログラムすることを含むことを特徴と する請求項３２に記載の方法。 ３６．前記レジスタが、前記複数の用途要素のうちに１つに配置され、前記複 数の用途要素のうちの他の用途要素から共用されるメモリを備えることを特徴と する請求項３５に記載の方法。 ３７．前記複数の要素のうちの１つが、前記複数の要素のうちの他の要素から 共用され、前記定義ステップが、少なくとも１つの前記他の要素に関する入出力 データの前記メモリ中のアドレスをプログラムすることを含むことを特徴とする 請求項３２に記載の方法。 ３８．バスに接続された複数の設計済み要素のうちの選択された要素を含む単 一のチップ集積回路を設計する方法であって、前記各要素が、機能ブロックと、 機能ブロックと前記バスとのインタフェースをとるインタフェース・ブロックと を備え、前記バスが、コマンド信号、データ信号、クロック信号を前記選択され た各要素へ送り、 前記集積回路の構成を所定の１組の命令のうちの選択された命令で記述し、前 記１組の命令のそれぞれが、１つの前記設計済み要素またはそのクラスに対応し 、前記対応する要素の選択可能な特定を定義するユーザ設定可能な属性を含むス テップと、 前記記述を、前記集積回路の物理構造の自動化設計で使用するのに適したハー ドウェア記述言語に変換するステップと を含むことを特徴とする方法。 ３９．前記集積回路がクロックを備え、前記選択可能な特性が前記バスのクロ ッキング速度であることを特徴とする請求項３８に記載の方法。 ４０．さらに、コンピュータ支援設計製造装置を使用して、前記ハードウェア 記述言語を合成し前記集積回路を製造することを含むことを特徴とする請求項３ ８に記載の方法。 ４１．前記ハードウェア要素の前記機能ブロックが、合成後にユーザによって プログラムすることができ、方法がさらに、 前記選択されたハードウェア要素の各機能ブロックごとに、時間引数およびパ ラメータ引数を定義し、前記時間引数が前記機能ブロックの呼出し時間を指定し 、 前記パラメータ引数が前記機能ブロックの動作特性を指定するステップと、 前記選択されたハードウェア要素ごとの前記定義された引数と、命令プログラ ム中の引数間の共働を記述するステップとを含む請求項３８に記載の方法。 ４２．さらに、前記ハードウェア記述言語を使用して前記プロセッサを製造し 、１つまたは複数の製造済み要素に前記機械語命令をロードすることを含むこと を特徴とする請求項４１に記載の方法。 ４３．事前に設計されたユーザ構成可能なハードウェア要素のライブラリと、 コマンド信号、データ信号、クロック信号を前記要素へ送るユーザ構成可能なバ スを使用して、単一のチップ集積回路特定要素向けプロセッサを設計する方法で あって、前記各ハードウェア要素が、所定の機能を実行する機能ブロックと、前 記ハードウェア要素と前記バスのインタフェースをとるインタフェース・ブロッ クとを備え、その方法が、 前記プロセッサの所望の機能に従って前記ライブラリから複数の前記ハードウ ェア要素を選択するステップと、 １つまたは複数の前記選択されたハードウェア要素を使用して前記属性を定義 することによって、前記プロセッサの属性を永久的に構成するステップと、 ハードウェア記述言語を使用して前記プロセッサを定義するステップと を含むことを特徴とする方法。 ４４．前記属性が、１つの前記選択された要素によって使用されるレジスタの サイズであることを特徴とする請求項４３に記載の方法。 ４５．さらに、前記バスの幅を永久的に構成することを含むことを特徴とする 請求項４３に記載の方法。 ４６．さらに、前記バスのクロッキング速度を永久的に構成することを含むこ とを特徴とする請求項４３に記載の方法。 ４７．さらに、コンピュータ支援設計ツールを使用して前記プロセッサを定義 する前記ハードウェア記述言語を合成することを含むことを特徴とする請求項４ ３に記載の方法。 ４８．前記ハードウェア要素の前記機能ブロックが、合成後にユーザによって プログラムすることができ、方法がさらに、 前記選択されたハードウェア要素の各機能ブロックごとに、時間引数およびパ ラメータ引数を定義し、前記時間引数が前記機能ブロックの呼出し時間を指定し 、前記パラメータ引数が前記機能ブロックの動作特性を指定するステップと、 前記選択されたハードウェア要素ごとの前記定義された引数と、命令プログラ ム中の引数間の共働を記述するステップとを含む請求項４３に記載の方法。 ４９．さらに、前記プロセッサの動作を制御するために、前記命令プログラム をコンパイルし機械語命令を生成することを含むことを特徴とする請求項４８に 記載の方法。 ５０．さらに、前記ハードウェア記述言語を使用して前記プロセッサを製造し 、１つまたは複数の製造済み要素に前記機械語命令をロードすることを含むこと を特徴とする請求項４９に記載の方法。 ５１．プログラム可能な特定用途向けプロセッサ・アーキテクチャであって、 共働して指定の用途を実行するように相互接続された複数の物理用途要素と、 それぞれ、対応する用途要素に関連付けられた、１組の用途命令とを備え、少 なくとも１つの用途命令が、呼出し時間を引数として有し、それによって、前記 命令が、それに対応する用途要素を特定の時間に呼び出すことを特徴とするアー キテクチャ。 ５２．さらに、すべての用途要素間で信号を送るためにこれらの用途要素を接 続するバスを備えることを特徴とする請求項５１に記載のアーキテクチャ。 ５３．各用途要素が、プログラム可能な機能ブロックを含み、 呼出し時間を引数として有する命令が、それに対応する用途要素のプログラム 可能な機能ブロックを特定の時間に呼び出すことを特徴とする請求項５１に記載 のアーキテクチャ。 ５４．用途命令が、用途命令のライブラリから選択されることを特徴とする請 求項５１に記載のアーキテクチャ。 ５５．いくつかの用途命令が、対応する用途要素を同時に呼び出すことによっ て並列処理モードで動作するようにプログラムされることを特徴とする請求項５ １に記載のアーキテクチャ。 ５６．いくつかの用途命令が、対応する用途要素を時間的にずらして呼び出す ことによってパイプライン処理モードで動作するようにプログラムされることを 特徴とする請求項５１に記載のアーキテクチャ。 ５７．少なくとも１つの用途命令が非同期的に動作することを特徴とする請求 項５１に記載のアーキテクチャ。 ５８．アーキテクチャが、単一のチップ半導体デバイス上で実施されることを 特徴とする請求項５１に記載のアーキテクチャ。 ５９．少なくとも１つの用途要素が、無線通信に関係する機能を実行すること を特徴とする請求項５１に記載のアーキテクチャ。 ６０．各用途要素が、用途要素間で信号を送るために対応する用途要素とバス のインタフェースをとるインタフェース・ブロックを含むことを特徴とする請求 項５２に記載のアーキテクチャ。 ６１．インタフェース・ブロックが、すべての用途要素に対してほぼ同じであ ることを特徴とする請求項６０に記載のアーキテクチャ。 ６２．少なくとも１つの用途要素中のインタフェース・ブロックが、バスとの プログラム可能なインタフェースを備えることを特徴とする請求項６１に記載の アーキテクチャ。 ６３．各機能ブロックが、活動状態と電力遮断状態とを有し、 各用途要素がさらに、その機能ブロックを活動状態および電力遮断状態に切り 替えるクロック・イネーブル・ブロックを備えることを特徴とする請求項５３に 記載のアーキテクチャ。 ６４．各クロック・イネーブル・ブロックが、それに対応する機能ブロックへ ｓｔａｒｔ信号およびｄｏｎｅ信号を送り、機能ブロックをｓｔａｒｔ信号によ って活動状態に切り替え、ｄｏｎｅ信号によって電力遮断状態に切り替えること を特徴とする請求項６３に記載のアーキテクチャ。 ６５．少なくとも１つの用途要素が、指定された用途を実施するプログラムを 含み、要素が、構成命令と呼出し時間命令の少なくとも一方を送ることによって 少なくとも１つの他の用途要素を呼び出すことを特徴とする請求項５１に記載の アーキテクチャ。 ６６．少なくとも１つの用途要素が、他の用途要素からの構成命令と呼出し時 間命令のうちの少なくとも一方を受け入れることを特徴とする請求項５１に記載 のアーキテクチャ。 ６７．少なくとも２つの用途要素がクラスタを形成し、クラスタ中の用途要素 が他のバスによって接続されることを特徴とする請求項５２に記載のアーキテク チャ。 ６８．少なくとも１つの用途要素が共用メモリ要素であることを特徴とする請 求項５１に記載のアーキテクチャ。 ６９．少なくとも１つの用途要素が、入力データを共用メモリ要素から受け取 り、出力データを共用メモリ要素に記憶することを特徴とする請求項６８に記載 のアーキテクチャ。 ７０．少なくとも１つの用途要素が、バスを介して制御信号を送ることによっ て少なくとも１つの他の用途要素の動作を制御することを特徴とする請求項６９ に記載のアーキテクチャ。 ７１．制御側用途要素がさらに、被制御側用途要素へクロック信号を送り、被 制御側用途要素の動作がクロック信号の影響を受けることを特徴とする請求項７ ０に記載のアーキテクチャ。 ７２．制御信号が、被制御側用途要素を構成するコマンドを含むことを特徴と する請求項７０に記載のアーキテクチャ。 ７３．少なくとも１つの用途要素が、マイクロコードを含む汎用状態マシンを 備え、状態マシンが、マイクロコードに関連して動作し、マイクロコードに対応 する命令を実施することを特徴とする請求項５１に記載のアーキテクチャ。 ７４．用途要素を形成する前に、特定の用途のニーズを満たすようにアーキテ クチャをプログラムすることができることを特徴とする請求項５１に記載のアー キテクチャ。 ７５．さらに、すべての用途要素間で信号を送るためにこれらの用途要素を接 続するバスを備えることを特徴とする請求項７４に記載のアーキテクチャ。 ７６．用途要素を形成する前に、バスの幅が、特定の用途のニーズを満たすよ うにプログラムされることを特徴とする請求項７５に記載のアーキテクチャ。 【手続補正書】特許法第１８４条の８ 【提出日】１９９６年１０月８日 【補正内容】 補正請求の範囲 １．ライブラリに含まれる選択された設計済み要素を集積することによって設 計される単一のチップ半導体デバイスであって、 信号を送るバスと、 前記バスを介して通信し、共働してユーザ設計機能を実行し、前記ライブラリ から選択される複数の用途要素とを備え、 選択された各用途要素が、 時間引数とパラメータ引数とを有するコマンド命令に従って所定の機能を実行 し、前記時間引数が前記機能ブロックの呼出し時間を定義し、前記パラメータ引 数が前記機能ブロックの処理機能を定義するプログラム可能な機能ブロックと、 前記コマンド命令を受け取るために前記バスと前記選択された用途要素とのイ ンタフェースをとるインタフェース・ブロックと を備えることを特徴とするデバイス。 ２．前記インタフェース・ブロックが、前記デバイス中のすべての用途要素に 対してほぼ同じであることを特徴とする請求項１に記載のデバイス。 ３．前記機能ブロックが、活動状態と電力遮断状態とを有し、前記インタフェ ース・ブロックがさらに、 前記バスと前記機能ブロックとの間でコマンドおよびデータを送るアクセス・ ブロックと、 前記バスから受け取った前記コマンド、前記データ、前記時間引数に応答して 、前記機能ブロックを前記活動状態および前記電力遮断状態に切り替えるクロッ ク・イネーブル・ブロックとを備えることを特徴とする請求項１に記載のデバイ ス。 ４．前記コマンドと前記データが対として前記バスへ送られ、前記対中の前記 データおよびコマンドのサイズが、前記選択された用途要素の要求を満たすこと を特徴とする請求項３に記載のデバイス。 ５．前記クロック・イネーブル・ブロック・スイッチが、ｓｔａｒｔ（開始） 信号およびｇａｔｅｄ ｃｌｏｃｋ（ゲート・クロック）信号を送ることによっ て、前記機能ブロックを前記活動状態に切り替え、前記ｇａｔｅｄ ｃｌｏｃｋ 信号をオフにすることによって前記機能ブロックを前記電力遮断状態に切り替え ることを特徴とする請求項３に記載のデバイス。 ６．前記機能ブロックが、前記クロック・イネーブル・ブロックへｄｏｎｅ信 号を送り、前記クロック・イネーブル・ブロックが、前記ｄｏｎｅ信号に応答し て前記ｇａｔｅｄ ｃｌｏｃｋ信号をオフにすることを特徴とする請求項５に記 載のデバイス。 ７．前記バスが、クロック信号を含み、前記クロック・イネーブル・ブロック が、前記クロック信号と、前記アクセス・ブロックが受け取ったコマンドに応答 して、前記ｓｔａｒｔ信号および前記ｇａｔｅｄ ｃｌｏｃｋ信号を生成するこ とを特徴とする請求項５に記載のデバイス。 ８．前記機能ブロックによって実行される前記所定の機能が、前記アクセス・ ブロックが受け取る前記コマンドによって制御されることを特徴とする請求項３ に記載のデバイス。 ９．前記ライブラリ中の少なくとも１つの前記用途要素が、無線通信に関係す る機能を実行することを特徴とする請求項１に記載のデバイス。 １０．少なくとも１つの前記選択された用途要素が自律的に動作し、それによ って、前記自律用途要素が、プログラムによって定義された時間エポックに呼び 出され、前記自律用途要素の前記機能ブロックが、前記呼出し時に前記所定の機 能を実行することを特徴とする請求項１に記載のデバイス。 １１．少なくとも１つの前記選択された用途要素が、前記ユーザ設計機能を実 施するプログラムを含み、前記プログラム用途要素が、構成命令、または呼出し 時間命令、あるいはその両方を前記他の用途要素へ送ることによって少なくとも １つの他の用途要素を呼び出すことを特徴とする請求項１に記載のデバイス。 １２．少なくとも１つの前記選択された用途要素が、選択された他の用途要素 から構成命令、または呼出し時間命令、あるいはその両方を受け入れることを特 徴とする請求項１に記載のデバイス。 １３．少なくとも２つの前記用途要素がクラスタを形成し、前記クラスタ中の 前記用途要素どうしが、別々のバスを使用して接続されることを特徴とする請求 項１に記載のデバイス。 １４．いくつかの前記選択された用途要素が、並列処理モードで動作するよう にプログラムされることを特徴とする請求項１に記載のデバイス。 １５．いくつかの前記選択された用途要素が、パイプライン処理モードで動作 するようにプログラムされることを特徴とする請求項１に記載のデバイス。 １６．少なくとも１つの前記選択された用途要素が共用メモリ要素であること を特徴とする請求項１に記載のデバイス。 １７．少なくとも１つの前記選択された用途要素が、その入力データを前記共 用メモリ要素から受け取り、その出力データを前記共用メモリ要素に記憶するこ とを特徴とする請求項１６に記載のデバイス。 １８．前記選択された用途要素のうちの１つが、前記バスを介してコマンドを 送ることによって少なくとも１つの選択された他の用途要素の動作を制御するこ とを特徴とする請求項１に記載のデバイス。 １９．前記制御側用途要素がさらに、クロック信号を前記バスを介して前記被 制御側用途要素へ送り、前記被制御側用途要素の動作が、前記クロック信号の影 響を受けることを特徴とする請求項１８に記載のデバイス。 ２０．前記コマンドが、前記被制御側用途を構成するコマンドを含むことを特 徴とする請求項１８に記載のデバイス。 ２１．少なくとも１つの前記選択された用途要素が、マイクロコードを含む汎 用状態マシンを備え、前記状態マシンが、前記マイクロコードに関連して動作し て、定義された用途機能を実施することを特徴とする請求項１に記載のデバイス 。 ２２．いくつかの前記選択された用途要素の前記インタフェース・ブロックが 、前記バスとのプログラム可能なインタフェースを備えることを特徴とする請求 項１に記載のデバイス。 ２３．通信システム内で使用され、ライブラリに含まれる選択された設計済み 要素を集積することによって設計される単一のチップ通信デバイスであって、前 記通信システムが、通信信号を使用して情報のリモート転送を可能にし、前記デ バイスが、 前記ライブラリから選択された複数の用途要素と、 前記選択された用途要素間で内部信号を送るバスと、 前記通信信号に関係付けられた外部信号を少なくとも１つの前記選択された用 途要素に結合する手段と、 選択された各用途要素が、 時間引数とパラメータ引数とを有するコマンド命令に従って所定の機能を実行 し、前記時間引数が前記機能ブロックの呼出し時間を定義し、前記パラメータ引 数が前記機能ブロックの処理機能を定義するプログラム可能な機能ブロックと、 前記コマンド命令を受け取るために前記バスと前記選択された用途要素とのイ ンタフェースをとるインタフェース・ブロックと を備えることを特徴とするデバイス。 ２４．前記内部信号が、少なくとも１つのクロック信号を含み、いくつかの前 記選択された用途要素が、前記クロック信号に従って動作することを特徴とする 請求項２３に記載のデバイス。 ２５．前記インタフェース・ブロックが、コマンドを受け取り送るようになさ れ、いくつかの前記選択された用途要素が、前記クロック信号に従って動作する ように前記コマンドによってプログラムされることを特徴とする請求項２４に記 載のデバイス。 ２６．少なくとも２つの前記用途要素が、別々のバスを使用して接続されたク ラスタを形成し、前記外部信号が、前記クラスタ中の前記用途要素によって処理 されることを特徴とする請求項２３に記載のデバイス。 ２７．いくつかの前記選択された用途要素が、並列処理モードで動作するよう にプログラムされることを特徴とする請求項２３に記載のデバイス。 ２８．いくつかの前記選択された用途要素が、パイプライン処理モードで動作 するようにプログラムされることを特徴とする請求項２３に記載のデバイス。 ２９．少なくとも１つの前記選択された用途要素が共用メモリ要素であること を特徴とする請求項２３に記載のデバイス。 ３０．少なくとも１つの前記選択された用途要素が、その入力データを前記共 用メモリ要素から受け取り、その出力データを前記共用メモリ要素に記憶するこ とを特徴とする請求項２３に記載のデバイス。 ３１．ライブラリ装置に含まれる選択された設計済み要素を集積することによ って単一のチップ半導体を製造する方法であって、 前記ライブラリから複数の用途要素を選択するステップと、 前記選択された用途要素およびバスをチップ内で組み立てるステップであって 、選択された各用途要素は、時間引数とパラメータ引数とを有するコマンド命令 に従って所定の機能を実行するプログラム可能な機能ブロックを有し、ここにお いて、前記時間引数は前記機能ブロックの呼出し時間を定義し、前記パラメータ 引数は前記機能ブロックとその機能ブロックと前記バスとのインタフェースをと るインターフェースブロックの処理機能を定義し、前記選択された用途要素は、 前記バスを介して前記コマンド命令を送り、共働してユーザ設計機能を実行する ステップと を有することを特徴とする方法。 ３２．複数の設計済みプログラム可能用途要素を備える単一のチップ集積回路 特定用途向けプロセッサを構成する方法であって、前記各用途要素が、所定の機 能を実行するプログラム可能な機能ブロックと、前記用途要素とデータ、コマン ド、クロック情報を前記各用途要素へ送るバスのインタフェースをとるインタフ ェース・ブロックとを備える方法であって 前記各用途要素ごとに、時間引数およびパラメータ引数を定義し、前記時間引 数が前記機能ブロックの呼出し時間を指定し、前記パラメータ引数が前記機能ブ ロックの動作特性を指定するステップと、 前記選択された各用途要素ごとの前記定義された引数と、命令プログラム中の 引数間の共働を記述するステップと を含む方法。 ３３．さらに、前記プロセッサの動作を制御するために、前記命令プログラム をコンパイルし機械語命令を生成することを含むことを特徴とする請求項３２に 記載の方法。 ３４．少なくとも１つの用途要素の呼出し時間が、前記バス上のその用途要素 のクロック情報に対して定義されることを特徴とする請求項３２に記載の方法。 ３５ 少なくとも１つの用途要素がレジスタを使用し、前記定義ステップが、 前記レジスタを所望の値を満たすようにプログラムすることを含むことを特徴と する請求項３２に記載の方法。 ３６．前記レジスタが、前記複数の用途要素のうちに１つに配置され、前記複 数の用途要素のうちの他の用途要素から共用されるメモリを備えることを特徴と する請求項３５に記載の方法。 ３７．前記複数の要素のうちの１つが、前記複数の要素のうちの他の要素から 共用され、前記定義ステップが、少なくとも１つの前記他の要素に関する入出力 データの前記メモリ中のアドレスをプログラムすることを含むことを特徴とする 請求項３２に記載の方法。 ３８．バスに接続された複数の設計済み要素のうちの選択された要素を含む単 一のチップ集積回路を設計する方法であって、前記各要素が、機能ブロックと、 機能ブロックと前記バスとのインタフェースをとるインタフェース・ブロックと を備え、前記バスが、コマンド信号、データ信号、クロック信号を前記選択され た各要素へ送り、 前記集積回路の構成を所定の１組の命令のうちの選択された命令で記述し、前 記１組の命令のそれぞれが、１つの前記設計済み要素またはそのクラスに対応し 、前記対応する要素の選択可能な特定を定義するユーザ設定可能な属性を含むス テップと、 前記記述を、前記集積回路の物理構造の自動化設計で使用するのに適したハー ドウェア記述言語に変換するステップと を含むことを特徴とする方法。 ３９．前記集積回路がクロックを備え、前記選択可能な特性が前記バスのクロ ッキング速度であることを特徴とする請求項３８に記載の方法。 ４０．さらに、コンピュータ支援設計製造装置を使用して、前記ハードウェア 記述言語を合成し前記集積回路を製造することを含むことを特徴とする請求項３ ８に記載の方法。 ４１．前記ハードウェア要素の前記機能ブロックが、合成後にユーザによって プログラムすることができ、方法がさらに、 前記選択されたハードウェア要素の各機能ブロックごとに、時間引数およびパ ラメータ引数を定義し、前記時間引数が前記機能ブロックの呼出し時間を指定し 、 前記パラメータ引数が前記機能ブロックの動作特性を指定するステップと、 前記選択されたハードウェア要素ごとの前記定義された引数と、命令プログラ ム中の引数間の共働を記述するステップとを含む請求項３８に記載の方法。 ４２．さらに、前記ハードウェア記述言語を使用して前記プロセッサを製造し 、１つまたは複数の製造済み要素に前記機械語命令をロードすることを含むこと を特徴とする請求項４１に記載の方法。 ４３．事前に設計されたユーザ構成可能なハードウェア要素のライブラリと、 コマンド信号、データ信号、クロック信号を前記要素へ送るユーザ構成可能なバ スを使用して、単一のチップ集積回路特定要素向けプロセッサを設計する方法で あって、前記各ハードウェア要素が、所定の機能を実行する機能ブロックと、前 記ハードウェア要素と前記バスのインタフェースをとるインタフェース・ブロッ クとを備え、その方法が、 前記プロセッサの所望の機能に従って前記ライブラリから複数の前記ハードウ ェア要素を選択するステップと、 １つまたは複数の前記選択されたハードウェア要素を使用して前記属性を定義 することによって、前記プロセッサの属性を永久的に構成するステップと、 ハードウェア記述言語を使用して前記プロセッサを定義するステップと を含むことを特徴とする方法。 ４４．前記属性が、１つの前記選択された要素によって使用されるレジスタの サイズであることを特徴とする請求項４３に記載の方法。 ４５．さらに、前記バスの幅を永久的に構成することを含むことを特徴とする 請求項４３に記載の方法。 ４６．さらに、前記バスのクロッキング速度を永久的に構成することを含むこ とを特徴とする請求項４３に記載の方法。 ４７．さらに、コンピュータ支援設計ツールを使用して前記プロセッサを定義 する前記ハードウェア記述言語を合成することを含むことを特徴とする請求項４ ３に記載の方法。 ４８．前記ハードウェア要素の前記機能ブロックが、合成後にユーザによって プログラムすることができ、方法がさらに、 前記選択されたハードウェア要素の各機能ブロックごとに、時間引数およびパ ラメータ引数を定義し、前記時間引数が前記機能ブロックの呼出し時間を指定し 、前記パラメータ引数が前記機能ブロックの動作特性を指定するステップと、 前記選択されたハードウェア要素ごとの前記定義された引数と、命令プログラ ム中の引数間の共働を記述するステップとを含む請求項４３に記載の方法。 ４９．さらに、前記プロセッサの動作を制御するために、前記命令プログラム をコンパイルし機械語命令を生成することを含むことを特徴とする請求項４８に 記載の方法。 ５０．さらに、前記ハードウェア記述言語を使用して前記プロセッサを製造し 、１つまたは複数の製造済み要素に前記機械語命令をロードすることを含むこと を特徴とする請求項４９に記載の方法。 ５１．プログラム可能な特定用途向けプロセッサ・アーキテクチャであって、 共働して指定の用途を実行するように相互接続された複数の物理用途要素と、 それぞれ、対応する用途要素に関連付けられた、１組の用途命令とを備え、少 なくとも１つの用途命令が、呼出し時間を引数として有し、それによって、前記 命令が、それに対応する用途要素を特定の時間に呼び出すことを特徴とするアー キテクチャ。 ５２．さらに、すべての用途要素間で信号を送るためにこれらの用途要素を接 続するバスを備えることを特徴とする請求項５１に記載のアーキテクチャ。 ５３．各用途要素が、プログラム可能な機能ブロックを含み、 呼出し時間を引数として有する命令が、それに対応する用途要素のプログラム 可能な機能ブロックを特定の時間に呼び出すことを特徴とする請求項５１に記載 のアーキテクチャ。 ５４．用途命令が、用途命令のライブラリから選択されることを特徴とする請 求項５１に記載のアーキテクチャ。 ５５．いくつかの用途命令が、対応する用途要素を同時に呼び出すことによっ て並列処理モードで動作するようにプログラムされることを特徴とする請求項５ １に記載のアーキテクチャ。 ５６．いくつかの用途命令が、対応する用途要素を時間的にずらして呼び出す ことによってパイプライン処理モードで動作するようにプログラムされることを 特徴とする請求項５１に記載のアーキテクチャ。 ５７．少なくとも１つの用途命令が非同期的に動作することを特徴とする請求 項５１に記載のアーキテクチャ。 ５８．アーキテクチャが、単一のチップ半導体デバイス上で実施されることを 特徴とする請求項５１に記載のアーキテクチャ。 ５９．少なくとも１つの用途要素が、無線通信に関係する機能を実行すること を特徴とする請求項５１に記載のアーキテクチャ。 ６０．各用途要素が、用途要素間で信号を送るために対応する用途要素とバス のインタフェースをとるインタフェース・ブロックを含むことを特徴とする請求 項５２に記載のアーキテクチャ。 ６１．インタフェース・ブロックが、すべての用途要素に対してほぼ同じであ ることを特徴とする請求項６０に記載のアーキテクチャ。 ６２．少なくとも１つの用途要素中のインタフェース・ブロックが、バスとの プログラム可能なインタフェースを備えることを特徴とする請求項６１に記載の アーキテクチャ。 ６３．各機能ブロックが、活動状態と電力遮断状態とを有し、 各用途要素がさらに、その機能ブロックを活動状態および電力遮断状態に切り 替えるクロック・イネーブル・ブロックを備えることを特徴とする請求項５３に 記載のアーキテクチャ。 ６４．各クロック・イネーブル・ブロックが、それに対応する機能ブロックへ ｓｔａｒｔ信号およびｄｏｎｅ信号を送り、機能ブロックをｓｔａｒｔ信号によ って活動状態に切り替え、ｄｏｎｅ信号によって電力遮断状態に切り替えること を特徴とする請求項６３に記載のアーキテクチャ。 ６５．少なくとも１つの用途要素が、指定された用途を実施するプログラムを 含み、要素が、構成命令と呼出し時間命令の少なくとも一方を送ることによって 少なくとも１つの他の用途要素を呼び出すことを特徴とする請求項５１に記載の アーキテクチャ。 ６６．少なくとも１つの用途要素が、他の用途要素からの構成命令と呼出し時 間命令のうちの少なくとも一方を受け入れることを特徴とする請求項５１に記載 のアーキテクチャ。 ６７．少なくとも２つの用途要素がクラスタを形成し、クラスタ中の用途要素 が他のバスによって接続されることを特徴とする請求項５２に記載のアーキテク チャ。 ６８．少なくとも１つの用途要素が共用メモリ要素であることを特徴とする請 求項５１に記載のアーキテクチャ。 ６９．少なくとも１つの用途要素が、入力データを共用メモリ要素から受け取 り、出力データを共用メモリ要素に記憶することを特徴とする請求項６８に記載 のアーキテクチャ。 ７０．少なくとも１つの用途要素が、バスを介して制御信号を送ることによっ て少なくとも１つの他の用途要素の動作を制御することを特徴とする請求項６９ に記載のアーキテクチャ。 ７１．制御側用途要素がさらに、被制御側用途要素へクロック信号を送り、被 制御側用途要素の動作がクロック信号の影響を受けることを特徴とする請求項７ ０に記載のアーキテクチャ。 ７２．制御信号が、被制御側用途要素を構成するコマンドを含むことを特徴と する請求項７０に記載のアーキテクチャ。 ７３．少なくとも１つの用途要素が、マイクロコードを含む汎用状態マシンを 備え、状態マシンが、マイクロコードに関連して動作し、マイクロコードに対応 する命令を実施することを特徴とする請求項５１に記載のアーキテクチャ。 ７４．用途要素を形成する前に、特定の用途のニーズを満たすようにアーキテ クチャをプログラムすることができることを特徴とする請求項５１に記載のアー キテクチャ。 ７５．さらに、すべての用途要素間で信号を送るためにこれらの用途要素を接 続するバスを備えることを特徴とする請求項７４に記載のアーキテクチャ。 ７６．用途要素を形成する前に、バスの幅が、特定の用途のニーズを満たすよ うにプログラムされることを特徴とする請求項７５に記載のアーキテクチャ。 ７７．通信システムにおける命令の実行のためのプログラム可能なプロセッサ ・アーキテクチャにおいて、 コマンド／データ／タイミング・バスで相互接続され、協同して通信システム に有用な通信機能を実行する複数の物理用途要素を有する集積回路を有し、 前記用途要素のいくつかは、 所定の通信機能を実行する用途要素論理ブロックと、 対応する用途要素にタイミング信号を与え、用途要素論理ブロックを その機能が必要なときにイネーブルするクロック・イネーブル論理ブロックと、 用途要素論理ブロックに、コマンド／データ／タイミング・バスを介 してコマンドとデータを他の用途要素から受け、かつ他の要素に送らせるインタ フェース論理アクセスブロックとを備え、かつ 対応する用途要素に関連した 用途要素の制御パラメータをセットするコマンド引数と 用途要素が呼び出された時を決定する時間引数とを 有する命令に応答させられる、 ことを特徴とするプログラム可能なプロセッサ・アーキテクチャ。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＭＷ，ＳＤ，ＳＺ，ＵＧ)， ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，Ｃ Ｈ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＥ，ＥＳ，ＦＩ，ＧＢ ，ＧＥ，ＨＵ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ， ＬＫ，ＬＲ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，Ｍ Ｗ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＳ，ＵＺ， ＶＮ (72)発明者 マクニール，デール・エイ アメリカ合衆国 92024 カリフォルニア 州・エンサニタス・ビレッジ センター ドライブ・506 (72)発明者 クラウス，チャールズ・エイ アメリカ合衆国 92008 カールスバッ ド・ウッドランド レーン・3640

Claims (1)

1. 【特許請求の範囲】 １．ライブラリに含まれる選択された設計済み要素を集積することによって設 計される単一のチップ半導体デバイスであって、 信号を送るバスと、 前記バスを介して通信し、共働してユーザ設計機能を実行し、前記ライブラリ から選択される複数の用途要素とを備え、 選択された各用途要素が、 時間引数とパラメータ引数とを有するコマンド命令に従って所定の機能を実行 し、前記時間引数が前記機能ブロックの呼出し時間を定義し前記パラメータ引数 が前記機能ブロックの処理機能を定義する、プログラム可能な機能ブロックと、 前記コマンド命令を受け取るために前記バスと前記選択された用途要素とのイ ンタフェースをとるインタフェース・ブロックとを備えることを特徴とするデバ イス。 ２．前記インタフェース・ブロックが、前記デバイス中のすべての用途要素に 対してほぼ同じであることを特徴とする請求項１に記載のデバイス。 ３．前記機能ブロックが、活動状態と電力遮断状態とを有し、前記インタフェ ース・ブロックがさらに、 前記バスと前記機能ブロックとの間でコマンドおよびデータを送るアクセス・ ブロックと、 前記バスから受け取った前記コマンド、前記データ、前記時間引数に応答して 、前記機能ブロックを前記活動状態および前記電力遮断状態に切り替えるクロッ ク・イネーブル・ブロックとを備えることを特徴とする請求項１に記載のデバイ ス。 ４．前記コマンドと前記データが対として前記バスへ送られ、前記対中の前記 データおよびコマンドのサイズが、前記選択された用途要素の要求を満たすこと を特徴とする請求項３に記載のデバイス。 ５．前記クロック・イネーブル・ブロック・スイッチが、ｓｔａｒｔ（開始） 信号およびｇａｔｅｄ ｃｌｏｃｋ（ゲート・クロック）信号を送ることによっ て、前記機能ブロックを前記活動状態に切り替え、前記ｇａｔｅｄ ｃｌｏｃｋ 信号をオフにすることによって前記機能ブロックを前記電力遮断状態に切り替え ることを特徴とする請求項３に記載のデバイス。 ６．前記機能ブロックが、前記クロック・イネーブル・ブロックへｄｏｎｅ信 号を送り、前記クロック・イネーブル・ブロックが、前記ｄｏｎｅ信号に応答し て前記ｇａｔｅｄ ｃｌｏｃｋ信号をオフにすることを特徴とする請求項５に記 載のデバイス。 ７．前記バスが、クロック信号を含み、前記クロック・イネーブル・ブロック が、前記クロック信号と、前記アクセス・ブロックが受け取ったコマンドに応答 して、前記ｓｔａｒｔ信号および前記ｇａｔｅｄ ｃｌｏｃｋ信号を生成するこ とを特徴とする請求項５に記載のデバイス。 ８．前記機能ブロックによって実行される前記所定の機能が、前記アクセス・ ブロックが受け取る前記コマンドによって制御されることを特徴とする請求項３ に記載のデバイス。 ９．前記ライブラリ中の少なくとも１つの前記用途要素が、無線通信に関係す る機能を実行することを特徴とする請求項１に記載のデバイス。 １０．少なくとも１つの前記選択された用途要素が自律的に動作し、それによ って、前記自律用途要素が、プログラムによって定義された時間エポックに呼び 出され、前記自律用途要素の前記機能ブロックが、前記呼出し時に前記所定の機 能を実行することを特徴とする請求項１に記載のデバイス。 １１．少なくとも１つの前記選択された用途要素が、前記ユーザ設計機能を実 施するプログラムを含み、前記プログラム用途要素が、構成命令、または呼出し 時間命令、あるいはその両方を前記他の用途要素へ送ることによって少なくとも １つの他の用途要素を呼び出すことを特徴とする請求項１に記載のデバイス。 １２．少なくとも１つの前記選択された用途要素が、選択された他の用途要素 から構成命令、または呼出し時間命令、あるいはその両方を受け入れることを特 徴とする請求項１に記載のデバイス。 １３．少なくとも２つの前記用途要素がクラスタを形成し、前記クラスタ中の 前記用途要素どうしが、別々のバスを使用して接続されることを特徴とする請求 項１に記載のデバイス。 １４．いくつかの前記選択された用途要素が、並列処理モードで動作するよう にプログラムされることを特徴とする請求項１に記載のデバイス。 １５．いくつかの前記選択された用途要素が、パイプライン処理モードで動作 するようにプログラムされることを特徴とする請求項１に記載のデバイス。 １６．少なくとも１つの前記選択された用途要素が共用メモリ要素であること を特徴とする請求項１に記載のデバイス。 １７．少なくとも１つの前記選択された用途要素が、その入力データを前記共 用メモリ要素から受け取り、その出力データを前記共用メモリ要素に記憶するこ とを特徴とする請求項１６に記載のデバイス。 １８．前記選択された用途要素のうちの１つが、前記バスを介してコマンドを 送ることによって少なくとも１つの選択された他の用途要素の動作を制御するこ とを特徴とする請求項１に記載のデバイス。 １９．前記制御側用途要素がさらに、クロック信号を前記バスを介して前記被 制御側用途要素へ送り、前記被制御側用途要素の動作が、前記クロック信号の影 響を受けることを特徴とする請求項１８に記載のデバイス。 ２０．前記コマンドが、前記被制御側用途を構成するコマンドを含むことを特 徴とする請求項１８に記載のデバイス。 ２１．少なくとも１つの前記選択された用途要素が、マイクロコードを含む汎 用状態マシンを備え、前記状態マシンが、前記マイクロコードに関連して動作し て、定義された用途機能を実施することを特徴とする請求項１に記載のデバイス 。 ２２．いくつかの前記選択された用途要素の前記インタフェース・ブロックが 、前記バスとのプログラム可能なインタフェースを備えることを特徴とする請求 項１に記載のデバイス。 ２３．通信システム内で使用され、ライブラリに含まれる選択された設計済み 要素を集積することによって設計される単一のチップ通信デバイスであって、前 記通信システムが、通信信号を使用して情報のリモート転送を可能にし、前記デ バイスが、 前記ライブラリから選択された複数の用途要素と、 前記選択された用途要素間で内部信号を送るバスと、 前記通信信号に関係付けられた外部信号を少なくとも１つの前記選択された用 途要素に結合する手段と、 選択された各用途要素が、 時間引数とパラメータ引数とを有するコマンド命令に従って所定の機能を実行 し、前記時間引数が前記機能ブロックの呼出し時間を定義し前記パラメータ引数 が前記機能ブロックの処理機能を定義する、プログラム可能な機能ブロックと、 前記コマンド命令を受け取るために前記バスと前記選択された用途要素とのイ ンタフェースをとるインタフェース・ブロックとを備えることを特徴とするデバ イス。 ２４．前記内部信号が、少なくとも１つのクロック信号を含み、いくつかの前 記選択された用途要素が、前記クロック信号に従って動作することを特徴とする 請求項２３に記載のデバイス。 ２５．前記インタフェース・ブロックが、コマンドを受け取り送るようになさ れ、いくつかの前記選択された用途要素が、前記クロック信号に従って動作する ように前記コマンドによってプログラムされることを特徴とする請求項２４に記 載のデバイス。 ２６．少なくとも２つの前記用途要素が、別々のバスを使用して接続されたク ラスタを形成し、前記外部信号が、前記クラスタ中の前記用途要素によって処理 されることを特徴とする請求項２３に記載のデバイス。 ２７．いくつかの前記選択された用途要素が、並列処理モードで動作するよう にプログラムされることを特徴とする請求項２３に記載のデバイス。 ２８．いくつかの前記選択された用途要素が、パイプライン処理モードで動作 するようにプログラムされることを特徴とする請求項２３に記載のデバイス。 ２９．少なくとも１つの前記選択された用途要素が共用メモリ要素であること を特徴とする請求項２３に記載のデバイス。 ３０．少なくとも１つの前記選択された用途要素が、その入力データを前記共 用メモリ要素から受け取り、その出力データを前記共用メモリ要素に記憶するこ とを特徴とする請求項２３に記載のデバイス。 ３１．ライブラリ装置に含まれる選択された設計済み要素を集積することによ って単一のチップ半導体を製造する方法であって、 前記ライブラリから複数の用途要素を選択するステップと、 前記選択された用途要素およびバスをチップ内で組み立て、選択された各用途 要素が、時間引数とパラメータ引数とを有するコマンド命令に従って所定の機能 を実行し、前記時間引数が前記機能ブロックの呼出し時間を定義し前記パラメー タ引数が前記機能ブロックの処理機能を定義する、プログラム可能な機能ブロッ クと、前記機能ブロックと前記バスとのインタフェースをとるインタフェース・ ブロックとを含むステップとを含み、前記選択された用途要素が、前記バスを介 して前記コマンド命令を送り、共働してユーザ設計機能を実行することを特徴と する方法。 ３２．複数の設計済みプログラム可能用途要素を備える単一のチップ集積回路 特定用途向けプロセッサを構成する方法であって、前記各用途要素が、所定の機 能を実行するプログラム可能な機能ブロックと、前記用途要素とバスのインタフ ェースをとるインタフェース・ブロックとを備え、前記バスが、データ、コマン ド、クロック情報を前記各用途要素へ送り、方法が、 前記各用途要素ごとに、時間引数およびパラメータ引数を定義し、前記時間引 数が前記機能ブロックの呼出し時間を指定し、前記パラメータ引数が前記機能ブ ロックの動作特性を指定するステップと、 前記選択された各用途要素ごとの前記定義された引数と、命令プログラム中の 引数間の共働を記述するステップとを含む方法。 ３３．さらに、前記プロセッサの動作を制御するために、前記命令プログラム をコンパイルし機械語命令を生成することを含むことを特徴とする請求項３２に 記載の方法。 ３４．少なくとも１つの用途要素の呼出し時間が、前記バス上のその用途要素 のクロック情報に対して定義されることを特徴とする請求項３２に記載の方法。 ３５．少なくとも１つの用途要素がレジスタを使用し、前記定義ステップが、 前記レジスタを所望の値を満たすようにプログラムすることを含むことを特徴と する請求項３２に記載の方法。 ３６．前記レジスタが、前記複数の用途要素のうちに１つに配置され、前記複 数の用途要素のうちの他の用途要素から共用されるメモリを備えることを特徴と する請求項３５に記載の方法。 ３７．前記複数の要素のうちの１つが、前記複数の要素のうちの他の要素から 共用され、前記定義ステップが、少なくとも１つの前記他の要素に関する入出力 データの前記メモリ中のアドレスをプログラムすることを含むことを特徴とする 請求項３２に記載の方法。 ３８．バスに接続された複数の設計済み要素のうちの選択された要素を含む単 一のチップ集積回路を設計する方法であって、前記各要素が、機能ブロックと、 機能ブロックと前記バスとのインタフェースをとるインタフェース・ブロックと を備え、前記バスが、コマンド信号、データ信号、クロック信号を前記選択され た各要素へ送り、 前記集積回路の構成を所定の１組の命令のうちの選択された命令で記述し、前 記１組の命令のそれぞれが、１つの前記設計済み要素またはそのクラスに対応し 、前記対応する要素の選択可能な特定を定義するユーザ設定可能な属性を含むス テップと、 前記記述を、前記集積回路の物理構造の自動化設計で使用するのに適したハー ドウェア記述言語に変換するステップとを含むことを特徴とする方法。 ３９．前記集積回路がクロックを備え、前記選択可能な特性が前記バスのクロ ッキング速度であることを特徴とする請求項３８に記載の方法。 ４０．さらに、コンピュータ支援設計製造装置を使用して、前記ハードウェア 記述言語を合成し前記集積回路を製造することを含むことを特徴とする請求項３ ８に記載の方法。 ４１．前記ハードウェア要素の前記機能ブロックが、合成後にユーザによって プログラムすることができ、方法がさらに、 前記選択されたハードウェア要素の各機能ブロックごとに、時間引数およびパ ラメータ引数を定義し、前記時間引数が前記機能ブロックの呼出し時間を指定し 、前記パラメータ引数が前記機能ブロックの動作特性を指定するステップと、 前記選択されたハードウェア要素ごとの前記定義された引数と、命令プログラ ム中の引数間の共働を記述するステップとを含む請求項３８に記載の方法。 ４２．さらに、前記ハードウェア記述言語を使用して前記プロセッサを製造し 、１つまたは複数の製造済み要素に前記機械語命令をロードすることを含むこと を特徴とする請求項４１に記載の方法。 ４３．事前に設計されたユーザ構成可能なハードウェア要素のライブラリと、 コマンド信号、データ信号、クロック信号を前記要素へ送るユーザ構成可能なバ スを使用して、単一のチップ集積回路特定要素向けプロセッサを設計する方法で あって、前記各ハードウェア要素が、所定の機能を実行する機能ブロックと、前 記ハードウェア要素と前記バスのインタフェースをとるインタフェース・ブロッ クとを備え、方法が、 前記プロセッサの所望の機能に従って前記ライブラリから複数の前記ハードウ ェア要素を選択するステップと、 １つまたは複数の前記選択されたハードウェア要素を使用して前記属性を定義 することによって、前記プロセッサの属性を永久的に構成するステップと、 ハードウェア記述言語を使用して前記プロセッサを定義するステップとを含む ことを特徴とする方法。 ４４．前記属性が、１つの前記選択された要素によって使用されるレジスタの サイズであることを特徴とする請求項４３に記載の方法。 ４５．さらに、前記バスの幅を永久的に構成することを含むことを特徴とする 請求項４３に記載の方法。 ４６．さらに、前記バスのクロッキング速度を永久的に構成することを含むこ とを特徴とする請求項４３に記載の方法。 ４７．さらに、コンピュータ支援設計ツールを使用して前記プロセッサを定義 する前記ハードウェア記述言語を合成することを含むことを特徴とする請求項４ ３に記載の方法。 ４８．前記ハードウェア要素の前記機能ブロックが、合成後にユーザによって プログラムすることができ、方法がさらに、 前記選択されたハードウェア要素の各機能ブロックごとに、時間引数およびパ ラメータ引数を定義し、前記時間引数が前記機能ブロックの呼出し時間を指定し 、前記パラメータ引数が前記機能ブロックの動作特性を指定するステップと、 前記選択されたハードウェア要素ごとの前記定義された引数と、命令プログラ ム中の引数間の共働を記述するステップとを含む請求項４３に記載の方法。 ４９．さらに、前記プロセッサの動作を制御するために、前記命令プログラム をコンパイルし機械語命令を生成することを含むことを特徴とする請求項４８に 記載の方法。 ５０．さらに、前記ハードウェア記述言語を使用して前記プロセッサを製造し 、１つまたは複数の製造済み要素に前記機械語命令をロードすることを含むこと を特徴とする請求項４９に記載の方法。