JP3974300B2 - Ｉｐベースｌｓｉ設計システムおよび設計方法 - Google Patents
Ｉｐベースｌｓｉ設計システムおよび設計方法Info
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Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＩＰベースのＬＳＩ設計に関する技術に属する。
【０００２】
【従来の技術】
従来から、電子機器内の集積回路装置は、例えばメモリ，プロセッサなどの種類ごとの個別のＬＳＩを半導体チップ上に形成した後、各チップをプリント配線基板などの母基板上に実装することによって、製造されてきた。
【０００３】
ところが、近年、電子機器のより広範な利用を図るべく、これに用いられる集積回路装置に対し、小型化，軽量化，省電力化および低コスト化の要求が高まっている。このような傾向は、特にデジタル情報家電分野において、より顕著にみられる。そして、これに応じて、半導体メーカーは、その研究開発の重心をメモリからシステムＬＳＩに移行させることを余儀なくされている。
【０００４】
かかるシステムＬＳＩは、具体的には、メモリや各種の論理回路を単一のチップ上に設けるいわゆるシステムオンチップ化によって実現される。そして、システムオンチップ化のためには、構造が異なる素子を共通の基板上に形成するためのプロセス技術が必要になるとともに、その設計技術においても、大きな変革が要求される。
【０００５】
そこで、このシステムオンチップ化に対応した設計技術として、ある機能を実現するいわゆる機能ブロックを設計するためのデータ（ＩＰ）を予め準備しておき、これらのデータを利用して、各機能ブロックを組み合わせた所望のシステムＬＳＩを設計する、といういわゆるＩＰベースの手法が提案されている。このような設計手法を用いた場合には、各機能ブロックについてはすでにその機能を実現するための構成が定められているので、集積回路装置の設計の際には、各機能ブロック間の配線や周辺回路の設計を行なうだけで済む。このような設計手法によって、設計効率の大幅な向上を図ることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したＩＰベースのＬＳＩ設計手法には、次のような問題がある。
【０００７】
システムレベル設計からアーキテクチャ設計または機能設計に移行する場合には、ＩＰ間の通信チャネルも具体化される。このため、各ＩＰと通信チャネルとの間のデータ整合についても考慮しなければならないが、これにより設計工数が増大する。また、ある機能を実現するＩＰを選択した場合、新規設計対象のＬＳＩに選択したＩＰがそのまま利用できることは極めてまれであり、ＩＰの新規設計や修正・検証のために設計工数がかかる。また、ＬＳＩ専用のパワー制御回路を人手で設計する必要があるので、設計効率が悪い。
【０００８】
前記の問題に鑑み、本発明は、ＩＰベースのＬＳＩ設計において、設計工数を削減し、設計効率をより向上させることを課題とする。
【０００９】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計システムとして、抽象度の異なる複数の工程を実行可能であり、前記複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを備え、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００１０】
請求項２の発明では、前記請求項１のＩＰベースＬＳＩ設計システムにおいて、前記複数の工程は、少なくとも、システムレベル設計工程および機能設計工程を含み、前記複数のＩＰは、システムレベル設計工程で使用されるシステムレベルＩＰと、機能設計工程で使用されるＲＴＬＩＰを含むものとする。
【００１１】
また、請求項３の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計方法として、抽象度の異なる複数の工程を備え、前記複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを用い、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００１２】
また、請求項４の発明が講じた解決手段は、ＩＰベースＬＳＩ設計システムとして、機器構成が機能面において各要素に分類され体系化された機能分類データベースを備え、前記機能分類データベースに格納されるＩＰは、ＬＳＩ設計における抽象度の異なる複数の工程に適した記述で表現されており、前記ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されており、前記機能分類データベースを用いてＩＰベースのＬＳＩ設計を行うものである。
【００１３】
請求項５の発明では、前記請求項４のＩＰベースＬＳＩ設計システムは、すでに生成された各ＩＰが、前記機能分類データベースにおける各要素と関連づけて格納された既存設計資産データベースを備え、設計対象のＬＳＩに適したＩＰを前記既存設計資産データベースに格納された各ＩＰから前記機能分類データベースを参照しつつ選択するものとする。
【００１４】
請求項６の発明では、前記請求項５のＩＰベースＬＳＩ設計システムは、前記既存設計資産データベースに格納された各ＩＰの互いの相性を規定する情報が格納された設計資産間適合性評価ルールデータベースを備え、設計対象のＬＳＩに対して選択したＩＰの適合性を前記設計資産間適合性評価ルールデータベースを参照して評価するものとする。
【００１５】
請求項７の発明では、前記請求項５のＩＰベースＬＳＩ設計システムは、設計対象のＬＳＩに適したＩＰに機能が類似するＩＰを前記既存設計資産データベースに格納された各ＩＰから選択し、選択したＩＰの機能を設計対象のＬＳＩに適したものになるように修正するものとする。
【００１６】
請求項８の発明では、前記請求項５のＩＰベースＬＳＩ設計システムにおいて、前記既存設計資産データベースは、格納する各ＩＰについての親ＩＰおよび親ＩＰとの相違部分等の履歴情報を管理する手段を備えているものとする。
【００１７】
また、請求項９の発明が講じた解決手段は、ＩＰベースＬＳＩ設計方法として、機器構成が機能面において各要素に分類され体系化された機能分類データベースを用い、前記機能分類データベースに格納されるＩＰは、ＬＳＩ設計における抽象度の異なる複数の工程に適した記述で表現されており、前記ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されており、ＩＰベースのＬＳＩ設計を行うものである。
【００１８】
請求項１０の発明では、前記請求項９のＩＰベースＬＳＩ設計方法は、すでに生成された各ＩＰが前記機能分類データベースにおける各要素と関連づけて格納された既存設計資産データベースを用い、設計対象のＬＳＩに適したＩＰを前記既存設計資産データベースに格納された各ＩＰから前記機能分類データベースを参照しつつ選択するものとする。
【００１９】
請求項１１の発明では、前記請求項１０のＩＰベースＬＳＩ設計方法は、前記既存設計資産データベースに格納された各ＩＰの互いの相性を規定する情報が格納された設計資産間適合性評価ルールデータベースを用い、設計対象のＬＳＩに対して選択したＩＰの適合性を前記設計資産間適合性評価ルールデータベースを参照して評価するものとする。
【００２０】
請求項１２の発明では、前記請求項１０のＩＰベースＬＳＩ設計方法は、設計対象のＬＳＩに適したＩＰに機能が類似するＩＰを前記既存設計資産データベースに格納された各ＩＰから選択し、選択したＩＰの機能を設計対象のＬＳＩに適したものになるように修正するものとする。
【００２１】
また、請求項１３の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計システムとして、設計対象ＬＳＩについてのシステムレベルの機能定義からアーキテクチャレベルの設計データを生成する手段と、生成されたアーキテクチャレベルの設計データと前記設計対象ＬＳＩの動作パターン定義とを用いて前記設計対象ＬＳＩの動作解析を行う手段と、動作解析結果を基にして、前記アーキテクチャレベルの設計データに、パワー制御ブロックを生成する手段と、抽象度の異なる複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースとを備え、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００２２】
また、請求項１４の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計方法として、システムレベルの機能定義からアーキテクチャレベルの設計データを生成するステップと、生成されたアーキテクチャレベルの設計データと、前記設計対象ＬＳＩの動作パターン定義とを用いて、前記設計対象ＬＳＩの動作解析を行うステップと、動作解析結果を基にして、前記アーキテクチャレベルの設計データに、パワー制御ブロックを生成するステップとを備え、抽象度の異なる複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを用い、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入 力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１はＩＰベースのＬＳＩ設計を概念的に示す図である。図１に示すように、ＩＰベースのＬＳＩ設計は、システムレベル設計Ｓ１１，アーキテクチャ設計Ｓ１２，機能設計Ｓ１３，論理設計Ｓ１４およびレイアウト設計Ｓ１５と階層的に実行される。そして、その上流工程であるシステムレベル設計Ｓ１１，アーキテクチャ設計Ｓ１２および機能設計Ｓ１３では、ＬＳＩの設計に用いられるいわゆるＩＰが格納されたＩＰデータベース１が利用される。
【００２５】
ＩＰデータベース１には、各ＩＰについて、システムレベルの情報を有するシステムレベルＩＰ１１、アーキテクチャレベルの情報を有するビヘイビアＩＰ１２、および機能レベルの情報を有するＲＴＬＩＰ１３ａまたはソフトウェアＩＰ１３ｂが、それぞれ対応づけて格納されている。システムレベル設計Ｓ１１ではシステムレベルＩＰ１１が再利用され、アーキテクチャ設計Ｓ１２では再利用したシステムレベルＩＰ１１に対応するビヘイビアＩＰ１２がインターフェース１５を介して検索され、機能設計Ｓ１３では再利用したシステムレベルＩＰ１１に対応するＲＴＬＩＰ１３ａまたはソフトウェアＩＰ１３ｂがインターフェース１５を介して検索される。
【００２６】
図２はシステムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。図２（ａ）に示すように、システムレベル設計では、システムレベルＩＰＡ，ＩＰＢを用いて再利用設計され、図２（ｂ）に示すように、アーキテクチャ設計または機能設計では、システムレベルＩＰＡ，ＩＰＢに対応する下位のＩＰ（図ではＲＴＬＩＰＡ，ＩＰＢ）をＩＰデータベースから検索し再利用する。
【００２７】
ところが、アーキテクチャ設計または機能設計では、通信チャネル（バス等）Ｘが具体化されるため、ＲＴＬＩＰＡ，ＩＰＢの入出力と通信チャネルＸとを正しく接続するためのデータ変換回路２１Ａ，２１Ｂの新規開発が必要になる。そして、データ変換回路２１Ａ，２１Ｂの開発を行うためには、システムレベルＩＰＡ，ＩＰＢの入出力を解析し、入出力データの整合性を検証する必要がある。言い換えると、単に処理アルゴリズムを実現するだけでなく、「入出力データの整合性」までも考慮しなければならない。
【００２８】
このように、ＲＴＬＩＰやソフトウェアＩＰはＩＰデータベースを参照して容易に検索できるものの、データ変換回路の生成に設計工数を要するので、設計効率化が図れないという問題がある。本実施形態に係る発明は、このような問題を解消し、設計効率の高いＩＰベースＬＳＩ設計を実現するものである。
【００２９】
図３は本実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。図３に示すＩＰデータベース３０では、システムレベルＩＰ３１は、各ＩＰＡ，ＩＰＢについて、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部３３Ａ，３３Ｂと、処理単位となる入力データの構造定義を表す入力データ構造定義部３４Ａ，３４Ｂと、処理単位となる出力データの構造定義を表す出力データ構造定義部３５Ａ，３５Ｂとに分かれて記述されている。また、ここでは、通信チャネルＸの情報を表すＩＰ３２もＩＰデータベース３０に格納されている。ＩＰ３２には通信チャネルＸの入出力データ構造の定義が記述されている。
【００３０】
ＹＣ分離を行うＩＰを例にとると、処理アルゴリズム記述部、入力データ構造定義部および出力データ構造定義部にはそれぞれ次のような情報が格納される。まず処理アルゴリズム記述部には、ＮＴＳＣ信号をライン単位で輝度信号と色信号とに分離する処理のアルゴリズムが記述される。入力データ構造定義部には、入力となるＮＴＳＣ信号１ラインの定義が例えば「ｉｎ［８］［５２５］」のように記述される。出力データ構造定義部には、出力となる輝度信号および色信号の定義が例えば「ｏｕｔ１［４］［５２５］，ｏｕｔ２［４］［５２５］」のように記述される。
【００３１】
変換回路生成手段３６はシステムレベルの設計データや通信チャネルの指定を受けて、データ変換回路の生成を行う。このとき、ＩＰデータベース３０内のシステムレベルＩＰ３１の入力データ構造定義部３４Ａ，３４Ｂおよび出力データ構造定義部３５Ａ，３５Ｂと、通信チャネルＩＰ３２とを検索する。
【００３２】
図４は変換回路生成手段３６によって生成されたデータ変換回路の一例を示す図である。同図中、（ａ）は図２（ｂ）におけるデータ変換回路２１Ａの例、（ｂ）はデータ変換回路２１Ｂの例である。ここでは、ＲＴＬＩＰＡ，ＩＰＢはともに画像処理に係るＩＰでありライン単位でデータ入出力を行うものとし、通信チャネルＸは画素単位でデータ転送を行うものとする。
【００３３】
チャネル入力側変換回路生成部３７は、例えばＲＴＬＩＰＡと通信チャネルＸとの間のデータ変換回路２１Ａを生成する場合には、システムレベルＩＰＡの出力データ構造定義部３５Ａと通信チャネルＸのＩＰ３２の入力データ構造の情報とを検索する。そして図４（ａ）に示すように、検索した情報に応じて、ラインバッファ４１のサイズを定め、出力セレクタ４２を生成し、制御回路４３を生成する。同様に、チャネル出力側変換回路生成部３８は、通信チャネルＸとＲＴＬＩＰＢとの間のデータ変換回路２１Ｂを生成する場合には、通信チャネルＸのＩＰ３２の出力データ構造の情報とシステムレベルＩＰＢの入力データ構造定義部３４Ｂとを検索する。そして図４（ｂ）に示すように、検索した情報に応じて、分配回路４６を生成し、バッファ４７のサイズを定め、制御回路４８を生成する。
【００３４】
図５はデータ変換回路の他の例を示す図である。図５では、通信単位当たりのデータ語長を変換する場合を想定している。図５（ａ）では、ＲＴＬＩＰＡ，ＩＰＢはともに３２ビット単位でデータ入出力を行うものとし、通信チャネルＸは１６ビット単位でデータ転送を行うものとする。この場合、ＲＴＬＩＰＡと通信チャネルＸとの間には図５（ｂ）に示すような３２ビットレジスタ５１、セレクタ５２および制御回路５３を備えたデータ変換回路２１Ａが生成され、通信チャネルＸとＲＴＬＩＰＢとの間には図５（ｃ）に示すような１６ビットデータ分配回路５６、３２ビットレジスタ５７および制御回路５８を備えたデータ変換回路２１Ｂが生成される。
【００３５】
図６はデータ変換回路の他の例を示す図である。図６では、ＲＴＬＩＰＡは３２ビットデータ長の内部メモリ６１を有しており、この内部メモリ６１における出力データの格納位置を指定するアドレスデータを出力するものとし、通信チャネルＸは３２ビットデータ転送が可能であるものとする。すなわち図６では、データ格納位置を指定するアドレスデータと実際のデータとの間の変換を行う場合を想定している。この場合、ＲＴＬＩＰＡと通信チャネルＸとの間にはＤＭＡ（Direct Memory Access）回路からなるデータ変換回路２１Ａが生成され、通信チャネルＸとＲＴＬＩＰＢとの間にはワークメモリ６２およびＲ／Ｗ制御回路６３を備えたデータ変換回路２１Ｂが生成される。
【００３６】
例えば、ＲＴＬＩＰＡからアドレスデータとして「８０００」が出力されると、ＤＭＡ回路であるデータ変換回路２１Ａは８０００番地から順に内部メモリ６１からデータを連続して読み出す。一方、データ変換回路２１Ｂでは、Ｒ／Ｗ制御回路６３は通信チャネルＸから連続して送信される一連のデータをワークメモリ６２に書き込み、書き込み位置を表すアドレスデータをＲＴＬＩＰＢに出力する。ＲＴＬＩＰＢからはワークメモリ６２をアクセスしてデータを得る。
【００３７】
図７はＩＰ間で異なるデータ構造に変換する場合の、システムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。図７（ａ）では、システムレベルＩＰＡの出力データはライン単位（５０画素×１００ライン）であり、システムレベルＩＰＢの入力データはサブブロック単位（４０画素×９０ライン）であるものとしている。
【００３８】
図８は本実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例であり、図７に対応したものを示す図である。図８に示す変換回路生成手段３６Ａは、システムレベルの設計データや通信チャネルの指定に加えて、ＩＰＡ出力とＩＰＢ入力のデータ構造の対応関係を表す情報を受けて、データ変換回路を生成する。
【００３９】
図９は変換回路生成手段３６Ａによって生成されたデータ変換回路の一例を示す図である。チャネル出力側変換回路生成部３８は、通信チャネルＸのＩＰ３２の出力データ構造の情報とシステムレベルＩＰＢの入力データ構造定義部３４Ｂとを検索し、図９に示すように、検索した情報に応じて、分配回路７１を生成し、バッファ７２のサイズを定め、セレクタ７３を生成し、制御回路７４を生成する。
【００４０】
（第２の実施形態）
ＩＰベースのＬＳＩ設計において、ＩＰデータベースを検索して適用可能なＩＰを選択する場合に、選択したＩＰが新規設計対象のＬＳＩに対してそのまま利用できることは極めてまれである。実際には、選択したＩＰが仕様面からみて不適当である場合や、適用可能であっても修正・検証が必要になる場合がほとんどである、と考えられる。このことは、設計工数の増大を招き、効率の良いＬＳＩ設計を実現する妨げになる。
【００４１】
要求仕様に応じて部品を割り当てる、といったいわゆるターゲット・ドリブンの再利用設計手法では、上記の問題は避けられない。そこで、本願発明者は、いわゆるＩＰ−ＤＢドリブンの再利用設計手法を提案する。これは、既存の設計資産（ＩＰ）を有効活用できるように、入力データを、既存ＩＰが存在する可能性の高い構成要素に分類するというものである。
【００４２】
図１０は本発明の第２の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。このシステムでは、各ステップＳ２１〜Ｓ２５は例えばコンピュータによって実行されるソフトウェアによって実現される。
【００４３】
まず、入力データ生成ステップＳ２１では、機能分類ＤＢ８１を参照して入力データを階層的に生成し、性能要求割当ステップＳ２２において、入力データの各階層の要素に性能仕様を割り当てる。
【００４４】
図１１は機能分類ＤＢ８１の内容の一例を示す図である。図１１に示すように、機能分類ＤＢ８１では、機器構成が機能面において各要素に分類され、体系化されている。図１１の例では、２種類のデジタルビデオ機器について機能分類されており、例えばデジタルビデオ機器Ａは、入力インタフェース部、サーボ制御部、信号処理部、システム制御部および出力インタフェース部に分類され、さらに、入力インタフェース部は信号読みとり部に、信号処理部は誤り訂正部およびＡＶ処理部に、出力インタフェース部は出力信号生成部および信号伝送部に、それぞれ分類されている。ＡＶ処理部はさらにＡＶ分離部、ＶＩＤＥＯ処理部およびＡｕｄｉｏ処理部に分類されている。
【００４５】
図１２は入力データ生成ステップＳ２１および性能要求割当ステップＳ２２によって得られた入力データの一例を示す図である。図１２の例では、新規の設計対象としてデジタルテレビデオ機器を想定し、デジタルテレビの機能にデジタルビデオの機能を追加したものをその仕様８０として与えている。図１２に示すように、入力データ生成ステップＳ２１では、図１１に示すような機能分類ＤＢ８１における機能分類に基づいて、新規の機能階層を入力データとして構築する。
【００４６】
適合設計資産選択ステップＳ２３では、設計対象のＬＳＩに適したＩＰを、既存設計資産ＤＢ８２に格納された各ＩＰから、機能分類ＤＢ８１を参照しつつ、選択する。
【００４７】
図１３は既存設計資産ＤＢ８２の内容の一例を示す図である。図１３に示すように、既存設計資産ＤＢ８２では、すでに生成された各ＩＰが、機能分類ＤＢ８１における各要素と関連づけて格納されている。図１３において、四角で囲んだブロックは各ＩＰを示しており、楕円で囲んだものは機能分類ＤＢ８１における各要素に対応している。例えば「誤り訂正」という機能に対しては、「リードソロモン」「ビタビ」および「トレリス」という３種類のＩＰが生成されている。
【００４８】
この場合、入力データは図１２に示すように階層的に記述されているので、ＩＰの選択は、いずれの階層に対して行ってもかまわない。すなわち、ＩＰの選択については、複数の選択肢があり得る。
【００４９】
そして、適合性評価ステップＳ２４において、既存設計資産ＤＢ８２および設計資産間適合性評価ルールＤＢ８３を参照して、選択したＩＰについて、適合性を評価する。すなわち、コスト、消費電力、動作速度等の観点から、ＩＰ選択の最適解を求める。
【００５０】
図１４は既存設計資産ＤＢ８２に含まれた各ＩＰ情報の一例を示す図である。図１４では、各ＩＰについて、データの形態、データ表記の形式、設計方法、設計結果および配布可能物がＩＰ情報として記述されている。
【００５１】
図１５は設計資産間適合性評価ルールＤＢ８３の内容の一例を示す図である。図１５に示すように、設計資産間適合性評価ルールＤＢ８３では、図１４に示すような既存設計資産ＤＢ８２に格納された各ＩＰの互いの相性を規定する情報が格納されている。相性を規定するルールとしては、理論上のルールと経験上のルールとがある。理論上のルールには、相性が良い場合の例として「整合性がよい」「寿命が長くなる」、相性が悪い場合の例として「付加機能が必要」「仕様が合わない」などがある。また、経験上のルールには、相性が良い場合の例として「共有化部分が多い」「消費電力削減可能」、相性が悪い場合の例として「動作検証できない」「面積が大きくなる」などがある。
【００５２】
そして、関連設計資産検索ステップＳ２５では、適合するＩＰが存在しなかった機能要素について、機能が類似するＩＰを、既存設計資産ＤＢ８２に格納された各ＩＰから選択する。そして、選択したＩＰの機能を、その機能要素に適したものになるように修正する。これにより、機能修正に係る工数を大幅に削減することができる。
【００５３】
修正後のＩＰは新規に生成したＩＰとして既存設計資産ＤＢ８２に登録する。また、既存設計資産ＤＢ８２に、格納する各ＩＰについての親ＩＰおよび親ＩＰとの相違部分等の履歴情報を管理する手段を設けてもかまわない。
【００５４】
（第３の実施形態）
図１６は本発明の第３の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。本実施形態では、システムＬＳＩのトップダウン設計において、ＩＰを有効に利用することによって、システムＬＳＩのローパワー化（低消費電力化）を可能とする。
【００５５】
まず、システムレベル設計において、設計対象ＬＳＩについてのシステムレベルＩＰによる機能定義９１を得る。そして、アーキテクチャ生成ステップＳ３１において、システムレベルＩＰによる機能定義９１からアーキテクチャレベルの設計データ９２を生成する。そして、このアーキテクチャレベルの設計データ９２と、命令９３およびシステムＬＳＩの動作を定義する動作パターン定義９４とを用いて、動作解析ステップＳ３２において、設計対象ＬＳＩの動作解析を行う。
【００５６】
図１７は動作解析結果の一例を示す図である。図１７において、動作中の部分については電力供給が必要であるが、動作なしの部分については電力供給が不要のため、パワーをＯＦＦにできる。また、パワーをＯＦＦにする代わりにクロック供給を止める方法も考えられる。
【００５７】
そして、パワー制御機能生成ステップＳ３３において、動作解析結果９５を基にして、ＬＳＩ全体のパワー制御ブロックＣＴＬ１と、各ＩＰのパワー制御ブロックＣＴＬ２〜ＣＴＬ６とを、アーキテクチャレベルの設計データに生成する＜方法１＞。あるいは、ＬＳＩ全体のパワー制御ブロックＣＴＬ１を生成する代わりに、元の命令にローパワー命令を追加することによってパワー制御を行うようにしてもかまわない。
【００５８】
【発明の効果】
以上のように本発明によると、システムレベルＩＰにおいて、各ＩＰが、処理アルゴリズム記述部と、入力データ構造定義部と、出力データ構造定義部とに分かれて記述されているので、通信のためのデータ変換回路を容易に生成することができる。また、機器構成が機能面において各要素に分類され体系化された機能分類データベースを用いるので、ＩＰの再利用効率を高めることができる。さらには、パワー制御ブロックを容易に生成することができる。したがって、ＩＰベースのＬＳＩ設計において、設計効率をより向上させることができる。
【図面の簡単な説明】
【図１】 ＩＰベースのＬＳＩ設計を概念的に示す図である。
【図２】 （ａ），（ｂ）はシステムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。
【図３】 本発明の第１の実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。
【図４】 （ａ），（ｂ）は生成されたデータ変換回路の一例を示す図である。
【図５】 データ変換回路の他の例を示す図である。
【図６】 データ変換回路の他の例を示す図である。
【図７】 ＩＰ間で異なるデータ構造に変換する場合の、システムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。
【図８】 本発明の第１の実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。
【図９】 生成されたデータ変換回路の一例を示す図である。
【図１０】 本発明の第２の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。
【図１１】 機能分類ＤＢの内容の一例を示す図である。
【図１２】 機能分類ＤＢを参照して得られた入力データの一例を示す図である。
【図１３】 既存設計資産ＤＢの内容の一例を示す図である。
【図１４】 既存設計ＤＢに含まれたＩＰ情報の一例である。
【図１５】 設計資産間適合性評価ルールＤＢの内容の一例を示す図である。
【図１６】 本発明の第３の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。
【図１７】 動作解析結果の一例を示す図である。
【符号の説明】
３０ ＩＰデータベース
３１ システムレベルＩＰ
３２ 通信チャネルのＩＰ
３３Ａ，３３Ｂ 処理アルゴリズム記述部
３４Ａ，３４Ｂ 入力データ構造定義部
３５Ａ，３５Ｂ 出力データ構造定義部
３６ 変換回路生成手段
８１ 機能分類データベース
８２ 既存設計資産データベース
８３ 設計資産間適合性評価ルールデータベース
【発明の属する技術分野】
本発明は、いわゆるＩＰベースのＬＳＩ設計に関する技術に属する。
【０００２】
【従来の技術】
従来から、電子機器内の集積回路装置は、例えばメモリ，プロセッサなどの種類ごとの個別のＬＳＩを半導体チップ上に形成した後、各チップをプリント配線基板などの母基板上に実装することによって、製造されてきた。
【０００３】
ところが、近年、電子機器のより広範な利用を図るべく、これに用いられる集積回路装置に対し、小型化，軽量化，省電力化および低コスト化の要求が高まっている。このような傾向は、特にデジタル情報家電分野において、より顕著にみられる。そして、これに応じて、半導体メーカーは、その研究開発の重心をメモリからシステムＬＳＩに移行させることを余儀なくされている。
【０００４】
かかるシステムＬＳＩは、具体的には、メモリや各種の論理回路を単一のチップ上に設けるいわゆるシステムオンチップ化によって実現される。そして、システムオンチップ化のためには、構造が異なる素子を共通の基板上に形成するためのプロセス技術が必要になるとともに、その設計技術においても、大きな変革が要求される。
【０００５】
そこで、このシステムオンチップ化に対応した設計技術として、ある機能を実現するいわゆる機能ブロックを設計するためのデータ（ＩＰ）を予め準備しておき、これらのデータを利用して、各機能ブロックを組み合わせた所望のシステムＬＳＩを設計する、といういわゆるＩＰベースの手法が提案されている。このような設計手法を用いた場合には、各機能ブロックについてはすでにその機能を実現するための構成が定められているので、集積回路装置の設計の際には、各機能ブロック間の配線や周辺回路の設計を行なうだけで済む。このような設計手法によって、設計効率の大幅な向上を図ることができる。
【０００６】
【発明が解決しようとする課題】
しかしながら、前述したＩＰベースのＬＳＩ設計手法には、次のような問題がある。
【０００７】
システムレベル設計からアーキテクチャ設計または機能設計に移行する場合には、ＩＰ間の通信チャネルも具体化される。このため、各ＩＰと通信チャネルとの間のデータ整合についても考慮しなければならないが、これにより設計工数が増大する。また、ある機能を実現するＩＰを選択した場合、新規設計対象のＬＳＩに選択したＩＰがそのまま利用できることは極めてまれであり、ＩＰの新規設計や修正・検証のために設計工数がかかる。また、ＬＳＩ専用のパワー制御回路を人手で設計する必要があるので、設計効率が悪い。
【０００８】
前記の問題に鑑み、本発明は、ＩＰベースのＬＳＩ設計において、設計工数を削減し、設計効率をより向上させることを課題とする。
【０００９】
【課題を解決するための手段】
前記の課題を解決するために、請求項１の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計システムとして、抽象度の異なる複数の工程を実行可能であり、前記複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを備え、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００１０】
請求項２の発明では、前記請求項１のＩＰベースＬＳＩ設計システムにおいて、前記複数の工程は、少なくとも、システムレベル設計工程および機能設計工程を含み、前記複数のＩＰは、システムレベル設計工程で使用されるシステムレベルＩＰと、機能設計工程で使用されるＲＴＬＩＰを含むものとする。
【００１１】
また、請求項３の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計方法として、抽象度の異なる複数の工程を備え、前記複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを用い、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００１２】
また、請求項４の発明が講じた解決手段は、ＩＰベースＬＳＩ設計システムとして、機器構成が機能面において各要素に分類され体系化された機能分類データベースを備え、前記機能分類データベースに格納されるＩＰは、ＬＳＩ設計における抽象度の異なる複数の工程に適した記述で表現されており、前記ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されており、前記機能分類データベースを用いてＩＰベースのＬＳＩ設計を行うものである。
【００１３】
請求項５の発明では、前記請求項４のＩＰベースＬＳＩ設計システムは、すでに生成された各ＩＰが、前記機能分類データベースにおける各要素と関連づけて格納された既存設計資産データベースを備え、設計対象のＬＳＩに適したＩＰを前記既存設計資産データベースに格納された各ＩＰから前記機能分類データベースを参照しつつ選択するものとする。
【００１４】
請求項６の発明では、前記請求項５のＩＰベースＬＳＩ設計システムは、前記既存設計資産データベースに格納された各ＩＰの互いの相性を規定する情報が格納された設計資産間適合性評価ルールデータベースを備え、設計対象のＬＳＩに対して選択したＩＰの適合性を前記設計資産間適合性評価ルールデータベースを参照して評価するものとする。
【００１５】
請求項７の発明では、前記請求項５のＩＰベースＬＳＩ設計システムは、設計対象のＬＳＩに適したＩＰに機能が類似するＩＰを前記既存設計資産データベースに格納された各ＩＰから選択し、選択したＩＰの機能を設計対象のＬＳＩに適したものになるように修正するものとする。
【００１６】
請求項８の発明では、前記請求項５のＩＰベースＬＳＩ設計システムにおいて、前記既存設計資産データベースは、格納する各ＩＰについての親ＩＰおよび親ＩＰとの相違部分等の履歴情報を管理する手段を備えているものとする。
【００１７】
また、請求項９の発明が講じた解決手段は、ＩＰベースＬＳＩ設計方法として、機器構成が機能面において各要素に分類され体系化された機能分類データベースを用い、前記機能分類データベースに格納されるＩＰは、ＬＳＩ設計における抽象度の異なる複数の工程に適した記述で表現されており、前記ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されており、ＩＰベースのＬＳＩ設計を行うものである。
【００１８】
請求項１０の発明では、前記請求項９のＩＰベースＬＳＩ設計方法は、すでに生成された各ＩＰが前記機能分類データベースにおける各要素と関連づけて格納された既存設計資産データベースを用い、設計対象のＬＳＩに適したＩＰを前記既存設計資産データベースに格納された各ＩＰから前記機能分類データベースを参照しつつ選択するものとする。
【００１９】
請求項１１の発明では、前記請求項１０のＩＰベースＬＳＩ設計方法は、前記既存設計資産データベースに格納された各ＩＰの互いの相性を規定する情報が格納された設計資産間適合性評価ルールデータベースを用い、設計対象のＬＳＩに対して選択したＩＰの適合性を前記設計資産間適合性評価ルールデータベースを参照して評価するものとする。
【００２０】
請求項１２の発明では、前記請求項１０のＩＰベースＬＳＩ設計方法は、設計対象のＬＳＩに適したＩＰに機能が類似するＩＰを前記既存設計資産データベースに格納された各ＩＰから選択し、選択したＩＰの機能を設計対象のＬＳＩに適したものになるように修正するものとする。
【００２１】
また、請求項１３の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計システムとして、設計対象ＬＳＩについてのシステムレベルの機能定義からアーキテクチャレベルの設計データを生成する手段と、生成されたアーキテクチャレベルの設計データと前記設計対象ＬＳＩの動作パターン定義とを用いて前記設計対象ＬＳＩの動作解析を行う手段と、動作解析結果を基にして、前記アーキテクチャレベルの設計データに、パワー制御ブロックを生成する手段と、抽象度の異なる複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースとを備え、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００２２】
また、請求項１４の発明が講じた解決手段は、ＩＰベースのＬＳＩ設計方法として、システムレベルの機能定義からアーキテクチャレベルの設計データを生成するステップと、生成されたアーキテクチャレベルの設計データと、前記設計対象ＬＳＩの動作パターン定義とを用いて、前記設計対象ＬＳＩの動作解析を行うステップと、動作解析結果を基にして、前記アーキテクチャレベルの設計データに、パワー制御ブロックを生成するステップとを備え、抽象度の異なる複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを用い、前記データベースに蓄積された各ＩＰは、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、処理単位となる入力データの構造定義を表す入 力データ構造定義部と、処理単位となる出力データの構造定義を表す出力データ構造定義部とに分かれて記述されているものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２４】
（第１の実施形態）
図１はＩＰベースのＬＳＩ設計を概念的に示す図である。図１に示すように、ＩＰベースのＬＳＩ設計は、システムレベル設計Ｓ１１，アーキテクチャ設計Ｓ１２，機能設計Ｓ１３，論理設計Ｓ１４およびレイアウト設計Ｓ１５と階層的に実行される。そして、その上流工程であるシステムレベル設計Ｓ１１，アーキテクチャ設計Ｓ１２および機能設計Ｓ１３では、ＬＳＩの設計に用いられるいわゆるＩＰが格納されたＩＰデータベース１が利用される。
【００２５】
ＩＰデータベース１には、各ＩＰについて、システムレベルの情報を有するシステムレベルＩＰ１１、アーキテクチャレベルの情報を有するビヘイビアＩＰ１２、および機能レベルの情報を有するＲＴＬＩＰ１３ａまたはソフトウェアＩＰ１３ｂが、それぞれ対応づけて格納されている。システムレベル設計Ｓ１１ではシステムレベルＩＰ１１が再利用され、アーキテクチャ設計Ｓ１２では再利用したシステムレベルＩＰ１１に対応するビヘイビアＩＰ１２がインターフェース１５を介して検索され、機能設計Ｓ１３では再利用したシステムレベルＩＰ１１に対応するＲＴＬＩＰ１３ａまたはソフトウェアＩＰ１３ｂがインターフェース１５を介して検索される。
【００２６】
図２はシステムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。図２（ａ）に示すように、システムレベル設計では、システムレベルＩＰＡ，ＩＰＢを用いて再利用設計され、図２（ｂ）に示すように、アーキテクチャ設計または機能設計では、システムレベルＩＰＡ，ＩＰＢに対応する下位のＩＰ（図ではＲＴＬＩＰＡ，ＩＰＢ）をＩＰデータベースから検索し再利用する。
【００２７】
ところが、アーキテクチャ設計または機能設計では、通信チャネル（バス等）Ｘが具体化されるため、ＲＴＬＩＰＡ，ＩＰＢの入出力と通信チャネルＸとを正しく接続するためのデータ変換回路２１Ａ，２１Ｂの新規開発が必要になる。そして、データ変換回路２１Ａ，２１Ｂの開発を行うためには、システムレベルＩＰＡ，ＩＰＢの入出力を解析し、入出力データの整合性を検証する必要がある。言い換えると、単に処理アルゴリズムを実現するだけでなく、「入出力データの整合性」までも考慮しなければならない。
【００２８】
このように、ＲＴＬＩＰやソフトウェアＩＰはＩＰデータベースを参照して容易に検索できるものの、データ変換回路の生成に設計工数を要するので、設計効率化が図れないという問題がある。本実施形態に係る発明は、このような問題を解消し、設計効率の高いＩＰベースＬＳＩ設計を実現するものである。
【００２９】
図３は本実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。図３に示すＩＰデータベース３０では、システムレベルＩＰ３１は、各ＩＰＡ，ＩＰＢについて、当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部３３Ａ，３３Ｂと、処理単位となる入力データの構造定義を表す入力データ構造定義部３４Ａ，３４Ｂと、処理単位となる出力データの構造定義を表す出力データ構造定義部３５Ａ，３５Ｂとに分かれて記述されている。また、ここでは、通信チャネルＸの情報を表すＩＰ３２もＩＰデータベース３０に格納されている。ＩＰ３２には通信チャネルＸの入出力データ構造の定義が記述されている。
【００３０】
ＹＣ分離を行うＩＰを例にとると、処理アルゴリズム記述部、入力データ構造定義部および出力データ構造定義部にはそれぞれ次のような情報が格納される。まず処理アルゴリズム記述部には、ＮＴＳＣ信号をライン単位で輝度信号と色信号とに分離する処理のアルゴリズムが記述される。入力データ構造定義部には、入力となるＮＴＳＣ信号１ラインの定義が例えば「ｉｎ［８］［５２５］」のように記述される。出力データ構造定義部には、出力となる輝度信号および色信号の定義が例えば「ｏｕｔ１［４］［５２５］，ｏｕｔ２［４］［５２５］」のように記述される。
【００３１】
変換回路生成手段３６はシステムレベルの設計データや通信チャネルの指定を受けて、データ変換回路の生成を行う。このとき、ＩＰデータベース３０内のシステムレベルＩＰ３１の入力データ構造定義部３４Ａ，３４Ｂおよび出力データ構造定義部３５Ａ，３５Ｂと、通信チャネルＩＰ３２とを検索する。
【００３２】
図４は変換回路生成手段３６によって生成されたデータ変換回路の一例を示す図である。同図中、（ａ）は図２（ｂ）におけるデータ変換回路２１Ａの例、（ｂ）はデータ変換回路２１Ｂの例である。ここでは、ＲＴＬＩＰＡ，ＩＰＢはともに画像処理に係るＩＰでありライン単位でデータ入出力を行うものとし、通信チャネルＸは画素単位でデータ転送を行うものとする。
【００３３】
チャネル入力側変換回路生成部３７は、例えばＲＴＬＩＰＡと通信チャネルＸとの間のデータ変換回路２１Ａを生成する場合には、システムレベルＩＰＡの出力データ構造定義部３５Ａと通信チャネルＸのＩＰ３２の入力データ構造の情報とを検索する。そして図４（ａ）に示すように、検索した情報に応じて、ラインバッファ４１のサイズを定め、出力セレクタ４２を生成し、制御回路４３を生成する。同様に、チャネル出力側変換回路生成部３８は、通信チャネルＸとＲＴＬＩＰＢとの間のデータ変換回路２１Ｂを生成する場合には、通信チャネルＸのＩＰ３２の出力データ構造の情報とシステムレベルＩＰＢの入力データ構造定義部３４Ｂとを検索する。そして図４（ｂ）に示すように、検索した情報に応じて、分配回路４６を生成し、バッファ４７のサイズを定め、制御回路４８を生成する。
【００３４】
図５はデータ変換回路の他の例を示す図である。図５では、通信単位当たりのデータ語長を変換する場合を想定している。図５（ａ）では、ＲＴＬＩＰＡ，ＩＰＢはともに３２ビット単位でデータ入出力を行うものとし、通信チャネルＸは１６ビット単位でデータ転送を行うものとする。この場合、ＲＴＬＩＰＡと通信チャネルＸとの間には図５（ｂ）に示すような３２ビットレジスタ５１、セレクタ５２および制御回路５３を備えたデータ変換回路２１Ａが生成され、通信チャネルＸとＲＴＬＩＰＢとの間には図５（ｃ）に示すような１６ビットデータ分配回路５６、３２ビットレジスタ５７および制御回路５８を備えたデータ変換回路２１Ｂが生成される。
【００３５】
図６はデータ変換回路の他の例を示す図である。図６では、ＲＴＬＩＰＡは３２ビットデータ長の内部メモリ６１を有しており、この内部メモリ６１における出力データの格納位置を指定するアドレスデータを出力するものとし、通信チャネルＸは３２ビットデータ転送が可能であるものとする。すなわち図６では、データ格納位置を指定するアドレスデータと実際のデータとの間の変換を行う場合を想定している。この場合、ＲＴＬＩＰＡと通信チャネルＸとの間にはＤＭＡ（Direct Memory Access）回路からなるデータ変換回路２１Ａが生成され、通信チャネルＸとＲＴＬＩＰＢとの間にはワークメモリ６２およびＲ／Ｗ制御回路６３を備えたデータ変換回路２１Ｂが生成される。
【００３６】
例えば、ＲＴＬＩＰＡからアドレスデータとして「８０００」が出力されると、ＤＭＡ回路であるデータ変換回路２１Ａは８０００番地から順に内部メモリ６１からデータを連続して読み出す。一方、データ変換回路２１Ｂでは、Ｒ／Ｗ制御回路６３は通信チャネルＸから連続して送信される一連のデータをワークメモリ６２に書き込み、書き込み位置を表すアドレスデータをＲＴＬＩＰＢに出力する。ＲＴＬＩＰＢからはワークメモリ６２をアクセスしてデータを得る。
【００３７】
図７はＩＰ間で異なるデータ構造に変換する場合の、システムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。図７（ａ）では、システムレベルＩＰＡの出力データはライン単位（５０画素×１００ライン）であり、システムレベルＩＰＢの入力データはサブブロック単位（４０画素×９０ライン）であるものとしている。
【００３８】
図８は本実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例であり、図７に対応したものを示す図である。図８に示す変換回路生成手段３６Ａは、システムレベルの設計データや通信チャネルの指定に加えて、ＩＰＡ出力とＩＰＢ入力のデータ構造の対応関係を表す情報を受けて、データ変換回路を生成する。
【００３９】
図９は変換回路生成手段３６Ａによって生成されたデータ変換回路の一例を示す図である。チャネル出力側変換回路生成部３８は、通信チャネルＸのＩＰ３２の出力データ構造の情報とシステムレベルＩＰＢの入力データ構造定義部３４Ｂとを検索し、図９に示すように、検索した情報に応じて、分配回路７１を生成し、バッファ７２のサイズを定め、セレクタ７３を生成し、制御回路７４を生成する。
【００４０】
（第２の実施形態）
ＩＰベースのＬＳＩ設計において、ＩＰデータベースを検索して適用可能なＩＰを選択する場合に、選択したＩＰが新規設計対象のＬＳＩに対してそのまま利用できることは極めてまれである。実際には、選択したＩＰが仕様面からみて不適当である場合や、適用可能であっても修正・検証が必要になる場合がほとんどである、と考えられる。このことは、設計工数の増大を招き、効率の良いＬＳＩ設計を実現する妨げになる。
【００４１】
要求仕様に応じて部品を割り当てる、といったいわゆるターゲット・ドリブンの再利用設計手法では、上記の問題は避けられない。そこで、本願発明者は、いわゆるＩＰ−ＤＢドリブンの再利用設計手法を提案する。これは、既存の設計資産（ＩＰ）を有効活用できるように、入力データを、既存ＩＰが存在する可能性の高い構成要素に分類するというものである。
【００４２】
図１０は本発明の第２の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。このシステムでは、各ステップＳ２１〜Ｓ２５は例えばコンピュータによって実行されるソフトウェアによって実現される。
【００４３】
まず、入力データ生成ステップＳ２１では、機能分類ＤＢ８１を参照して入力データを階層的に生成し、性能要求割当ステップＳ２２において、入力データの各階層の要素に性能仕様を割り当てる。
【００４４】
図１１は機能分類ＤＢ８１の内容の一例を示す図である。図１１に示すように、機能分類ＤＢ８１では、機器構成が機能面において各要素に分類され、体系化されている。図１１の例では、２種類のデジタルビデオ機器について機能分類されており、例えばデジタルビデオ機器Ａは、入力インタフェース部、サーボ制御部、信号処理部、システム制御部および出力インタフェース部に分類され、さらに、入力インタフェース部は信号読みとり部に、信号処理部は誤り訂正部およびＡＶ処理部に、出力インタフェース部は出力信号生成部および信号伝送部に、それぞれ分類されている。ＡＶ処理部はさらにＡＶ分離部、ＶＩＤＥＯ処理部およびＡｕｄｉｏ処理部に分類されている。
【００４５】
図１２は入力データ生成ステップＳ２１および性能要求割当ステップＳ２２によって得られた入力データの一例を示す図である。図１２の例では、新規の設計対象としてデジタルテレビデオ機器を想定し、デジタルテレビの機能にデジタルビデオの機能を追加したものをその仕様８０として与えている。図１２に示すように、入力データ生成ステップＳ２１では、図１１に示すような機能分類ＤＢ８１における機能分類に基づいて、新規の機能階層を入力データとして構築する。
【００４６】
適合設計資産選択ステップＳ２３では、設計対象のＬＳＩに適したＩＰを、既存設計資産ＤＢ８２に格納された各ＩＰから、機能分類ＤＢ８１を参照しつつ、選択する。
【００４７】
図１３は既存設計資産ＤＢ８２の内容の一例を示す図である。図１３に示すように、既存設計資産ＤＢ８２では、すでに生成された各ＩＰが、機能分類ＤＢ８１における各要素と関連づけて格納されている。図１３において、四角で囲んだブロックは各ＩＰを示しており、楕円で囲んだものは機能分類ＤＢ８１における各要素に対応している。例えば「誤り訂正」という機能に対しては、「リードソロモン」「ビタビ」および「トレリス」という３種類のＩＰが生成されている。
【００４８】
この場合、入力データは図１２に示すように階層的に記述されているので、ＩＰの選択は、いずれの階層に対して行ってもかまわない。すなわち、ＩＰの選択については、複数の選択肢があり得る。
【００４９】
そして、適合性評価ステップＳ２４において、既存設計資産ＤＢ８２および設計資産間適合性評価ルールＤＢ８３を参照して、選択したＩＰについて、適合性を評価する。すなわち、コスト、消費電力、動作速度等の観点から、ＩＰ選択の最適解を求める。
【００５０】
図１４は既存設計資産ＤＢ８２に含まれた各ＩＰ情報の一例を示す図である。図１４では、各ＩＰについて、データの形態、データ表記の形式、設計方法、設計結果および配布可能物がＩＰ情報として記述されている。
【００５１】
図１５は設計資産間適合性評価ルールＤＢ８３の内容の一例を示す図である。図１５に示すように、設計資産間適合性評価ルールＤＢ８３では、図１４に示すような既存設計資産ＤＢ８２に格納された各ＩＰの互いの相性を規定する情報が格納されている。相性を規定するルールとしては、理論上のルールと経験上のルールとがある。理論上のルールには、相性が良い場合の例として「整合性がよい」「寿命が長くなる」、相性が悪い場合の例として「付加機能が必要」「仕様が合わない」などがある。また、経験上のルールには、相性が良い場合の例として「共有化部分が多い」「消費電力削減可能」、相性が悪い場合の例として「動作検証できない」「面積が大きくなる」などがある。
【００５２】
そして、関連設計資産検索ステップＳ２５では、適合するＩＰが存在しなかった機能要素について、機能が類似するＩＰを、既存設計資産ＤＢ８２に格納された各ＩＰから選択する。そして、選択したＩＰの機能を、その機能要素に適したものになるように修正する。これにより、機能修正に係る工数を大幅に削減することができる。
【００５３】
修正後のＩＰは新規に生成したＩＰとして既存設計資産ＤＢ８２に登録する。また、既存設計資産ＤＢ８２に、格納する各ＩＰについての親ＩＰおよび親ＩＰとの相違部分等の履歴情報を管理する手段を設けてもかまわない。
【００５４】
（第３の実施形態）
図１６は本発明の第３の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。本実施形態では、システムＬＳＩのトップダウン設計において、ＩＰを有効に利用することによって、システムＬＳＩのローパワー化（低消費電力化）を可能とする。
【００５５】
まず、システムレベル設計において、設計対象ＬＳＩについてのシステムレベルＩＰによる機能定義９１を得る。そして、アーキテクチャ生成ステップＳ３１において、システムレベルＩＰによる機能定義９１からアーキテクチャレベルの設計データ９２を生成する。そして、このアーキテクチャレベルの設計データ９２と、命令９３およびシステムＬＳＩの動作を定義する動作パターン定義９４とを用いて、動作解析ステップＳ３２において、設計対象ＬＳＩの動作解析を行う。
【００５６】
図１７は動作解析結果の一例を示す図である。図１７において、動作中の部分については電力供給が必要であるが、動作なしの部分については電力供給が不要のため、パワーをＯＦＦにできる。また、パワーをＯＦＦにする代わりにクロック供給を止める方法も考えられる。
【００５７】
そして、パワー制御機能生成ステップＳ３３において、動作解析結果９５を基にして、ＬＳＩ全体のパワー制御ブロックＣＴＬ１と、各ＩＰのパワー制御ブロックＣＴＬ２〜ＣＴＬ６とを、アーキテクチャレベルの設計データに生成する＜方法１＞。あるいは、ＬＳＩ全体のパワー制御ブロックＣＴＬ１を生成する代わりに、元の命令にローパワー命令を追加することによってパワー制御を行うようにしてもかまわない。
【００５８】
【発明の効果】
以上のように本発明によると、システムレベルＩＰにおいて、各ＩＰが、処理アルゴリズム記述部と、入力データ構造定義部と、出力データ構造定義部とに分かれて記述されているので、通信のためのデータ変換回路を容易に生成することができる。また、機器構成が機能面において各要素に分類され体系化された機能分類データベースを用いるので、ＩＰの再利用効率を高めることができる。さらには、パワー制御ブロックを容易に生成することができる。したがって、ＩＰベースのＬＳＩ設計において、設計効率をより向上させることができる。
【図面の簡単な説明】
【図１】 ＩＰベースのＬＳＩ設計を概念的に示す図である。
【図２】 （ａ），（ｂ）はシステムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。
【図３】 本発明の第１の実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。
【図４】 （ａ），（ｂ）は生成されたデータ変換回路の一例を示す図である。
【図５】 データ変換回路の他の例を示す図である。
【図６】 データ変換回路の他の例を示す図である。
【図７】 ＩＰ間で異なるデータ構造に変換する場合の、システムレベルからアーキテクチャレベルまたは機能レベルへの変換を模式的に示す図である。
【図８】 本発明の第１の実施形態に係るＩＰベースＬＳＩ設計システムの主要部の構成の一例を示す図である。
【図９】 生成されたデータ変換回路の一例を示す図である。
【図１０】 本発明の第２の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。
【図１１】 機能分類ＤＢの内容の一例を示す図である。
【図１２】 機能分類ＤＢを参照して得られた入力データの一例を示す図である。
【図１３】 既存設計資産ＤＢの内容の一例を示す図である。
【図１４】 既存設計ＤＢに含まれたＩＰ情報の一例である。
【図１５】 設計資産間適合性評価ルールＤＢの内容の一例を示す図である。
【図１６】 本発明の第３の実施形態に係るＩＰベースＬＳＩ設計システムの構成を示す図である。
【図１７】 動作解析結果の一例を示す図である。
【符号の説明】
３０ ＩＰデータベース
３１ システムレベルＩＰ
３２ 通信チャネルのＩＰ
３３Ａ，３３Ｂ 処理アルゴリズム記述部
３４Ａ，３４Ｂ 入力データ構造定義部
３５Ａ，３５Ｂ 出力データ構造定義部
３６ 変換回路生成手段
８１ 機能分類データベース
８２ 既存設計資産データベース
８３ 設計資産間適合性評価ルールデータベース
Claims (14)
- ＩＰベースのＬＳＩ設計システムであって、
抽象度の異なる複数の工程を実行可能であり、
前記複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを備え、
前記データベースに蓄積された各ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されている
ことを特徴とするＩＰベースＬＳＩ設計システム。 - 請求項１記載のＩＰベースＬＳＩ設計システムにおいて、
前記複数の工程は、少なくとも、システムレベル設計工程および機能設計工程を含み、
前記複数のＩＰは、システムレベル設計工程で使用されるシステムレベルＩＰと、機能設計工程で使用されるＲＴＬＩＰを含む
ことを特徴とするＩＰベースＬＳＩ設計システム。 - ＩＰベースのＬＳＩ設計方法であって、
抽象度の異なる複数の工程を備え、
前記複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを用い、
前記データベースに蓄積された各ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されている
ことを特徴とするＩＰベースＬＳＩ設計方法。 - 機器構成が、機能面において各要素に分類され、体系化された機能分類データベースを備え、
前記機能分類データベースに格納されるＩＰは、ＬＳＩ設計における抽象度の異なる複数の工程に適した記述で表現されており、
前記ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されており、
前記機能分類データベースを用いて、ＩＰベースのＬＳＩ設計を行う
ことを特徴とするＩＰベースＬＳＩ設計システム。 - 請求項４記載のＩＰベースＬＳＩ設計システムにおいて、
すでに生成された各ＩＰが、前記機能分類データベースにおける各要素と関連づけて格納された既存設計資産データベースを備え、
設計対象のＬＳＩに適したＩＰを、前記既存設計資産データベースに格納された各ＩＰから、前記機能分類データベースを参照しつつ、選択する
ことを特徴とするＩＰベースＬＳＩ設計システム。 - 請求項５記載のＩＰベースＬＳＩ設計システムにおいて、
前記既存設計資産データベースに格納された各ＩＰの互いの相性を規定する情報が格納された設計資産間適合性評価ルールデータベースを備え、
設計対象のＬＳＩに対して選択したＩＰの適合性を、前記設計資産間適合性評価ルールデータベースを参照して、評価する
ことを特徴とするＩＰベースＬＳＩ設計システム。 - 請求項５記載のＩＰベースＬＳＩ設計システムにおいて、
設計対象のＬＳＩに適したＩＰに機能が類似するＩＰを、前記既存設計資産データベースに格納された各ＩＰから選択し、
選択したＩＰの機能を、設計対象のＬＳＩに適したものになるように修正する
ことを特徴とするＩＰベースＬＳＩ設計システム。 - 請求項５記載のＩＰベースＬＳＩ設計システムにおいて、
前記既存設計資産データベースは、格納する各ＩＰについての親ＩＰおよび親ＩＰとの相違部分等の履歴情報を管理する手段を備えている
ことを特徴とするＩＰベースＬＳＩ設計システム。 - 機器構成が、機能面において各要素に分類され、体系化された機能分類データベースを用い、
前記機能分類データベースに格納されるＩＰは、ＬＳＩ設計における抽象度の異なる複数の工程に適した記述で表現されており、
前記ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されており、
ＩＰベースのＬＳＩ設計を行う
ことを特徴とするＩＰベースＬＳＩ設計方法。 - 請求項９記載のＩＰベースＬＳＩ設計方法において、
すでに生成された各ＩＰが、前記機能分類データベースにおける各要素と関連づけて格納された既存設計資産データベースを用い、
設計対象のＬＳＩに適したＩＰを、前記既存設計資産データベースに格納された各ＩＰから、前記機能分類データベースを参照しつつ、選択する
ことを特徴とするＩＰベースＬＳＩ設計方法。 - 請求項１０記載のＩＰベースＬＳＩ設計方法において、
前記既存設計資産データベースに格納された各ＩＰの互いの相性を規定する情報が格納された設計資産間適合性評価ルールデータベースを用い、
設計対象のＬＳＩに対して選択したＩＰの適合性を、前記設計資産間適合性評価ルールデータベースを参照して、評価する
ことを特徴とするＩＰベースＬＳＩ設計方法。 - 請求項１０記載のＩＰベースＬＳＩ設計方法において、
設計対象のＬＳＩに適したＩＰに機能が類似するＩＰを、前記既存設計資産データベースに格納された各ＩＰから選択し、
選択したＩＰの機能を、設計対象のＬＳＩに適したものになるように修正する
ことを特徴とするＩＰベースＬＳＩ設計方法。 - ＩＰベースのＬＳＩ設計システムであって、
設計対象ＬＳＩについてのシステムレベルの機能定義から、アーキテクチャレベルの設計データを生成する手段と、
生成されたアーキテクチャレベルの設計データと、前記設計対象ＬＳＩの動作パターン定義とを用いて、前記設計対象ＬＳＩの動作解析を行う手段と、
動作解析結果を基にして、前記アーキテクチャレベルの設計データに、パワー制御ブロックを生成する手段と、
抽象度の異なる複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースとを備え、
前記データベースに蓄積された各ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されている
ことを特徴とするＩＰベースＬＳＩ設計システム。 - ＩＰベースのＬＳＩ設計方法であって、
システムレベルの機能定義から、アーキテクチャレベルの設計データを生成するステップと、
生成されたアーキテクチャレベルの設計データと、前記設計対象ＬＳＩの動作パターン定義とを用いて、前記設計対象ＬＳＩの動作解析を行うステップと、
動作解析結果を基にして、前記アーキテクチャレベルの設計データに、パワー制御ブロックを生成するステップとを備え、
抽象度の異なる複数の工程に適した記述で表現される複数のＩＰを蓄積したデータベースを用い、
前記データベースに蓄積された各ＩＰは、
当該ＩＰの処理アルゴリズムを記述する処理アルゴリズム記述部と、
処理単位となる入力データの構造定義を表す入力データ構造定義部と、
処理単位となる出力データの構造定義を表す出力データ構造定義部と
に分かれて記述されている
ことを特徴とするＩＰベースＬＳＩ設計方法。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32779699A JP3974300B2 (ja) | 1999-11-18 | 1999-11-18 | Ｉｐベースｌｓｉ設計システムおよび設計方法 |
| CNA2005100689636A CN1702658A (zh) | 1999-11-18 | 2000-11-08 | 基于知识产权的大型集成电路设计系统及设计方法 |
| KR1020027006318A KR100725680B1 (ko) | 1999-11-18 | 2000-11-08 | 아이피 기반 엘에스아이 설계시스템 및 설계방법 |
| CNA2005100689640A CN1702659A (zh) | 1999-11-18 | 2000-11-08 | 基于知识产权的大型集成电路设计系统及设计方法 |
| TW089123668A TW542978B (en) | 1999-11-18 | 2000-11-08 | System and method for IP-based LSI design |
| US10/130,546 US6961913B1 (en) | 1999-11-18 | 2000-11-08 | IP base LSI designing system and designing method |
| EP00974849A EP1237099A4 (en) | 1999-11-18 | 2000-11-08 | IP-BASED LSI DESIGN SYSTEM AND DESIGN METHOD THEREOF |
| PCT/JP2000/007869 WO2001037148A1 (fr) | 1999-11-18 | 2000-11-08 | Systeme de conception lsi a base ip et procede de conception associe |
| CN00815698A CN1390331A (zh) | 1999-11-18 | 2000-11-08 | 基于知识产权的大型集成电路设计系统及设计方法 |
| US11/211,512 US20060036974A1 (en) | 1999-11-18 | 2005-08-26 | IP-based LSI design system and design method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32779699A JP3974300B2 (ja) | 1999-11-18 | 1999-11-18 | Ｉｐベースｌｓｉ設計システムおよび設計方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007101592A Division JP4019106B2 (ja) | 2007-04-09 | 2007-04-09 | Ｉｐベースｌｓｉ設計システムおよび設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001142932A JP2001142932A (ja) | 2001-05-25 |
| JP3974300B2 true JP3974300B2 (ja) | 2007-09-12 |
Family
ID=18203100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32779699A Expired - Fee Related JP3974300B2 (ja) | 1999-11-18 | 1999-11-18 | Ｉｐベースｌｓｉ設計システムおよび設計方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US6961913B1 (ja) |
| EP (1) | EP1237099A4 (ja) |
| JP (1) | JP3974300B2 (ja) |
| KR (1) | KR100725680B1 (ja) |
| CN (3) | CN1702659A (ja) |
| TW (1) | TW542978B (ja) |
| WO (1) | WO2001037148A1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7188091B2 (en) * | 2001-03-21 | 2007-03-06 | Resolutionebs, Inc. | Rule processing system |
| US7761397B2 (en) * | 2001-03-21 | 2010-07-20 | Huelsman David L | Rule processing method and apparatus providing automatic user input selections |
| US7587379B2 (en) * | 2002-03-20 | 2009-09-08 | Huelsman David L | Method and system for capturing business rules for automated decision procession |
| KR100456511B1 (ko) * | 2002-12-07 | 2004-11-10 | 한국전자통신연구원 | 반도체 ｉｐ 기능의 색출장치 및 색출방법 |
| US7587380B2 (en) * | 2003-09-29 | 2009-09-08 | Huelsman David L | Rule processing method, apparatus, and computer-readable medium to generate valid combinations for selection |
| US7552102B2 (en) * | 2003-09-29 | 2009-06-23 | Huelsman David L | Rule processing method, apparatus, and computer-readable medium to provide improved selection advice |
| US7565337B2 (en) * | 2003-09-29 | 2009-07-21 | Huelsman David L | Batch validation method, apparatus, and computer-readable medium for rule processing |
| US8683426B2 (en) * | 2005-06-28 | 2014-03-25 | The Mathworks, Inc. | Systems and methods for modeling execution behavior |
| US8793602B2 (en) | 2004-01-15 | 2014-07-29 | The Mathworks, Inc. | System and method for scheduling the execution of model components using model events |
| US7203922B2 (en) * | 2004-06-01 | 2007-04-10 | Agilent Technologies, Inc. | Merging of infrastructure within a development environment |
| US7734559B2 (en) * | 2004-09-28 | 2010-06-08 | Huelsman David L | Rule processing method and apparatus providing exclude cover removal to simplify selection and/or conflict advice |
| JP5791797B2 (ja) | 2012-05-21 | 2015-10-07 | 三菱電機株式会社 | Ｌｓｉ設計装置及びｌｓｉ設計方法及びプログラム |
| CN103412842A (zh) * | 2013-08-30 | 2013-11-27 | 国网能源研究院 | 基于电力系统与通信系统的联合模拟方法 |
| US9697320B2 (en) * | 2015-09-24 | 2017-07-04 | Qualcomm Incorporated | Rectilinear macros having non-uniform channel spacing |
| US9881117B1 (en) * | 2016-07-07 | 2018-01-30 | Xilinx, Inc. | Predictive circuit design for integrated circuits |
| GB2572665B (en) | 2018-04-05 | 2020-07-08 | Imagination Tech Ltd | Verification of hardware design for data transformation pipeline |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3035432B2 (ja) | 1992-08-26 | 2000-04-24 | 松下電器産業株式会社 | Ｌｓｉ自動設計システム |
| DE69331085T2 (de) * | 1992-08-26 | 2002-03-14 | Matsushita Electric Ind Co Ltd | Automatisiertes LSI-Entwurfsystem und Verfahren |
| US5490083A (en) * | 1992-10-05 | 1996-02-06 | Matsushita Electric Industrial Co., Ltd. | Method and apparatus for classifying and evaluating logic circuit |
| JPH0765040A (ja) * | 1993-08-24 | 1995-03-10 | Matsushita Electric Ind Co Ltd | 機能データインターフェース方法および機能データインターフェース装置 |
| JP2636709B2 (ja) | 1993-10-29 | 1997-07-30 | 日本電気株式会社 | 論理最適化装置 |
| JP2972540B2 (ja) | 1994-03-24 | 1999-11-08 | 松下電器産業株式会社 | Ｌｓｉ自動設計システム及びｌｓｉ自動設計方法 |
| US5623684A (en) | 1994-05-17 | 1997-04-22 | Commquest Technologies, Inc. | Application specific processor architecture comprising pre-designed reconfigurable application elements interconnected via a bus with high-level statements controlling configuration and data routing |
| US6049659A (en) * | 1995-12-26 | 2000-04-11 | Matsushita Electric Industrial Co., Ltd. | Method for automatically designing a semiconductor integrated circuit |
| TW332923B (en) * | 1996-04-19 | 1998-06-01 | Matsushita Electric Ind Co Ltd | Semiconductor IC |
| JPH11224284A (ja) * | 1998-02-09 | 1999-08-17 | Fujitsu Ltd | 半導体設計資産の流通システム並びに流通装置、および、該流通装置用のソフトウェアを記憶した記憶媒体 |
| US7069095B2 (en) * | 2003-12-04 | 2006-06-27 | Hewlett-Packard Development Company, L.P. | System and method for populating a computer-aided design program's database with design parameters |
-
1999
- 1999-11-18 JP JP32779699A patent/JP3974300B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-08 US US10/130,546 patent/US6961913B1/en not_active Expired - Fee Related
- 2000-11-08 CN CNA2005100689640A patent/CN1702659A/zh active Pending
- 2000-11-08 WO PCT/JP2000/007869 patent/WO2001037148A1/ja active IP Right Grant
- 2000-11-08 KR KR1020027006318A patent/KR100725680B1/ko not_active IP Right Cessation
- 2000-11-08 TW TW089123668A patent/TW542978B/zh not_active IP Right Cessation
- 2000-11-08 EP EP00974849A patent/EP1237099A4/en not_active Withdrawn
- 2000-11-08 CN CN00815698A patent/CN1390331A/zh active Pending
- 2000-11-08 CN CNA2005100689636A patent/CN1702658A/zh active Pending
-
2005
- 2005-08-26 US US11/211,512 patent/US20060036974A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| EP1237099A4 (en) | 2009-06-24 |
| KR100725680B1 (ko) | 2007-06-07 |
| CN1390331A (zh) | 2003-01-08 |
| WO2001037148A1 (fr) | 2001-05-25 |
| US6961913B1 (en) | 2005-11-01 |
| EP1237099A1 (en) | 2002-09-04 |
| KR20030004304A (ko) | 2003-01-14 |
| CN1702658A (zh) | 2005-11-30 |
| TW542978B (en) | 2003-07-21 |
| JP2001142932A (ja) | 2001-05-25 |
| CN1702659A (zh) | 2005-11-30 |
| US20060036974A1 (en) | 2006-02-16 |
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Legal Events
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| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100622 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110622 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120622 Year of fee payment: 5 |
|
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