KR970072110A - 희생 층을 사용하는 선택적인 바이어 충전 방법 - Google Patents

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Abstract

본 발명은 0.5 미크론 이하 구멍 폭 응용에서 연속적인, 공극없는 접촉부 또는 바이어스를 형성하기 위하여 기판상에 일정 단계 범위 및 금속 층의 평탄화를 제공하기 위한 개선된 장치 및 방법에 관한 것이다. 본 발명의 일측면에서, 유전체 층은 전도 부재위에 형성된다. 얇은 회생층은 구멍 플로어 아래놓인 전도 부재를 노출하기 위하여 상기 희생 및 유전체 층을 통하여 높은 종횡비 구멍을 에칭하기 전에 유전체층에 증착된다. CVD 금속층은 구멍내에서 선택적인 증착을 달성하기 위하여 구조에 증착된다. 희생 필름은 위에 형성된 어떤 노듈을 제거하기 위하여 에칭된다.

Description

희생 층을 사용하는 선택적인 바이어 충전 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 희생 층을 코팅하는 레지스트 층을 가진 제3도 구조의 단면도, 제5도는 패턴화된 마스크를 통하여 방사선에 노출함으로써 패턴화되고 레지스트없이 형성된 영역을 생성하기 위하여 현상된 제4도의 레지스트 층의 단면도, 제6도는 희생 층에 에칭된 구멍의 단면도 및 제5도의 유전체 층이 도시된다, 제7도는 제6도 구조의 희생 층 및 유전체 층에 에칭된 바이어 또는 접촉부의 단면도, 제8도는 제7도의 구조상에 형성된 바와 같이 선택적으로, 증착되고 공극없는 금속 상호접속부의단면도, 제9도는 희생층의 제거후 제8도 구조의 단면도, 제11도는 본 발명에 따라 추후 금속화를 위하여 구성된 집적 처리 시스템, 제12도는 제11도의 시스템에 가스를 공급하기 위한 CVD 가스 박스 인도 시스템의 개략 흐름도.

Claims (25)

  1. 기판층의 구멍을 선택적으로 충전하기 위한 방법에 있어서, a) 기판의 표면상에 희생층을 형성하는 단계; b) 증착 향상 재료를 노출시키는 플로어를 가지는 구멍을 형성하기 위하여 희생 층 및 기판층을 에칭하는 단계; c) 구멍을 충전하기 위하여 증착 향상 재료상에 전도 재료를 선택적으로 증착하는 단계를 포함하는데, 상기 몇몇의 전도 재료는 희생 층상에 증착되고; 및 d) 희생 층 및 회생 층상에 증착된 전도 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 희생 층은 용제에 의해 제거될 수 있는 유기 재료인 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 기판 층은 기판의 최상부 부분인 것을 특징으로 하는 방법.
  4. 상기 기판층은 기판상에 증착된 필름 층인 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 희생 층은 에칭 가능한 유기 재료인 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 희생 층은 폴리마이드인 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 전도 금속은 알루미늄인 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 희생 층 및 기판 층을 에칭하는 단계는, 포토레지스터로 희생층을 코팅하는 단계; 희생층의 부분을 노출하기 위하여 포토레지스트를 패터닝하는 단계; 증착 향상 재료를 노출시키는 플로어를 노출시키는 플로어를 가지는 구멍을 형성하기 위하여 희생 층 및 기판 층의 노출 부분을 에칭하는 단계; 및 희생층으로부터 포토레지스트를 제거하는 단게를 포함하는 것을 특징으로 하는 방법.
  9. 제6항에 있어서, 포토레지스트를 패터닝하는 단계는, 광으로 포토레지스트 부분을 현상하는 단계; 및 희생층으로부터 포토레지스트의 현상되지 않은 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 상기 포토레지스트 패터닝 단계는 집적 처리 챔버에서 수행되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 상기 증착 향상 재료는 전자 도너인 것을 특징으로 하는 방법.
  12. 제1항에 있어서, 상기 전자 도너는 전기 전도 재료인 것을 특징으로 하는 방법.
  13. 제1항에 있어서, 상기 전기 전도 재료는 금속인 것을 특징으로 하는 방법.
  14. 유전체 층을 통하여 상호 접속부를 형성하기 위한 선택적인 증착 방법에 있어서, a) 희생 및 유전체 층을 통하여 구멍을 에칭하기 전에 유전체 층상에 희생층을 형성하는 단계; 및 b) 선택적인 화학 기상 증착에 의해 상호 접속부를 형성한 후에만 희생 층 및 위에 형성된 어떤 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 선택적인 증착 방법.
  15. 증착 향상 재료의 아래 놓여있는 층을 가지는 기판에 전도 상호접속부를 선택적으로 형성하는 방법에 있어서, a) 포토레지스트로 기판을 코팅하는 단계; b) 기판 부분을 노출시키기 위하여 포토레지스트를 패터닝하는 단계; c) 증착 향상 재료를 노출한 플로어를 가지는 구멍을 형성하기 위하여 기판의 노출 부분을 에칭하는 단계; d) 증착 향상 재료상에 전도 재료를 선택적으로 증착하는 단계를 포함하는데, 몇몇의 전도 재료는 포토레지스트상에 증착되고; 및 e) 포토레지스트 및 포토레지스트상에 증착된 전도 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 선택적인 형성 방법.
  16. 제13항에 있어서, 포토레지스트를 패터닝하는 단계는, 광으로 포토레지스트 부분을 현상하는 단계; 및 희생 층으로부터 포토레지스트의 현상되지 않은 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 선택적인 형성 방법.
  17. 제13항에 있어서, 상기 포토레지스트 패터닝 단계는, 집적 처리 챔버에서 수행되는 것을 특징으로 하는 선택적인 형성 방법.
  18. 제13항에 있어서, 증착 향상 재료상에 전도 재료를 선택적으로 증착하는 단계는, 금속을 증착하기 위하여 증착 향상 재료상에 CVD 금속 프러커서를 반응시키는 단계를 포함하는 것을 특징으로 하는 선택적인 형성 방법.
  19. 제16항에 있어서, 증착 향상 재료는 전자를 기증함으로써 CVD 금속 프리커서의 분해를 조장하는 것을 특징으로 하는 선택적인 형성 방법.
  20. 제13항에 있어서, 상기 증착 향상 재료는 전자 도너인 것을 특징으로 하는 선택적인 형성 방법.
  21. 제18항에 있어서, 상기 전자 도너는 전기 전도 재료인 것을 특징으로 하는 선택적인 형성 방법.
  22. 제19항에 있어서, 상기 전기 전도 재료는 금속인 것을 특징으로 하는 선택적인 형성 방법.
  23. 제13항에 있어서, 상기 증착 향상 재료는 전기 전도 부재이고, 증착 향상 재료상에 전도 재료를 선택적으로 증착하는 단계는, 전기 전도 부재상에 금속을 전기 도금하는 단계를 포함하는 것을 특징으로 하는 선택적인 형성 방법.
  24. 금속 상호접속부를 가지는 유전체층의 형성 방법에 있어서, a) 기판의 표면상에 있고, 실리콘 2산화물의 유전체 상수보다 낮은 유전체 상수를 가지는 중합체로 구성되는 제1유전체 층을 형성하는 단계; b) 제1유전체 상에 있고, 실리콘 2산화물 및 실리콘 질화물로 구성된 그룹으로부터 선택된 재료로 구성된 제2유전체 층을 형성하는 단계; c) 증착 향상 재료를 노출하는 플로어를 가지는 구멍을 형성하기 위하여 상기 제1 및 제2유전체층을 에칭하는 단계; d) 구멍을 충전하기 위하여 증착 향상 재료상에 전도 재료를 선택적으로 증착하는 단계를 포함하는데, 몇몇의 상기전도 재료는 제2유전체 층상에 증착되고; c) 제2유전체 층의 일부 및 제2유전체 층상에 증착된 전도 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 유전체 층 형성 방법.
  25. 제24항에 있어서, 상기 제1 및 제2유전체 층을 에칭하는 단계는, 포토레지스트로 제2유전체 층을 코팅하는 단계; 제2유전체 층의 부분을 노출하기 위하여 포토레지스트를 패터닝하는 단계; 중착 향상 에칭 재료를 노출하는 플로어를 가지는 구멍을 형성하기 위하여 희생 층 및 기판 층의 노출 부분들을 에칭하는 단계; 및 회생층으로부터 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 하는 유전체 층 형성 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100413794B1 (ko) * 2001-03-08 2003-12-31 삼성전자주식회사 이종의 희생막 형성방법
KR100915145B1 (ko) * 2006-06-01 2009-09-03 아미테크 어드밴스드 멀티레이어 인터컨넥트 테크놀러지 리미티드 개선된 다중층 코어리스 지지 구조 및 그 제조 방법

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245655B1 (en) * 1999-04-01 2001-06-12 Cvc Products, Inc. Method for planarized deposition of a material
FR2915078B1 (fr) * 2007-04-17 2009-07-10 Microvitae Technologies Soc Pa Electrode cutanee.
TWI760540B (zh) * 2017-08-13 2022-04-11 美商應用材料股份有限公司 自對準高深寬比結構及製作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2392495A1 (fr) * 1977-05-25 1978-12-22 Radiotechnique Compelec Procede de realisation de dispositifs semi-conducteurs a reseau de conducteurs mono ou multicouche et dispositifs ainsi obtenus
KR920004538B1 (ko) * 1988-08-11 1992-06-08 삼성전자 주식회사 반도체장치의 제조방법
US4857481A (en) * 1989-03-14 1989-08-15 Motorola, Inc. Method of fabricating airbridge metal interconnects
US5100501A (en) * 1989-06-30 1992-03-31 Texas Instruments Incorporated Process for selectively depositing a metal in vias and contacts by using a sacrificial layer
US5442237A (en) * 1991-10-21 1995-08-15 Motorola Inc. Semiconductor device having a low permittivity dielectric

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100413794B1 (ko) * 2001-03-08 2003-12-31 삼성전자주식회사 이종의 희생막 형성방법
KR100915145B1 (ko) * 2006-06-01 2009-09-03 아미테크 어드밴스드 멀티레이어 인터컨넥트 테크놀러지 리미티드 개선된 다중층 코어리스 지지 구조 및 그 제조 방법

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