KR970067865A - 반도체소자의 캐패시터의 구조및 제조방법 - Google Patents
반도체소자의 캐패시터의 구조및 제조방법 Download PDFInfo
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/75—Electrodes comprising two or more layers, e.g. comprising a barrier layer and a metal layer
Abstract
본 발명은 반도체소자의 캐패시터 구조 및 제조방법에 관한 것으로 인가전압에 관계없이 항상 일정한 캐패시턴스를 유지하는데 적당한 반도체소자의 캐패시터 구조 및 제조방법을 제공하기 위한 것이다. 이를 취한 본 발명의 반도체 소자의 캐패시터 구조는 기판의 필드산화막상에 측벽을 갖고 순차적으로 형성되는 제1 폴리실리콘층, 제1 폴리사이드층과 제1 캐패시터 유전체층을 사이로하여 상기 제1 폴리사이드층 상부에 형성되는 제2 폴리실리콘층, 제2 폴리사이드층과 제2 캐패시터 유전체층을 사이로하여 상기 제2 폴리사이드층 상부에 형성되는 제3 폴리실리콘층을 포함하여 구성되고 본 발명의 반도체소자의 캐패시터 제조방법은 필드산화막에 의해 활성영역이 정의된 반도체기판 전면에 제1 폴리실리콘층과 제1 폴리사이드층을 형성하는 단계, 상기 제1 폴리실리콘층과 제1 폴리사이드층을 선택적으로 제거하여 캐패시터의 제1 전극을 형성하는 단계, 상기 캐패시터의 제1 전극 측면에 측벽을 형성하는 단계, 상기 캐패시터의 제1전극 상부에 제1 유전체층을 형성하는 단계, 상기 제1 유전체층 상부에 제2 폴리실리콘층과 제2 폴리사이드층으로 된 캐패시터의 제2 전극을 형성하는 단계, 상기 캐패시터의 제2 전극 상부에 제2 유전체층을 형성한 후 순차적으로 제3 폴리실리콘층을 형성하여 캐패시터의 제3 전극을 형성하는 단계를 포함하여 이루어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 캐패시턴스의 구성도.
Claims (8)
- 기판의 필드산화막상에 측벽을 갖고 순차적으로 형성되는 제1 폴리실리콘층, 제1 폴리사이드층과 제1 캐패시터 유전체층을 사이로하여 상기 제1 폴리사이드층 상부에 형성되는 제2 폴리실리콘층, 제2 폴리사이드층과 제2 캐패시터 유전체층을 사이로하여 상기 제2 폴리사이드층 상부에 형성되는 제3 폴리실리콘층을 포함하여 구성됨을 특징으로 하는 반도체소자의 캐패시터 구조.
- 필드산화막에 의해 활성영역이 정의된 반도체기판 전면에 제1 폴리실리콘층과 제1 폴리사이드층을 형성하는 단계, 상기 제1 폴리실리콘층과 제1 폴리사이드층을 선택적으로 제거하여 캐패시터의 제1 전극을 형성하는 단계, 상기 캐패시터의 제1 전극 측면에 측벽을 형성하는 단계, 상기 캐패시터의 제1전극 상부에 제1 유전체층을 형성하는 단계, 상기 제1 유전체층 상부에 제2 폴리실리콘층과 제2 폴리사이드층으로 된 캐패시터의 제2 전극을 형성하는 단계, 상기 캐패시터의 제2 전극 상부에 제2 유전체층을 형성한 후 순차적으로 제3 폴리실리콘층을 형성하여 캐패시터의 제3 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 필드산화막에 의해 활성영역이 정의된 반도체기판 전면에 제1 폴리실리콘층과 제1 폴리사이드층을 형성하는 단계, 상기 제1 폴리실리콘층과 제1 폴리사이드층을 선택적으로 제거하여 캐패시터의 제1 전극을 형성하는 단계, 상기 캐패시터의 제1 전극 측면에 측벽을 형성하는 단계, 상기 캐패시터의 제1전극 상부에 재1 유전체층을 형성하는 단계, 상기 제1 유전체층 상부에 제2 폴리실리콘층과 제2 폴리사이드층으로 된 캐패시터의 제2 전극을 형성하는 단계, 상기 캐패시터의 제2 전극 상부에 제2 유전체층을 형성한 후 순차적으로 제3 폴리실리콘층,제3 폴리사이드층을 형성하여 캐패시터의 제3 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제2항에 있어서, 제2 폴리실리콘층의 두께는 상기 제1 폴리실리콘층의 두께보다 작게 형성함을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제2항에 있어서, 제1,제2,제2전극의 저항크기는 제3 전극>제2 전극>제1 전극순임을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 제2 폴리실리콘층의 두께는 상기 제1 폴리실리콘층의 두께보다 작게 형성함을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 제3 폴리실리콘층의 두께는 상기 제2 폴리실리콘층의 두께보다 작게 형성함을 특징으로 하는 반도체소자의 캐패시터 제조방법.
- 제3항에 있어서, 제1,제2,제2전극의 저항크기는 제3 전극>＞제2 전극>제1 전극순임을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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| KR1019960006721A KR100192396B1 (ko) | 1996-03-13 | 1996-03-13 | 반도체소자의 캐패시터의 구조 및 제조방법 |
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Publications (2)
| Publication Number | Publication Date |
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| KR100192396B1 KR100192396B1 (ko) | 1999-06-15 |
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Country Status (1)
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|---|---|
| KR (1) | KR100192396B1 (ko) |
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1996
- 1996-03-13 KR KR1019960006721A patent/KR100192396B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100192396B1 (ko) | 1999-06-15 |
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