KR970018576A - 요철구조의 반도체 커패시터 및 그 제조방법 - Google Patents

Abstract

요철모양의 폴리 실리콘 전극을 형성하여 효과적으로 축적 용량을 증가시킬 수 있는 반도체 커패시터 구조 및 그 제조방법에 관한 것으로 커패시터의 하부 실리콘 전극을 요철이 있는 표면을 갖게 하고 그 상부에 유전체를 적층하고 철면에 따라 유전체를 소정의 폭으로 식각한 후 상부 실리콘 전극을 틈입 적층하여 동일한 면적에 비하여 월등히 큰 축적용량을 가지는 커패시터를 구형하였으며 움푹 패인 부분(철면)의 폭은 일반적인 사이드 월 스페이서 방법을 채택함으로서 스페이서 폭 만큼의 조절이 가능토록 하여 실효 커패시터 면적에 대한 조절성을 높인 고집적 제조 공정에 적합한 커패시터를 실현한 것이다.

Description

요철구조의 반도체 커패시터 및 그 제조방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제2도(가) 본 발명에 따른 요철구조를 갖는 반도체 장치의 구조를 나타낸 단면도.

Claims (4)

1. 실리콘 반도체 기판, 상기 반도체 기판위에 형성되어 있는 제1산화막, 상기 제1산화막 위에 적층되며 상면이 요철면을 형성하고 있는 하부 폴리 실리콘 전극, 상기 하부 폴리 실리콘 전극의 상면의 요철면을 따라 소정의 두께로 적층된 유전체, 상기 유전체 위에 형성되며 상기 유전체의 요철면을 메우는 방식으로 적층된 폴리 실리콘 전극을 포함하는 요철구조를 갖는 반도체 커패시터.
2. 반도체 커패시터를 제조하는 방법에 있어서, 실리콘 기판위에 산화막을 형성하고 상기 산화막 위에 고농도로 도핑된 폴리 실리콘 층을 적층하여 커패시터의 하부전극을 구비하는 제1공정, 상기 폴리 실리콘 전극위에 제2산화막을 형성한 후 식각하여 요철면을 패터닝하는 제2공정, 상기 요철면을 상면에 적층된 산화막을 제거한 후 유전체를 적층하고 하부전극면의 철면에 따라 소정의 폭으로 유전체를 식각하여 패터닝하는 제3공정, 상기 요철형상의 유전체 상면에 상부 폴리 실리콘 전극을 적층하는 제4공정을 포함하는 것을 특징으로 하는 요철구조를 갖는 반도체 커패시터의 제조 방법.
3. 제2항에 있어서, 상기 제2공정 이후 상기 제2산화막 위에 질화막을 형성한 후 식각 방법을 이용하여 요철 형상으로 패터닝된 제2산화막 측면에 사이드 월을 형성하는 공정, 상기 사이드월 및 상기 하부 폴리 실리콘층에 선택적으로 제3산화막을 형성시키는 공정, 상기 사이드월 및 하부 폴리 실리콘에 식각법을 이용하여 요철구조의 형태를 생성하고 상기 제2 및 3산화막을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 커패시터의 제조 방법.
4. 제3항에 있어서, 상기 요철면의 제2산화막 측면에 형성한 사이드월의 폭을 조정함으로서 상기 커패시터의 용량을 조절함을 특징으로 하는 반도체 커패시터의 제조 방법.