KR100211543B1 - 반도체소자의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 고집적 메모리소자에 적용되는 실린더 구조의 저장전극을 제조할 때 실린더 구조로 이용되는 제2 다결정실리콘을 전면식각할 때 과다식각으로 실린더 구조의 저장전극의 가장자리 하부에서 언더-컷이 심하게 발생되는 것과 실린더 외벽의 높이가 줄어드는 것을 해결하기 위한 제2 다결정실리콘 스페이서를 형성한 다음, 상기 제2 다결정실리콘 스페이서의 측벽에 산화막 스페이서를 형성하여 보호막으로 작용하게 한다음, 제2 다결정실리콘을 과다 식각하여 잔여물이 또는 브릿지가 남지 않도록 하는 기술이다.
Description
제1도 내지 제4도는 종래기술에 의해 실리더 구조의 저장전극을 제조하는 단계를 도시한 단면도.
제5도 내지 제9도는 본 발명에 의해 실린더 구조에 저장전극을 제조하는 단계를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 평탄화용 절연막 2, 12 : 제1 다결정실리콘
3 : 희생산화막 4, 14 : 제2 다결정실리콘
4', 14' : 제2 다결정실리콘 스페이서
7, 20 : 저장전극 100 : 반도체기판
본 발명은 반도체소자의 캐패시터 제조방법에 관한 것으로, 특히 고집적 메모리소자에 적용되는 실린더 구조의 저장전극 제조 방법에 관한 것이다.
최근 반도체소자의 고집적화에 따라 셀 크기와 토폴로지는 작아지는 반면 대용량의 캐패시터가 요구되고 있어 하나의 트랜지스터와 하나의 캐패시터로 사용되는 DRAM 소자에서는 캐패시터의 유전상수가 높은 물질을 사용하거나 유전체막의 두께를 얇게 하거나 저장전극의 표면적을 증대시키는 방법등이 대두되고 있으나, 유전 상수가 높은 물질로는 Ta2O5, TiO2, SrTiO3등이 있으나, 상기 박막의 특성이나 신뢰도에서 그 특성이 우수하지 못하고, 유전체막의 두께를 감소시키는 방법은 소자 동작시 유전막 파괴가 쉽게 일어나는 단점이 있다.
한편, 저장전극의 표면적을 증대시키기 위해 개발된 구조는 예를들어 스택 구조, 핀 구조, 실린더 구조등이 있다.
이하에서는 실린더 구조의 저장전극 제조방법에 대하여 설명하기로 하며, 종래의 실린더 구조의 저장전극 제조방법은 제1도내지 제4도를 참조하여 설명하기로 한다.
제1도는 반도체기판(100)에 트랜지스터(도시안됨)를 구비하고, 그 상부에 전체적으로 평탄화용 절연막(1)을 형성하고, 저장전극용 마스크를 이용한 식각공정으로 상기 평탄화용 절연막(1)의 일정부분을 식각하여 상기 트랜지스터의 소오스/드레인용 확산영역(도시안됨)이 노출된 콘택홀을 형성하고, 제1 다결정실리콘(2) 및 희생산화막(3)을 증착한 후, 저장전극 마스크를 이용한 식각공정으로 상기 희생산화막(3)과 제1 다결정실리콘(2)을 식각하여 희생산화막(3)과 제1 다결정실리콘(2) 패턴을 형성하고, 전체구조 상부에 제2 다결정실리콘(4)을 증착한 것을 도시한 단면도이다.
이때, 희생산화막(3)과 제1 다결정실리콘(2) 패턴간에 간격은 도면에 도시된 a지역이 가장 좁은 곳으로, 일반적인 건식 식각공정에서 넓은 지역에 비해 좁은 지역에서 식각 속도가 현저히 낮아지는 현상인 마이크로 로딩 이펙트(Micro Loading Effect)가 나타나게 되며, 이 현상은 a의 간격이 좁을수록, 즉 소자의 집적도가 높아질수록 심하게 나타나게 된다.
제2도는 상기 제2 다결정실리콘(4)을 마스크없이 전면식각 방법으로 식각하여 상기 희생산화막(3)과 제1 다결정실리콘(2)의 패턴의 측벽에 제2 다결정실리콘 스페이서(4')를 형성한 것을 도시한 단면도로서, 상기 제2 다결정실리콘(4)의 저부면이 넓은 지역에서는 하부의 평탄화용 절연막(1)이 완전히 노출되고, 제2 다결정실리콘(4)의 저부면이 좁은 지역 b에서는 하부의 평탄화용 절연막(1)이 노출되지 않고 상기 제2 다결정실리콘 스페이서(4')가 상호 접속된 것을 도시한 단면도이다.
제3도는 좁은 지역에서 상기 제2 다결정실리콘 스페이서(4')가 상호 접속되는 것을 방지하기 위하여 상기 전면식각을 과다식각 할지라도 상기 저부면이 좁은 지역 b에서는 실리콘 잔여물이 남은 것을 도시하며, 저부면이 넓은 지역 d 지역에는 언더-컷(under-cut)이 발생되고, 과다식각이 진행될수록 상기 회생산화막(3) 패턴의 상부 측벽 지역 e에 제2 다결정실리콘 스페이서(4')이 높이가 낮아져 저장전극의 용량이 작아지게 된다.
제4도는 제3도 공정후 상기 희생산화막(3) 패턴을 제거하여 제1 다결정실리콘(2)과 제2 다결정실리콘 스페이서(4')로 이루어지는 실린더 구조의 저장전극(7)을 형성한 단면도를 도시한 것으로, 저장전극(7) 간의 단락은 방지할 수 있으나, d' 부분에서 언더-컷이 심하게 발생되고 실린더 외벽의 최종높이가 f로 낮게 형성되어 원하는 용량의 캐패시터를 제조할 수 없게 된다.
따라서, 본 발명은 제2 다결정실리콘을 전면식각할 때 과다식각으로 실린더 구조의 저장전극의 가장자리 하부에서 언더-컷이 심하게 발생되는 것을 해결하고 실린더 외벽의 높이가 줄어드는 것을 해결하는 실린더 구조를 갖는 저장전극 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체소자 캐패시터 제조방법에 있어서,
반도체기판에 트랜지스터를 구비하고, 그 상부에 전체적으로 평탄화용 절연막을 형성하고, 상기 절연막의 일정부분을 식각하여 콘택홀을 형성하는 단계와,
제1 다결정실리콘 및 희생산화막을 적층한다음, 저장전극 마스크를 이용한 식각공정으로 제1 다결정실리콘 패턴 및 희생산화막 패턴을 형성하는 단계와,
상기 희생산화막 패턴과 제1 다결정실리콘 패턴의 측벽에 제2 다결정실리콘 스페이서를 형성하되 좁은 지역에서 인접된 제2 다결정실리콘 스페이서는 서로 브릿지가 발생된 상태로 형성되는 단계와,
전체구조 상부에 산화막을 증착하고, 전면식각으로 상기 산화막을 식각하여 제2 다결정실리콘 스페이서의 측벽에 산화막 스페이서를 형성하는 단계와,
상기 공정으로 노출되는 좁은 영역에서 브릿지 된 영역의 제2 다결정실리콘을 과다 식각하여 각각 격리된 실린더 구조의 제2 다결정실리콘 스페이서를 형성하는 단계와,
남아있는 산화막 스페이서와 희생산화막을 습식식각으로 제거하여 제1 다결정실리콘 패턴과 제2 다결정실리콘 스페이서가 접속되어 실린더 구조의 저장전극을 형성하는 단계를 포함하는 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명하기로 한다.
제5도 내지 제9도는 본 발명의 실시예에 의해 캐패시터의 저장전극을 제조하는 단계를 도시한 단면도이다.
제5도는 반도체기판(100)에 트랜지스터(도시안됨)를 구비하고, 그 상부에 전체적으로 평탄화용 절연막(11)을 형성하고, 저장전극용 마스크를 이용한 식각공정으로 상기 절연막(11)의 일정부분을 식각하여 상기 트랜지스터의 소오스/드레인용 확산영역(도시안됨)이 노출된 콘택홀을 형성하고, 제1 다결정실리콘(12)과 희생산화막(13)을 적층한다음, 저장전극 마스크를 이용한 식각공정으로 상기 희생산화막(13)과 제1 다결정실리콘(12)을 식각하여 희생산화막(13)과 제1 다결정실리콘(12) 패턴을 형성하고, 전체구조 상부에 제2 다결정실리콘(14)을 증착한 것을 도시한 단면도이다.
제6도는 상기 제2 다결정실리콘(14)을 마스크없이 전면식각 방법으로 식각하여 상기 희생산화막(13)과 제1 다결정실리콘(12)의 패턴의 측벽에 제2 다결정실리콘 스페이서(14')를 형성한 것을 도시한 단면도로서, 상기 제2 다결정실리콘(14)의 저부면이 넓은 지역에서는 하부의 평탄화용 절연막(11)이 완전히 노출되고, 제2 다결정실리콘(14)의 저부면이 좁은 지역 b에서는 하부의 평탄화용 절연막(11)이 노출되지 않고 상기 제2 다결정실리콘 스페이서(14') 사이에 브릿지가 발생되어 상호 접속된 것을 도시한 단면도이다.
제7도는 상기 제6도의 공정후에 전체 구조 상부에 얇은 산화막(15)을 증착한 단면도이다.
제8도는 상기 산화막(15)을 전면식각하여 상기 제2 다결정실리콘 스페이서(14')의 측벽에 산화막 스페이서(15')를 형성하고, 상기 산화막 스페이서(15')와 상기 희생산화막(13)을 식각장벽층으로 이용하여 상기 좁은 지역 b에서 브릿지가 발생된 제2 다결정실리콘을 식각하여 전기적으로 격리된 실린더 구조를 갖는 제2 다결정실리콘 스페이서(14)를 형성한 단면도이다.
참고로, 상기 산화막 스페이서(15')와 상기 희생산화막(13)을 식각장벽층으로 이용하여 노출된 제1 다결정실리콘(12)을 과다 식각할 때 좁은 지역 A에서는 하부의 제1 다결정실리콘(12)이 완전히 제거되어 격리되고, 넓은 지역(B)에서는 상기 산화막 스페이서(15')가 보호막으로 작용하여 제2 다결정실리콘 스페이서(14)의 하단부가 손상되지 않게 된다.
제9도는 습식식각을 통하여 상기 산화막 스페이서(15')와 상기 희생산화막(13)을 모두 제거하여 제1 다결정실리콘(12) 패턴과 제2 다결정실리콘 스페이서(14)로 이루어지는 실린더 구조의 저장전극(20)을 형성한 단면도로서, 제2 다결정실리콘을 전면식각할 때 과다식각으로 실린더 구조의 저장전극의 가장자리 하부에서 언더-컷이 심하게 발생되는 것과 실린더 외벽의 높이가 줄어드는 것이 해소된 실린더 구조를 갖는 저장전극(20)을 형성한 것이다.
본 발명의 방법을 이용하여 실린더형 저장전극을 형성하면 저장전극의 용량손실이나 소자특성의 저해없이 제2 다결정실리콘의 전면식각시 충분한 과다식각을 실시하여도 저장전극의 가장자리 저부면이 언더 컷이 발생되거나 실린더의 높이가 줄어드는 것을 해소하여 반도체소자의 수율을 현저히 높일 수 있다.
Claims (2)
- 반도체소자 캐패시터 제조방법에 있어서, 반도체기판에 트랜지스터를 구비하고, 그 상부에 전체적으로 평탄화용 절연막을 형성하고, 상기 절연막의 일정부분을 식각하여 콘택홀을 형성하는 단계와, 제1 다결정실리콘 및 희생산화막을 적층한다음, 저장전극 마스크를 이용한 식각공정으로 제1 다결정실리콘 패턴 및 희생산화막 패턴을 형성하는 단계와, 상기 희생산화막 패턴과 제1 다결정실리콘 패턴의 측벽에 제2 다결정실리콘 스페이서를 형성하되 좁은 지역에서 인접된 제2 다결정실리콘 스페이서는 서로 브릿지가 발생된 상태로 형성되는 단계와, 전체구조 상부에 산화막을 증착하고, 전면식각으로 상기 산화막을 식각하여 제2 다결정실리콘 스페이서의 측벽에 산화막 스페이서를 형성하는 단계와, 상기 공정으로 노출되는 좁은 영역에서 브릿지 된 영역의 제2 다결정실리콘을 과다 식각하여 각각 격리된 실린더 구조의 제2 다결정실리콘 스페이서를 형성하는 단계와, 남아있는 산화막 스페이서와 희생산화막을 습식식각으로 제거하여 제1 다결정실리콘 패턴과 제2 다결정실리콘 스페이서가 접속되어 실린더 구조의 저장전극을 형성하는 단계를 포함하는 반도체소자의 캐패시터 제조방법.
- 제1항에 있어서, 상기 산화막을 전면 식각할 때 비등방성 식각으로 식각하여 제2 다결정실리콘 스페이서의 측벽에 산화막 스페이서를 형성하는 것을 특징으로 하는 반도체소자의 캐패시터 제조방법.
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