KR970052536A - 폴리사이드 구조의 게이트 형성방법 - Google Patents

폴리사이드 구조의 게이트 형성방법 Download PDF

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KR970052536A
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silicide
gate insulating
gate
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KR1019950057199A
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배대록
김형섭
유봉영
Original Assignee
김광호
삼성전자 주식회사
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  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

폴리사이드 구조의 게이트 형성방법에 기재되어 있다.
이는, 반도체 기판상에 게이트 절연막을 형성하는 단계, 게이트 절연막상에 폴리실릴콘층을 형성하는 단계, 폴리실리콘층상에 실리사이드층을 형성하는 단계, 실리사이드층 상에 산화방지막을 형성하는 단계, 산화방지막 상에 캐핑층을 형성하는 단계 및 캐핑층, 산화방지막, 실리사이드, 폴리실리콘층 및 게이트 절연막을 차례로 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
따라서, 캐핑층 형성시 실리사이드층의 산화를 방지할 수 있어 소자의 특성을 안정화할 수 있다.

Description

폴리사이드 구조의 게이트 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3A도 내지 제3C도는 본 발명에 의한 폴리사이드 구조의 게이트 형성방법을 설명하기 위한 단면도.

Claims (4)

  1. 반도체 기판상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 폴리실리콘층을 형성하는 단계; 폴리실리콘층 상에 실리사이드층을 형성하는 단계; 상기 실리사이드층 상에 산화방지막을 형성하는 단계; 상기산화방지막 상에 캐핑층을 형성하는 단계 및 캐핑층, 산화방지막, 실리사이드, 폴리실리콘층 및 게이트 절연막을 차례로 패터닝하여 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
  2. 제1항에 있어서, 산화방지막은 상기 실리사이드층이 형성된 반도체기판을 플라즈마 처리함으로써 상기 실리사이드층과의 반응을 통해 형성되는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
  3. 제2항에 있어서, 상기 플라즈마 처리공정은 암모니아(NH3)가스를 사용하여 이루어지는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
  4. 제1항에 있어서, 상기 산화방지막을 100Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 게이트 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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