KR970018620A - 플래쉬 이이피롬(flash EEPROM)셸 제조방법 - Google Patents

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김주용
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Abstract

본 발명은 플래쉬 이이피롬 셀 제조방법이 개시된다. 본 발명은 질화막을 패턴화하여 단위 셀의 드레인이 형성된 실리콘 기판이 노출되도록 한 후 불순물 이온을 주입하고, 이후 열산화공정에 의해 두거운 산화막을 형성하는데, 이때 열산화공정시의 온도에 의해 주입된 불순물 이온이 활성화되어 단위 셀의 드레인이 형성된다. 그런 다음, 플로팅 게이트의 일측면의 하부에 언더 컷을 형성하기 위하여, 본 발명의 제1실시예에서는 질화막을 식각 마스크로한 비등방성 식각공정과 일측면이 확정된 플로팅 게이트를 식각 마스크로한 등방성 식각공정으로 산화막을 일정깊이 식각하며, 제2실시예에서는 일측면이 확정된 플로팅 게이트를 식각 마스크로한 등방성 식각공정으로 산화막을 일정깊이 식각한다. 이후, 층간 절연막 형성공정, 컨트롤 게이트 형성공정(이때 플로팅 게이트의 다른 측면이 자기정렬방식으로 확정되어 플로팅 게이트가 형성됨) 및 소오스/드레인 라인 형성공정등을 통해 플래쉬 이이피롬 셀이 제조된다. 따라서, 본 발명은 제한된 면적하에서 플로팅 게이트의 유효 표면적을 극대화 할 수 있고, 이로 인하여 커플링 비가 증가되어 셀의 프로그램 및 소거 특성을 향상시킬 수 있으며, 또한 소자의 소형화를 실현할 수 있다.

Description

플래쉬 이이피롬(flash EEPROM)셸 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3h도는 제2도의 절단선 X-X′선에서의 플래쉬 이이피롬 셀 제조방법을 설명하기 위한 본 발명의 제1실시예에 따른 소자의 단면도

Claims (5)

  1. 플래쉬 이이피롬 셀 제조방법에 있어서, 실리콘 기판의 필드 영역에 필드 산화막을 형성하는 단계; 상기필드 산화막을 포함한 실리콘 기판상에 패드 산화막 및 제1질화막을 순차적으로 형성하는 단계; 단위 셀의 드레인이 형성될 부분의 실리콘 기판이 노출되도록 상기 제1질화막 및 상기 패드 산화막을 패턴닝하는 단계; 상기 패턴닝 된 제1질화막을 이온주입 마스크로 한 불순물 이온주입공정을 실시함에 의해 상기 노출된 실리콘 기판에 불순물 이온이 주입되는 단계; 상기 패턴닝 된 제1질화막을 산화 마스크로 한 열산화공정에 의해 상기 노출된 실리콘 기판에 산화막을두껍게 형성하고, 이때 상기 실리콘 기판에 주입된 불순물 이온이 활성화되어 단위 셀의 드레인이 형성되는 단계; 상기 패턴닝 된 제1질화막을 식각 마스크로 한 비등방성 식각공정에 의해 상기 산화막을 일정깊이 식각하여 제1식각홈을 형성하는 단계; 상기 패턴닝된 제1질화막과 패드 산화막을 제거한 후, 상기 제1식각홈이 형성된 산화막과 상기 필드 산화막을 포함한 실리콘 기판상에 터널 산화막과, 제1폴리실리콘층, 하부 산화막 및 제2질화막을 순차적으로 형성하는 단계; 플로팅 게이트 마스크 작업 및 식각공정에 의해 상기 제2질화막, 상기 하부 산화막 및 상기 제1폴리실리콘층을 순차적으로 식각하므로, 이로 인하여 상기 제1식각홈을 통해 산화막이 노출되면서 플로팅 게이트의 일측면이 확정되는 단계; 상기 노출된 산화막을 등방성 식각공정으로 다시 일정깊이 식각하여 제2식각홈을 형성하므로, 이로 인하여 상기 플로팅 게이트이 일측면 하부에 언더 컷이 형성되는 단계; 상기 제2질화막을 포함하는 전체구조상에 상부 산화막을 형성하므로, 이로 인하여 상기 하부 산화막, 상기 제2질화막 및 상기 상부 산화막으로 구성되는 층간 절연막이 형성되는 단계; 상기 상부 산화막상에 제2폴리실리콘층을 형성되는 단계; 컨트롤 게이트 마스크 작업 및 식각공정에 의해 상기 제2폴리실리콘층, 상기 층간 절연막, 상기 제1폴리실리콘층 및 상기 터널 산화막이 식각되므로, 이로 인하여 단위 셀의 컨트롤 게이트와 플로팅 게이트가 형성되는 단계; 및 마스크 작업 및 불순물 이온주입공정을 통해 단위 셀의 소오스를 형성하고, 이때 상기 각 단위 셀의 드레인간을 연결하는 불순물 확산층과 상기 각 단위 셀의 소오스간을 연결하는 불순물 확산층도 형성되어 셀 어레이의 소오스 라인과 드레인 라인이 형성되는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법
  2. 제1항에 있어서, 상기 비등방성 식각공정은 식각깊이가 상기 산화막 전체두께의 20 내지 50% 범위가 되도록 실시하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법
  3. 제1항에 있어서, 상기 비등방성 식각공정은 상기 산화막의 최초 두께의 10 내지 20%범위의 두께로 남도록 실시하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법
  4. 플래쉬 이이피롬 셀 제조방법에 있어서, 실리콘 기판의 필드 영역에 필드 산화막을 형성하는 단계; 상기 필드 산화막을 포함한 실리콘 기판상에 패드 산화막 및 제1질화막을 순차적으로 형성하는 단계; 단위 셀의 드레인이 형성될 부분의 실리콘 기판이 노출되도록 상기 제1질화막 및 상기 패드 산화막을 패턴닝하는 단계; 상기 패턴닝 된 제1질화막을 이온주입 마스크로 한 불순물 이온주입공정을 실시함에 의해 상기 노출된 실리콘 기판에 불순물 이온이 주입되는 단계; 상기 패턴닝 된 제1질화막을 산화 마스크로 한 열산화공정에 의해 상기 노출된 실리콘 기판에 산화막을두껍게 형성하고, 이때 상기 실리콘 기판에 주입된 불순물 이온이 활성화되어 단위셀의 드레인이 형성되는 단계; 상기 패턴닝된 제1질화막과 패드 산화막을 제거한 후, 상기 산화막과 상기 필드 산화막을 포함한 실리콘 기판상에 터널 산화막과, 제1폴리실리콘층, 하부 산화막 및 제2질화막을 순차적으로 형성하는 단계; 플로팅 게이트 마스크 작업 및 식각공정에 의해 상기 제2질화막, 상기 하부 산화막 및 상기 제1폴리실리콘층을 순차적으로 식각하므로, 이로 인하여 상기 산화막 중앙부분의 일부가 노출되면서 플로팅 게이트의 일측면이 확정되는 단계; 상기 노출된 산화막을 등방성 식각공정으로 일정깊이 식각하여 제2식각홈을 형성하므로, 이로 인하여 상기 플로팅 게이트이 일측면 하부에 언더 컷이 형성되는 단계; 상기 제2질화막을 포함하는 전체구조상에 상부 산화막을 형성하므로, 이로 인하여 상기 하부 산화막, 상기 제2질화막 및 상기 상부 산화막으로 구성되는 층간 절연막이 형성되는 단계; 상기 상부 산화막상에 제2폴리실리콘층을 형성되는 단계; 컨트롤 게이트 마스크 작업 및 식각공정에 의해 상기 제2폴리실리콘층, 상기 층간 절연막, 상기 제1폴리실리콘층 및 상기 터널 산화막이 식각되므로, 이로 인하여 단위 셀의 컨트롤 게이트와 플로팅 게이트가 형성되는 단계; 및 마스크 작업 및 불순물 이온주입공정을 통해 단위 셀의 소오스를 형성하고, 이때 상기 각 단위 셀의 드레인간을 연결하는 불순물 확산층과 상기 각 단위 셀의 소오스간을 연결하는 불순물 확산층도 형성되어 셀 어레이의 소오스 라인과 드레인 라인이 형성되는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법
  5. 제4항에 있어서, 상기 등방성 식각공정은 상기 산화막의 최초 두께의 10 내지 20% 범위의 두께로 남도록 실시하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100356468B1 (ko) * 1999-12-29 2002-10-18 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법
KR101277147B1 (ko) * 2009-12-10 2013-06-20 한국전자통신연구원 이이피롬 장치 및 그 제조 방법
KR20170007624A (ko) 2015-07-09 2017-01-19 국민대학교산학협력단 음원 재생에 연계한 감성조명 색상의 조합생성 시스템 및 방법, 그리고 이를 위한 기록매체

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