KR970017841A - Mosfet를 일체화한 전계방출 어레이(fea)의 구조 및 그 제조방법 - Google Patents

Mosfet를 일체화한 전계방출 어레이(fea)의 구조 및 그 제조방법 Download PDF

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Abstract

종래의 FEA와 이를 구동시키기 위한 구동소자인 MOSFET를 전기적으로 결합함에 따라 필요한 부가공정에 의해서 FED의 제조원가가 높아지는 문제점을 개선하기 위한 바, 본 발명은 FEA와 MOSFET를 동일기판 위에 병립적으로 구현함으로써, 즉 금속-FEA와 MOSFET의 제조공정중 공통되는 공정을 이용하여 동시에 두 개의 소자를 구현하는 것으로, 실리콘 질화막을 선택적으로 식각하여 전계방출 팁과 MOSFET의 액티브 영역을 형성하고 열산화에 의한 산화막의 형성으로 FEA의 게이트 절연막 및 필드 산화막을 동시에 형성하여, FEA의 게이트 전극(row line)과 캐소드 전극(column line)이 MOSFET와 각각 전기적으로 일체결합하여, 상기 FEA와 MOSFET를 동시에 구현할 수 있는 구조와 제조방법을 제공하여 차후, FEA와 구동회로가 일체화된 디스플레이 모듈을 제작하는데 직접적으로 응용될 수 있는 장점을 갖는다.

Description

MOSFET를 일체화한 전계방출 어레이(FEA)의 구조 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 의한 MOSFET를 일체화한 전계방출 어레이의 구조단면도,
제3도(가)~(차)는 본 발명의 MOSFET를 일체화한 전계방출 어레이의 제조공정을 보여주는 단면도,
제4도는 본 발명에 의한 전계방출 디스플레이의 구동을 개략적으로 보여주는 블럭도.

Claims (2)

  1. p형 실리콘 기판(20)의 캐소드 전극으로 기능하는 n＋도핑된 실리콘 층(20')위에 전자를 방출하는 다수의 원추형태의 금속 전계방출 팁(31)이 형성된 전계방출 어레이가 형성되고, 상기 전계방출 어레이를 구동시키기 위하여 전계방출 어레이가 위치한 나머지 부분의 실리콘 기판(20)에 MOSFET로 구성된 회로를 형성시켜 전계방출 어레이의 게이트 전극(row line)(33')과 전계방출 어레이의 캐소드 전극(column line) (20')이 MOSFET와 각각 전기적으로 결합된 것을 특징으로 하는 MOSFET를 일체화한 전계방출 어레이.
  2. p형 실리콘 기판(20)위의 n＋도핑된 실리콘 층(20')을 열산화하여 형성된 산화막(21)위에 실리콘 질화막을 증착한 다음, 사진식각(photolithography) 기술을 이용하여 미세한 실리콘 질화막 패턴(22)을 만들어 습식 또는 건식산화하고 습식 또는 건식식각을 하여 게이트를 형성한 후, 금속을 증착하여 원추형태의 금속 전계방출 팁 (31)을 형성하는 금속 전계방출 어레이를 제조함에 있어서, 상기 실리콘 기판(20)과 n＋도핑된 실리콘 층(20')위에 얇은 산화막(21)을 형성하고, 상기 산화막(21)위에 실리콘 질화막(22)을 증착하는 단계와, 사진 식각 기술을 이용하여 동시에 전계방출 어레이가 형성될 영역과 MOSFET의 액티브(active)영역에 미세한 실리콘 질화막 디스크 패턴(22)을 만드는 단계와, 화소사이의 절연을 위해 상기 실리콘 질화막이 제거된 부분에 p＋도핑하여 절연부(23)를 형성하는 단계와, 상기 실리콘 기판(20) 및 실리콘 층(20')을 산화하여, 즉 LOCOS공정에 의해 전계 방출 어레이의 절연층(24)과 MOSFET의 필드(filed) 산화막(24)을 형성하는 단계와, 다결정 실리콘을 증착하고 MOSFET의 게이트(26,26')를 형성하고 MOSFET의 소오스 및 드레인(27,27')을 형성하는 단계와, 상기 기판(20)상부 전체에 저온 산화막(low temperature oxide;LTO) (29)을 증착하는 단계와, 사진식각 공정을 이용하여 전계방출 어레이가 형성될 위치의 LTO(29)를 제거하고 상기 실리콘 층(20')을 식각하는 단계와, 전자층 증착기를 사용하여 증착 물질이 기판 면에 대해 수직방향으로 입사하도록 금속(30)을 증착하는 단계와, 불필요한 전계방출 팁 물질을 분리층과 함께 리프트오프(lift-off)공정에 의해 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 MOSFET를 일체화한 전계방출 어레이의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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